JP2001332723A

JP2001332723A - 半導体装置の製造方法

Info

Publication number: JP2001332723A
Application number: JP2000152730A
Authority: JP
Inventors: Atsuki Ono; 篤樹小野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】ＭＯＳトランジスタ等の半導体素子の電気的
特性を制御性よく補正して設計値に近い特性の半導体素
子を形成することが可能なフィードフォワード方式の半
導体装置の製造方法を提供する。【解決手段】半導体基板上に半導体素子を形成する工
程（Ｓ１０１）と、形成した半導体素子の電気的特性を
検査する工程（Ｓ１０４）と、検査の結果に基づいて半
導体素子を覆う被膜の条件を求める工程（Ｓ１０５，Ｓ
１０６）と、当該条件を満たすように前記被膜を形成す
る工程（Ｓ１０７）とを備える。形成した半導体素子、
例えばＭＯＳトランジスタの電気的特性を検査し、この
検査の結果から半導体素子を覆う窒化シリコン膜、酸窒
化シリコン膜等の被膜の成膜条件、膜厚、組成成分等の
条件をデータベースに基づいて自動的に決定し、決定し
た条件で被膜を形成することで、当該被膜により生じる
応力によってゲート寸法が制御され、ＭＯＳトランジス
タのしきい値電圧やオン電流を設計値に近くなるように
補正し、フィードフォワードプロセスが実現されること
になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトランジスタ等の半
導体素子を含む半導体装置の製造方法に関し、特に設計
値に近い電気特性の半導体素子を製造することが可能な
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】半導体装置、特に半導体集積回路装置の
高性能化のために、これら装置を構成する半導体素子の
高性能化は必須であり、そのために半導体素子の微細化
が行われる。現在、半導体素子の主流であるＭＯＳ型ト
ランジスタにおいて微細化はゲート長の縮小やゲート酸
化膜厚の薄膜化によって行われている。しかし、実際に
微細化を行うにあたって重要な点は、半導体素子を微細
化して、なおかつ、均一に形成することである。これ
は、集積化した場合の回路性能を決めるのはワーストケ
ースである最も性能の悪いトランジスタであり、これは
製造過程でばらつくことによって生じる規格からはずれ
たトランジスタが回路性能を左右するからである。これ
は、トランジスタの性能の規格値が例えば、規格のオン
電流Ｉｄ０に対し、例えば、±ΔＩｄ０で規定されてい
るとする。これは、プロセスのばらつき、即ち、ゲート
長の揺らぎ、熱処理工程の揺らぎ、ウェハ面内、バッチ
間、経時変化などを考慮すると平均値はＩｄ０であって
も、出来上がったトランジスタの性能はＩｄ０−ΔＩｄ
０からＩｓ０＋ΔＩｄ０までばらつくということであ
る。特に微細化が進むと、ばらつき、例えば、ゲート長
の寸法精度や活性化の為の熱処理の温度制御、ウェハー
面内制御、等も制御性が改善されなくてはならないが、
実際はそうはなっておらず、割合で見たばらつきは若干
大きくなる傾向にある。

【０００３】このようなプロセスのばらつきが生じた場
合、このばらつきを補正するためにこれまでは、製品に
なってから出荷前の特性検査もしくは、工程中の特性検
査によって、特性の設計値からのずれが見つかった場合
に、その製品ではなくて、次の製品に対して当該ずれを
補正するための対策がなされる、いわゆるフィードバッ
ク方式がとられている。しかし、この方式が有効な場合
は製造プロセスが安定している場合であり、現在の最先
端の製品製造での安定性を考慮すると、安定性が低い、
例えば、ゲートエッチング装置の連続使用によるエッチ
ング状態の経時変化による寸法のずれなどには対応でき
なくなる。これは、その製品で寸法のずれを検知して、
エッチング条件の調整を推定しても、次に製品を製造す
る際にはまた条件がずれてしまうことが有り得るからで
ある。そのため、製造された製品の特性値が規格から例
えばΔＩｄ０以上外れていたら製品を廃棄するというよ
うな選別を行わざるを得ない。特に、微細なゲート加工
がされる先端のロジック製品では、より性能が高くなる
ような設計がされるので、ゲート長が短くなるような製
造ばらつきが生じることが多く、製品を廃棄する率が高
くなり、製造歩留りを向上することが難しいものとな
る。

【０００４】これに対して、製品を製造している過程で
当該製品の特性値と設計値とのずれを検知し、その製品
自身に対して設計値となるように、製造のプロセス条件
を変えるようなシステムをフィードフォワード方式とい
う。例えば、微細デバイスの特性揺らぎの問題として最
も大きな問題である、ゲート寸法のばらつき、及び、熱
処理工程、特に、ＳＤ（ソース・ドレイン）活性化のた
めの熱処理の温度揺らぎに対する有効なフィードフォワ
ード方式を構築することが望まれる。図３にこれまでの
フィードフォワード方式の工程の一例のフロー概略を示
す。ここでは、ゲートリソグラフィ工程（Ｓ２０１）及
びゲート電極工程（Ｓ２０２）を経てゲート電極を形成
した後、ゲート電極の寸法を測定するゲート寸法検査工
程（Ｓ２０３）を実行する。そして、測定したゲート寸
法をリファレンス値と比較し、その比較結果からゲート
寸法の揺らぎを求める（Ｓ２０４）。求めた揺らぎをデ
ータベースに適用し、アニール条件を設定する（Ｓ２０
５）。このアニール条件に基づいてＳＤ活性化アニール
工程（Ｓ２０６）の条件を変更することでトランジスタ
特性の補正を行ない、その後の配線形成工程（Ｓ２０
７）を行っている。

【０００５】この技術は、仮にゲート寸法のずれを検知
したとして、電気的な実効的なゲート長であるＬｅｆｆ
を、設計値通りのゲート寸法にできた場合のＬｅｆｆと
同じにするように、例えば、ソースドレイン活性化の温
度をかえるようなフィードフォワードを行うものであ
る。このような技術は、例えば、特開昭６０−９８６７
８号公報や特開昭５８−１９７８７８号公報にも記載さ
れている。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のフィードフォワード方式は、現在の微細なデ
バイスプロセスに対応していなかったり、又、信頼性特
性を全く議論されていなかったり、そして、フィードフ
ォワード方式としては致命的なことに、これら公報の技
術では、フィードフォワードを行った後の工程でも特性
がばらつかせる要因が存在し得て、それにより特性が設
計値からずれることが有り得るということである。いず
れにせよ、ある程度トランジスタの製造工程において最
終段階、もしくは、それ以降の工程でトランジスタ特性
はもう変わらないような段階で特性を検知し、その特性
値と設計値とを比較することが必要であり、その比較の
結果、特性を補正するようなプロセスが必要な訳であ
る。

【０００７】更に、付け加えるならば、先端のロジック
製品においてはゲート寸法の揺らぎとして１０ｎｍ変る
と、Ｖｔｈが４０〜６０ｍＶ変るようなゲート寸法で製
品が設計されている。この場合、設計された寸法から、
トランジスタの寸法がずれた場合、又は、ソース・ドレ
インイオン注入後の活性の熱処理がなされた時に、この
熱処理温度が高くなる、即ち、実効的なチャネル長が短
くなる方向に対しては急激に特性が変化するので大きな
問題であった。従って、このような短チャネル特性が顕
著に現われた場合においても、制御性よく特性を補正す
るフィードフォワード方式としての技術が必要であっ
た。

【０００８】本発明の目的は、このようなフィードフォ
ワード方式において、制御性よく特性を補正して設計値
に近い特性の半導体素子を形成することが可能な半導体
装置の製造方法を提供するものである。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に半導体素子を形成する工程
と、形成した前記半導体素子の電気的特性を検査する工
程と、前記検査の結果に基づいて前記半導体素子を覆う
被膜の条件を求める工程と、求めた膜前記条件を満たす
ように前記半導体素子を覆うように前記被膜を形成する
工程とを備える。

【００１０】すなわち、本発明では、形成した半導体素
子、例えばＭＯＳトランジスタの電気的特性を検査し、
この検査の結果から半導体素子を覆う窒化シリコン膜、
酸窒化シリコン膜等の被膜の成膜条件、膜厚、組成成分
等の条件をデータベースに基づいて自動的に決定し、決
定した条件で被膜を形成することで、当該被膜により生
じる応力によってゲート寸法が制御され、ＭＯＳトラン
ジスタのしきい値電圧やオン電流を設計値に近くなるよ
うに補正し、フィードフォワードプロセスが実現される
ことになる。

【００１１】

【発明の実施の形態】次に、本発明を図面を参照して説
明する。図１は本発明の製造方法の工程フローである。
また、図２は本発明の製造方法により製造するＭＯＳ型
トランジスタの工程断面図である。先ず、図２（ａ）を
参照すると、シリコン基板１０１に素子分離溝１０２を
形成して素子形成領域を区画形成した後、各素子形成領
域にゲート酸化膜１０３、ゲート電極１０４を形成す
る。次いで、前記シリコン基板１０１に不純物を注入し
てエクステンション領域（ＬＤＤ領域）１０５を形成す
る。続いて、前記ゲート電極１０４の側面にサイドウォ
ール１０６を形成し、不純物を高濃度に注入してソース
・ドレイン領域１０７を形成する。そして、前記ゲート
電極１０４及びソース・ドレイン領域１０７の表面にそ
れぞれコバルトシリサイド（ＣｏＳｉ₂）１０８を形成
し、ＭＯＳトランジスタを形成する。なお、以上の工程
は、従来のＭＯＳトランジスタの製造工程と同様である
ので、図１にはＭＯＳトランジスタ形成工程（Ｓ１０
１）及びシリサイド形成工程（Ｓ１０２）として示して
いる。

【００１２】しかる上で、図１を参照すると、前記コバ
ルトシリサイド１０８の形成工程（Ｓ１０２）の後に、
水素アニール工程（Ｓ１０３）を実行する。この水素ア
ニール工程Ｓ１０３は、通常半導体工程において、配線
形成工程後に行われるものと同じで良い。ここでは、４
００℃，２０分とする。その後で、半導体製品上に回路
と共に形成しておいた検査用トランジスタの電気的特性
を評価する電気的特性検査工程（Ｓ１０４）を実行す
る。ここでは、例えば、しきい値電圧Ｖｔｈ、もしく
は、動作電圧が印加されたドレイン電流、即ち、オン電
流Ｉｏｎを測定する。オン電流Ｉｏｎの方が感度がよ
く、又、回路性能に対する影響を直接的に反映されるの
で、しきい値電圧Ｖｔｈより有効である。以下、オン電
流Ｉｏｎの例を用いて説明する。このようにして測定し
たオン電流を、この半導体製造工程によるトランジスタ
の規格上のトランジスタ特性オン電流、すなわちリファ
レンス値（Ｉｒｆ）と比較し、そのずれ量ΔＩを求める
（Ｓ１０５）。

【００１３】その上で、データベースとして形成されて
いたオン電流の設定値からのずれ量に対応した膜中に応
力を持つ窒化シリコン膜の情報を得る（Ｓ１０６）。こ
こでは、窒化シリコン膜の情報として、プラズマＣＶＤ
法で形成するか、熱ＣＶＤ法で形成するか、又、膜形成
時の含有ＮＨ₃分圧などの堆積方法を取得する。あるい
は、酸素を含む窒化シリコン膜の含有される酸素比を取
得する。さらには、窒化シリコン膜の膜厚を得る。この
ように堆積方法や酸素比、膜厚が異なることで、膜の応
力を引っ張り応力から圧縮応力まで比較的自由に変更で
きる。そして、得られた情報に基づいて、図２（ｂ）に
示すように、前記ＭＯＳトランジスタの表面上に窒化シ
リコン膜１０９を形成する。図１に示す、前記窒化シリ
コン膜１０９を形成する工程（Ｓ１０７）、およびその
後の、図外の酸化シリコン膜による層間膜形成後のコン
タクト孔形成、及び配線形成工程（Ｓ１０８）の各工程
は通常の工程と同様である。このように、この製造方法
では、製造工程中のＭＯＳトランジスタの特性を検査
し、その検査した特性値と設計された値とを比較し、そ
の差に応じて得られる情報に基づいて窒化シリコン膜を
堆積するフィードフォワードプロセスとなる。

【００１４】以上の本発明の製造方法の作用について説
明する。一般的に、トランジスタの性能の指標であるオ
ン電流はチャネル長等といったトランジスタの形状要因
と、チャネル領域のキャリアの移動度等といった物理量
が反映される。例えば、高性能であることを意味する高
いオン電流を実現するためには、チャネル長が短く、移
動度は高い方がよい。但し、前者のチャネル長は、形状
要因であるため、製造プロセスの揺らぎを大きく受け
る。一方、後者の移動度はチャネル領域の不純物濃度や
ゲート酸化膜界面での平坦性によっても左右される材質
にかなり依存する物性値である。更に、チャネル領域に
かかる応力によっても左右される性質も持つ。例えば、
チャネル領域に引っ張り応力が掛かると、電子の移動度
は増加し、逆に圧縮応力が掛かると移動度は小さくな
る。そして、この増加量は掛かる応力に相関する。

【００１５】ところで、トランジスタには、配線を形成
するために必ず層間膜が形成される。その成膜温度は例
えば、酸化シリコン膜で４００〜５００℃程度である
が、この成膜によってトランジスタは膜の持つ応力を受
けることになる。但し、一般的に用いられている酸化シ
リコン膜は剛性が小さい。一方、窒化シリコン膜は酸化
シリコンに比べて、一般的に硬い膜と言われる。ここ
で、一般的と述べたのは、酸化シリコン膜も窒化シリコ
ン膜も、シリコン基板を熱酸化工程もしくは熱窒化工程
によって形成された場合では、その値がかなり明確に分
かってはいるものの、半導体装置において層間膜として
用いられる場合、一般的に化学的気相堆積法（ＣＶＤ
法）によって形成されるが、この方法で形成された膜
は、その成膜条件によって著しく性質が変る。従って、
硬さという点においても、例えば、窒化シリコン膜を、
７００℃程度の減圧ＣＶＤ法で形成する場合と、５００
℃前後のプラズマＣＶＤ法で形成する場合とでは異なる
し、又、同じプラズマＣＶＤ法によっても、成膜時のプ
ラズマのパワーを変えることで変り得る。特に、プラズ
マＣＶＤ法による窒化シリコン膜は、成膜時のパワーに
よって、膜の圧縮応力を大きく変えられる。

【００１６】以上のことに基づけば、例えば、５０ｎｍ
のプラズマＣＶＤ窒化シリコンをシリサイド形成の後に
堆積するだけで約１０％のオン電流を下げることができ
る。ロジック製品の場合では、特に、ゲート寸法が短く
なったり、ＳＤ活性化の温度が高めにずれて実効的な電
気的ゲート寸法が短くなること、などが設計値からのず
れを大きくする。又、このことによる信頼性スペックへ
の影響は大きい。

【００１７】例えば、検査対象のトランジスタ、ここで
は、ｎＭＯＳトランジスタを用いて説明する。例えば、
リファレンスとなるトランジスタの規格をＬ＝０．１３
ミクロンとし、その時のＶｔｈを０．２５Ｖ、電源電圧
が１．５Ｖのときのオン電流を６．０ｍＡ（Ｗ＝１０ミ
クロン）とする。これに対して、シリサイド形成後、水
素アニールを行った検査用トランジスタの特性が、Ｖｔ
ｈが０．２Ｖであり、オン電流が６．５ｍＡであったと
する。このＶｔｈの低下に伴うオン電流の増大の原因と
しては、プロセス上の変動としてはいろいろ考えられる
が、最も大きな要因として考えられるのは、ゲート寸法
の変動、この場合においてはゲート長が短くなったこと
である。このように、設計値に対してオン電流が８％ほ
ど高くなったトランジスタに対して、コンタクト孔を形
成する前に、全面にプラズマＣＶＤ法で窒化シリコン膜
を５０ｎｍ堆積すると、トランジスタのオン電流は５．
９ｍＡになる。

【００１８】図３に典型的な窒化シリコン膜の堆積条件
と規格化されたオン電流（窒化シリコン膜を堆積しなか
った場合を１．０とする）の比較を示す。尚、ここで示
したトランジスタはＬ＝０．１３ミクロンルールで設計
された電源電圧が１．５Ｖのトランジスタである。

【００１９】この図３を参照すると、ＭＯＳトランジス
タを覆う窒化シリコン膜を条件を変えて形成することに
より当該ＭＯＳトランジスタのオン電流が変化制御でき
ることが判り、このことから配線形成工程を残したＭＯ
Ｓトランジスタの製造工程のほぼ最終段階においてもＭ
ＯＳトランジスタの性能を変えることが可能であり、一
般的な性能のずれを十分カバーすることが判る。したが
って、本発明の製造方法はフィードフォワードプロセス
として十分適用可能である。

【００２０】

【発明の効果】以上説明したように本発明は、製造され
るＭＯＳトランジスタ等の電気的特性を検査し、この検
査の結果から当該ＭＯＳトランジスタを覆う窒化シリコ
ン膜、酸窒化シリコン膜等の被膜の成膜条件、膜厚、組
成成分等の条件をデータベースに基づいて自動的に決定
し、決定した条件で被膜を形成することで、当該被膜に
より生じる応力によってゲート寸法等が制御され、ＭＯ
Ｓトランジスタのしきい値電圧やオン電流を設計値に近
くなるように補正することができる。これにより、プロ
セス変動としてどうしても生じてしまうゲート寸法のず
れや、ＳＤ活性化時のランプアニールの温度のずれによ
って起きてしまうトランジスタ特性の設計値からのずれ
を確実に補正することができ、ＭＯＳトランジスタ等の
半導体素子自身の信頼性特性や半導体素子自身からなる
回路の性能を設計通りとすることができ、本発明が目的
とするフィードフォワードプロセスが実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の工程フロー図
である。

【図２】本発明の半導体装置の製造工程を示す断面図で
ある。

【図３】典型的な窒化シリコン膜の堆積条件と規格化さ
れたオン電流の比較を示す図である。

【図４】従来の製造方法の一例の工程フロー図である。

【符号の説明】

１０１シリコン基板１０２素子分離領域１０３ゲート酸化膜１０４ゲート電極１０５ＬＤＤ領域１０６サイドウォール１０７ソース・ドレイン領域１０８コバルトシリサイド１０９窒化シリコン膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M106 AA01 AB01 BA14 CA01 CA04 DH16 DJ18 DJ21 DJ28 5F033 KK26 QQ37 RR04 RR06 RR08 SS12 SS15 TT01 UU07 XX19 5F040 DA30 DB01 DC01 EC01 EC13 EF02 EH02 EK05 EL06 FA03 FB02 FC10 FC19 5F058 BA20 BC07 BC11 BE10 BF07

Claims

【特許請求の範囲】

【請求項１】半導体基板上に半導体素子を形成する工
程と、形成した前記半導体素子の電気的特性を検査する
工程と、前記検査の結果に基づいて前記半導体素子を覆
う被膜の条件を求める工程と、前記求めた条件に基づい
て前記半導体素子を覆うように被膜を形成する工程とを
備えることを特徴とする半導体装置の製造方法。
【請求項２】前記半導体素子の電気的特性を検査する
工程は、前記検査の結果と設計値との比較を行ってその
比較結果を得る工程を含み、前記被膜を形成する工程
は、前記比較結果から前記被膜の条件としての成膜条
件、膜厚、組成成分等をデータベースから自動的に決定
する工程を含むことを特徴とする請求項１に記載の半導
体装置の製造方法。
【請求項３】前記半導体素子を形成する工程は、当該
半導体素子の電極部にシリサイドを形成する工程を含む
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。
【請求項４】前記シリサイドの形成後の電気的特性の
検査工程前に水素雰囲気中、もしくは、窒素で希釈した
水素雰囲気中での熱処理工程を含むことを特徴とする請
求項３に記載の半導体装置の製造方法。
【請求項５】前記半導体素子の全面に形成する被膜
は、減圧ＣＶＤ法もしくはプラズマＣＶＤ法による窒化
シリコン膜もしくは酸素を含む窒化シリコン膜であるこ
とを特徴とする請求項１ないし４のいずれかに記載の半
導体装置の製造方法。
【請求項６】前記半導体素子はＭＯＳトランジスタで
あり、前記被膜は前記ＭＯＳトランジスタの少なくとも
ゲート電極を覆うように形成されることを特徴とする請
求項１ないし５のいずれかに記載の半導体装置の製造方
法。