JP4732726B2 - 半導体装置の製造方法 - Google Patents
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Description
半導体基板、P型半導体基板表面付近に部分的に膜厚の異なる絶縁膜を、熱酸化等により選択的に形成する(図3、工程J)。
Nウェル形成用のPhos(リン)等を選択的に半導体基板表面にイオン注入しNウェルを形成する(図3、工程K)。
P型半導体基板表面付近にP型チャネルストッパー形成用のBF2等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜とチャネルストッパーを形成する(図3、工程L)。
将来MOSトランジスタを形成する素子形成用能動領域に選択的に閾値電圧制御用のPhos等を半導体基板表面にイオン注入し不純物注入領域を形成する(図3、工程M)。
素子形成用能動領域の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜を形成する(図3、工程N)。
ゲート酸化膜上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲートを形成する(図3、工程O)。
P型半導体基板表面にCVD法または熱酸化法により酸化膜を形成した後、素子形成用能動領域の所望領域にポリシリコンゲートと酸化膜に対してセルフアライメント的にソース・ドレイン(SD)形成用の不純物原子を半導体基板表面にイオン注入し、N型ソース領域とN型ドレイン領域、P型ソースとP型ドレイン領域を形成する(図3、工程P)。
P型半導体基板表面にCVD法等により酸化膜を堆積し層間絶縁膜を形成する(図3、工程Q)。
層間絶縁膜163の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホールを形成する(図3、工程R)。
層間絶縁膜上にスパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線を形成する(図3、工程S)。
金属配線上に、保護膜270を堆積し、所望の領域(外部接続端子領域等の金属配線)を選択的に窓明けする(図3、工程T)。
ウェハプローバを介して半導体チップとICテスタを電気的に接続し、半導体装置の電気特性等を検査する(図3、工程U)。
ここで、
Id: トランジスタのドレイン電流
μ: トランジスタのキャリア移動度
C: トランジスタの単位面積当ゲート容量
W: トランジスタのゲート長
L: トランジスタのゲート幅
Vg: トランジスタのゲート・ソース間電圧
Vd: トランジスタのドレイン・ソース間電圧
Vt: トランジスタの閾値電圧
式1により、トランジスタの電流特性は多くの特性パラメータで決定されることがわかる。更に、閾値電圧Vtは式2で決定される。
ここで、
VF:フラットバンド電圧
ΦF: 不純物によるフェルミ順位のシフト
QA: 酸化膜とシリコン表面の単位面積当界面電荷
QB: 空乏層の単位面積当電荷
C: トランジスタの単位面積当ゲート容量
前述の100ステップを越える製造工程で製造されるトランジスタの電気特性は、長い製造工程の影響で大きくばらつくことがある。半導体装置を商品化する場合は、このバラツキを考慮して品質とコストの兼ね合いで製品仕様を決定し、半導体装置の電気特性が製品仕様を満たすように回路設計する。しかし、市場の強い要求でコストを犠牲にして精度の良さという高品質を優先せざるを得ない場合がある。電気特性バラツキに敏感な特性パラメータ、例えば閾値電圧Vtは、ロット間はもとよりウェハ間やロット内、更に半導体チップ内でも大きなバラツキを生じることがある。閾値電圧Vtのような半導体装置の電気特性バラツキへの寄与率が大きいパラメータのバラツキを吸収し低減化する製造方法の実現が従来から望まれていた。
図15の従来技術であるフィードバック式製造方法では、はじめに新たな製造工程の初期条件を現行製造工程(既存技術)から類推、引用等の方法で設定し、次に前記初期製造条件で全工程による試作またはシミュレーションを行い、次に出来栄えを測定または観測し、次にあらかじめ準備された判定基準に則り初期製造条件を見直し、次回製造条件を決定するので、出来栄えを測定する工程F及び製造条件を決定する工程Gを現在製造中の半導体装置に適用できない。製造済み半導体装置のウェハ検査結果を次回の製造条件改善にフィードバックし製造工程の改善は実現できるが、製造工程中の半導体装置の直接的なバラツキ低減化には寄与しないという課題を有していた。
本発明は、半導体装置のチップ面積を増大させることなしに、製造中の半導体装置のバラツキを低減させる製造方法を提供することを目的としている。
半導体基板例えば、P型半導体基板102表面付近に部分的に膜厚の異なる絶縁膜を熱酸化等により選択的に形成し300nm〜1000nm程度の酸化膜103と50nm〜100nm程度の酸化膜104を得る。ここではP型の半導体基板を用いたが、N型の半導体基板板も用いることができる。(図5)
2.Nウェル
Nウェル111は、本体ウェハ表面にイオン注入法により不純物、たとえばリンを3.0×1012/cm2程度の不純物量を注入し、ウェル不純物注入領域を形成する。これをウェル不純物注入工程という。次に、イオン注入法により本体ウェハに添加された不純物は、そのままでは電気的に不活性なので熱処理による活性化、及び注入時のダメージを回復させる。さらに、Nウェル111内にPMOSトランジスタを作りこむためには、ある程度深さを持ったNウェル111としなければならず、一般的には、微細化されたトランジスタにおいては1〜3mm、高耐圧のトランジスタについては3〜8mm程度の深さとなる。この熱処理において必要な不純物の分布(プロファイル)を得るため、例えば電気炉により1100〜1200℃で数時間〜十数時間の条件で熱拡散をする。これをウェル熱拡散工程という。(図6)。ウェル熱拡散工程は複数枚(150枚程度)の大口径ウェハを同時に高温で長時間処理される。ここではNウェル111を用いたが、Pウェルまたは両方のウェルを用いることができる。
P型半導体基板102表面付近に選択的にP型チャネルストッパー142形成用のB、BF2等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜130、P型チャネルストッパー142を形成する(図7)。ここでLOCOS法を用いて素子分離用酸化膜を形成する場合、熱酸化工程は複数枚(150枚程度)の大口径ウェハを同時に高酸化レートで、高温で長時間処理される。
将来MOSトランジスタが形成される素子形成用能動領域132に選択的に閾値電圧制御用のPhos、As、B、BF2等を半導体基板表面にイオン注入し不純物注入領域201が形成される。不純物注入領域201が形成される領域はMOSトランジスタの導電型、閾値電圧、等必要に応じて複数領域別々に形成される場合があり、半導体装置の仕様によりイオン注入量等の許容範囲が著しく狭い場合もある(図8)。本チャネルドープ工程Mは、次のゲート酸化膜工程Nの後に行っても、同様な半導体装置が得られる。
素子形成用能動領域132の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜161を形成する(図9)。ここでゲート酸化膜161の膜厚は半導体装置の仕様により様々であるが、MOSトランジスタの閾値電圧を決定する重要なプロセスパラメータである。さらにこの後(ゲート酸化膜161形成後)図8で説明した将来MOSトランジスタが形成される素子形成用能動領域132に選択的に閾値電圧制御用のPhos、B、BF2等を半導体基板表面にイオン注入し不純物注入領域201を形成する場合もある。
ゲート酸化膜161上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲート170が形成される(図10)。ここでポリシリコンゲート170の加工幅は半導体装置の仕様により様々であるが、MOSトランジスタの駆動能力を決定する重要なプロセスパラメータである。また、ここでは図示していないが、この後、酸化膜を形成した後、抵抗用の第2層のポリシリコン層を形成する場合がある。
P型半導体基板102表面にCVD法または熱酸化法により酸化膜164を形成した後、素子形成用能動領域132の所望の領域にポリシリコンゲート170と酸化膜164に対してセルフアライメント的にソース・ドレイン形成用のPhos、As、B、BF2等を半導体基板表面にイオン注入しN型ソース領域181、N型ドレイン領域191、P型ソース領域182、P型ドレイン領域192が形成される。(図11)。ここで、それぞれのソース、ドレインはLDD(Lightly Doped Drain)と呼ばれる低濃度の不純物領域を有する構造やDDD(Double Diffused Drain)と呼ばれる900℃〜1100℃程度、窒素または希釈酸素雰囲気で拡散する事により形成された低濃度の不純物領域を有する構造を用いる場合がある。これに本ソース・ドレイン形成工程Pでソース・ドレインを形成する前に、イオン注入された不純物を900℃〜1100℃程度、窒素または希釈酸素雰囲気で熱拡散する事により形成された低濃度不純物領域134を有する構造を用いる場合がある(図19)。この工程を、以後DDD工程と称す。
P型半導体基板102表面にCVD法等により酸化膜を堆積し、800〜900℃程度の希釈酸素雰囲気でアニールし、層間絶縁膜163を形成する(図12)。
層間絶縁膜163の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホール250を形成し、ウェットエッチングまたはリフロー等でコンタクトホールの形状を滑らかに成形する。スパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線260を形成し、CVD法等により保護膜270を堆積し、所望の領域(外部接続端子領域等)を選択的に窓明けする。ここでは単層の金属配線260を形成する場合について記述したが、この金属配線は層間絶縁膜を介して複数の積層構造が形成される場合もある。また、金属配線はバリア金属を下層に、反射防止膜を上層に有する構造の場合もある。さらに、プロセスダメージ回復用の350℃〜450℃、水素雰囲気でのアニール工程が含まれる場合もある(図13)。
本体の半導体装置のP型半導体基板102より10%〜50%程度低濃度のP型半導体基板102表面付近に閾値電圧制御用のPhos、As、B、BF2等を半導体基板表面にイオン注入しチャネル領域を形成する。ここでのチャネルドープ工程は、ウェハのチャネルドープ工程(図3、工程M)と同一条件で処理される事が望ましい。これは、チャネルドープ工程でのバラツキをより低減化させるためである。また、ここで低濃度の半導体基板を使用する理由はモニタリング感度をより高めるためである。次に、処理状態を予測する半導体装置と同一条件でゲート酸化膜161を形成する。ここでの実施例では、ゲート酸化膜形成工程での製造バラツキは、低濃度ソース・ドレイン領域を形成する熱拡散工程より比較的小さい場合を想定しているため、本体の半導体装置と同時処理する必要はない。ゲート酸化膜161上にCVD法によりポリシリコンゲート170を形成する。ここではゲート電極をポリシリコンゲート170で形成しているが、金属、例えばアルミシリコンで形成する場合もある。また、モニタウェハのモニタリング工程C以前の製造工程が、本体ウェハのモニタリング工程C以前の製造工程より簡略化された製造工程であることが好ましい。具体的には、本実施例のモニタ前処理工程Aは、本体前処理工程Bに比べてNウェル工程KやLOCOS工程Lが省略され、簡便で短期間なものがコスト的に好ましい。(図1、工程A)
2.モニタリング工程
このモニタリング工程Cは、製造による本体ウェハの出来栄えをモニタウェハにコピーする重要な工程である。すなわち、半導体製造装置完成時の出来栄えを左右する前記寄与大パラメータを予測できる工程影響をモニタウェハに正確にコピーする工程である。本実施例では、モニタリング工程Cとして、製造バラツキの大きいソース・ドレイン形成工程Pに含まれる熱拡散工程(DDD工程)を例に説明する。DDD工程は、事前にイオン注入された不純物を熱拡散により低濃度不純物領域134へと形成する工程で、熱拡散工程は複数枚(150枚程度)の大口径ウェハを同時に900℃ 〜 1100℃程度の高温で、窒素または希釈酸素雰囲気で長時間処理するため、ウェハ間、ウェハ内で熱履歴に差が生じ、製造バラツキを発生させる可能性が高い工程である。製造バラツキは、低濃度不純物領域134、素子形成用能動領域132に選択的形成された不純物注入領域201の不純物濃度プロファイルのバラツキにより生じ、駆動能力および耐圧、トランジスタのしきい値電圧のバラツキとして顕在化する。
3.モニタ後処理工程
本体ウェハと同時に処理(図1、工程C)されたモニタウェハのモニタ状態を増幅して高感度で測定できるようにモニタウェハの後処理(図1、工程E)としてポリシリコンゲート170を形成する。またここではゲート電極をポリシリコンゲート170で形成しているが、金属、例えばアルミシリコンで形成する場合もある。
次に、モニタ素子200の工程影響を観測(工程F)する。本実施例では、モニタウェハのモニタ素子200のCV特性から閾値電圧Vtまたはフラットバンド電圧Vfなどの観測情報を得る。(図1、工程F)
5.特性推定工程
前記観測情報から各ウェハに多数搭載されている半導体装置のゲート酸化膜厚と不純物濃度プロファイルを推定し、あらかじめ明らかにされているモニタウェハの閾値電圧Vtと本体ウェハに形成されるトランジスタの閾値電圧Vtとの相関関係から本体ウェハの閾値電圧Vtを推定する推定情報を作成する。(図1、工程G1)
6.条件決定工程
本実施例では、バラツキ低減工程Hとして本体後処理工程Dの層間絶縁膜形成工程Qを選定する。前推定情報に応じて前記閾値電圧Vtのバラツキを十分に低減できるように、層間絶縁膜形成工程Qの高温処理条件をアナログ的に決定する。前記推定情報やモニタウェハの設置場所および枚数に応じて、ウェハ1枚毎または複数ウェハ毎に層間絶縁膜形成工程Qの高温処理条件を決定する。(図1、工程G2)
7.バラツキ低減工程
モニタリング工程Cを経た本体ウェハは、条件決定工程G2で決定した高温処理条件の層間絶縁膜形成工程Qで、ウェハ1枚毎または複数ウェハ毎に本体ウェハの層間絶縁膜が形成される。(図1、工程H)
8.後続後処理工程
バラツキ低減工程Hを経た本体ウェハは、ウェハ検査工程Uを含む後続後処理工程を経て製造前工程Xは終了する。
さらに、製造工程でのダメージ発生工程とダメージ回復工程でも本発明は活用できる。
103 酸化膜
104 酸化膜
111 Nウェル
130 素子間分離用絶縁膜
132 素子形成用能動領域
134 低濃度不純物領域
142 P型チャネルストッパー
161 ゲート酸化膜
162 ゲート電極
163 層間絶縁膜
164 酸化膜
165 第2ゲート酸化膜
170 ポリシリコンゲート
180 ソース領域
181 N型ソース領域
182 P型ソース領域
190 ドレイン領域
191 N型ドレイン領域
192 P型ドレイン領域
200 モニタ素子
201 不純物注入領域
210 トランジスタ
220、221 抵抗
230、231 ヒューズ
240、241 内部回路
250 コンタクトホール
260 金属配線
270 保護膜
300、301、303、304 外部入出力端子
Claims (2)
- 半導体装置が形成される本体ウェハを製造する複数の工程を含む本体ウェハ製造工程は、
モニタリング工程であるソース・ドレイン形成工程に含まれる低濃度領域の熱拡散工程と、
前記モニタリング工程に後続する本体後処理工程に含まれるバラツキ低減工程として層間絶縁膜形成工程を有し、
モニタ素子が形成されるモニタウェハを製造するモニタウェハ製造工程は、
モニタ前処理工程と、
前記本体ウェハと同時に同条件により同じ装置において実施される前記モニタリング工程と
前記モニタリング工程において形成された前記モニタ素子のCV特性を測定する出来栄え観測工程と、
前記出来栄え観測工程において測定された前記モニタリング工程による工程影響から、前記バラツキ低減工程の製造条件として高温処理条件を決定する条件設定工程を有し、
前記層間絶縁膜形成工程は、前記条件設定工程において決定された前記高温処理条件により、前記本体ウェハに対して実施される半導体装置の製造方法。 - 半導体装置が形成される本体ウェハを製造する複数の工程を含む本体ウェハ製造工程は、
モニタリング工程であるソース・ドレイン形成工程に含まれる低濃度領域の熱拡散工程と、
前記モニタリング工程に後続する本体後処理工程に含まれるバラツキ低減工程として金属配線形成工程におけるアロイ工程を有し、
モニタ素子が形成されるモニタウェハを製造するモニタウェハ製造工程は、
モニタ前処理工程と、
前記本体ウェハと同時に同条件により同じ装置において実施される前記モニタリング工程と
前記モニタリング工程において形成された前記モニタ素子のCV特性を測定する出来栄え観測工程と、
前記出来栄え観測工程において測定された前記モニタリング工程による工程影響から、前記バラツキ低減工程の製造条件として高温処理条件を決定する条件設定工程を有し、
前記アロイ工程は、前記条件設定工程において決定された前記高温処理条件により、前記本体ウェハに対して実施される半導体装置の製造方法。
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