KR20030001607A - 플래쉬 메모리 소자의 테스트 방법 - Google Patents

플래쉬 메모리 소자의 테스트 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 테스트 방법에 관한 것으로, 플래쉬 메모리 소자의 테스트 과정에서 정상 동작 전압 및 온도보다 높은 전압 및 온도로 스트레스를 인가하여 폴리실리콘 잔류물이 비트라인과 연결된 경우 취약한 특성을 갖는 유전체막과 정상적인 셀의 콘택 공정에서 오정렬이 발생하거나 스페이스 마진이 부족한 경우 취약한 특성을 가지는 게이트와 콘택 사이의 스페이스와 같은 취약한 부분에 결함이 발생되도록 하여 불량 셀을 조기에 검출함으로써 프로그램 및 소거 반복 내구성 테스트에서 오류를 방지할 수 있는 플래쉬 메모리 소자의 테스트 방법이 제시된다.

Description

플래쉬 메모리 소자의 테스트 방법{Method of testing a flash memory device}
본 발명은 플래쉬 메모리 소자의 테스트 방법에 관한 것으로, 플래쉬 메모리 소자의 테스트 과정에서 정상 동작 전압 및 온도보다 높은 전압 및 온도로 스트레스를 인가하여 폴리실리콘 잔류물이 비트라인과 연결된 경우 취약한 특성을 갖는 유전체막과 정상적인 셀의 콘택 공정에서 오정렬이 발생하거나 스페이스 마진이 부족한 경우 취약한 특성을 가지는 게이트와 콘택 사이의 스페이스와 같은 취약한 부분에 결함이 발생되도록 하여 불량 셀을 조기에 검출함으로써 프로그램 및 소거 반복 내구성 테스트에서 오류를 방지할 수 있는 플래쉬 메모리 소자의 테스트 방법에관한 것이다.
일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다.
플래쉬 메모리 셀은 전기적으로 데이터 입력이 가능하며, 이를 위해 도 1에 도시된 바와 같은 적층 게이트 구조를 가진다. 즉, 플래쉬 메모리 셀은 반도체 기판(11) 상부의 소정 영역에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 적층된 게이트가 형성되고, 반도체 기판(11)의 소정 영역에 소오스 영역(16) 및 드레인 영역(17)이 형성된 구조를 갖는다.
상기와 같은 플래쉬 메모리 셀은 강한 전기장에 의한 고에너지의 전자를 플로팅 게이트에 저장하는 핫 캐리어 인젝션(hot carrier injection)에 의해 프로그램 동작이 수행되고, 파울러 노드하임 터널링(Fowler-Nordheim tunneling)에 의해 플로팅 게이트에 저장된 전자를 방출시켜 소거 동작이 수행된다.
통상적인 플래쉬 메모리 셀의 프로그램 동작을 수행하기 위해서는 도 2(a)에 도시된 바와 같이 콘트롤 게이트에 9V의 전압을 인가하고, 드레인 단자에 5V의 전압을 인가하며, 소오스 단자 및 기판에 접지 전압을 인가한다. 이때, 각 전압은 10㎳의 폭을 갖는 펄스로 인가한다. 또한, 플래쉬 메모리 셀의 소거 동작을 수행하기 위해서는 도 2(b)에 도시된 바와 같이 소오스 및 드레인 단자를 플로팅시키고, 콘트롤 게이트에 -8V, 기판에 8V의 전압을 인가한다. 이때, 각 전압은 10㎳의 폭을 갖는 펄스로 인가한다. 상기와 같은 소거 전압을 인가하는 소거 동작에 의해 약 2.0V 정도로 낮은 셀의 문턱 전압을 얻으며, 프로그램 동작에 의한 데이터 셀의 문턱 전압 5.0V와 구분되어 셀의 정보를 확인한다.
플래쉬 메모리 소자는 실제 사용하는 과정에서 프로그램 및 소거 동작을 반복하게 된다. 이 과정에서 고전압을 인가하게 되는데, 이러한 과정이 반복되면 소자의 특성이 악화되어 메모리 소자의 불량을 발생시키게 된다. 이러한 프로그램 및 소거의 반복 과정에서 발생하는 불량을 예방하기 위해 플래쉬 메모리 소자의 가장 중요한 신뢰성 특성 중에 하나인 프로그램 및 소거 반복 내구성(program/erase cycling endurance) 테스트를 약 10만회 내지 100만회 정도 실시하여 제품의 신뢰성을 판단하게 된다.
플래쉬 메모리 소자의 제조 과정에서 발생되는 이러한 프로그램 및 소거 반복 내구성 테스트에서 발생되는 불량의 원인은 여러가지 있지만, 그중에서 가장 큰 원인은 메모리 소자를 구성하는 정상적인 플래쉬 메모리 셀의 열화라고 할 수 있다. 또한, 플래쉬 메모리 셀을 열화시키는 원인의 대부분은 얇은 터널 산화막 및 유전체막의 열화에 기인한다. 그러나, 이러한 플래쉬 메모리 셀의 특성은 그 제조 단계에서 이미 열화되는 것을 감안하여 설계하기 때문에 터널 산화막 및 유전체막의 특성을 확보하게 된다. 따라서, 가장 빈번히 발생하는 프로그램 및 소거 반복 내구성 테스트의 불량은 제조 공정 과정에서 발생하는 파티클(particle) 등으로 인한 폴리실리콘 잔류(residue) 때문에 발생하는 불량이 그 대부분을 차지한다.
플래쉬 메모리 소자의 제조 과정을 완료한 후 도 3에 도시된 바와 같은 테스트를 실시하는데, 그 방법을 설명하면 다음과 같다. 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 제조 공정중에 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시한다(31). 그리고, 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 좋지 않은 셀을 검출하기 위한 프루브 테스트(probe test)를 실시한다(32). 프루브 테스트를 실시한 후 소자의 열 특성을 검사하기 위해 플로팅 게이트에 인위적으로 전자를 주입하고 약 250℃의 온도에서 약 24시간동안 베이크를 실시한다(33). 베이크 과정에서 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출한다(34). 이러한 과정을 모두 성공적으로 마친 정상 다이를 패키지한 후(35), 패키지 테스트를 실시한다(36).
도 4는 일반적인 플래쉬 메모리 소자의 프루브 테스트 방법을 설명하기 위한 흐름도이다. 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 소자 제조 공정에서 플로팅 게이트에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하여 셀들을 초기화한다(41). 그리고, 누설 전류 특성이 열악한 셀들을 검출한다(42). 프로그램, 소거 및 독출 동작을 실시하고(43), 이들 동작이 성공적으로 수행되면 정상 다이로 판정한다(46). 그러나, 프로그램, 소거 및 독출 동작이 제대로 수행되지 않는 셀을 검출하여 불량 셀로 판정하고 이 불량 셀을 리던던시셀로 리페어한다(44). 불량 셀은 어떤 다이에 파티클이나 폴리실리콘 잔류물이 존재하여 플래쉬 메모리 소자의 고유 동작을 수행하지 못하는 셀이다. 리페어된 셀을 포함한 다이에 프로그램, 소거 및 독출 동작을 수행하여(45) 성공하면 정상 다이로 판정하고(46), 실패하면 불량 다이로 판정하여(47) 폐기한다.
상기한 바와 같이 테스트 과정에서 어떤 다이에 파티클이나 폴리실리콘 잔류물이 존재하게 되면 그 셀은 불량 셀로 판단되어 여분의 정상적인 리던던시 셀(redundancy cell)로 대체되어 정상적인 다이로 사용된다. 따라서, 일반적인 메모리 테스트에서 정상 다이의 대부분은 상기와 같이 불량 셀이 리던던시 셀로 대체된 리페어 다이(repaired die)라고 할 수 있다. 상기의 리페어 다이에서는 파티클이나 리페어로 인해 발생하는 이러한 불량 셀이 리던던시 셀(redundancy cell)로 대체되어 사용되지 않는 셀이지만 그 다이내에 계속해서 존재하게 된다.
이러한 리페어 다이(repaired die)에 대하여 프로그램 및 소거 반복 내구성 테스트를 실시하게 되면 콘트롤 게이트에 약 -8V의 네가티브 고전압을 인가하고, 기판에 약 8V의 포지티브 고전압을 인가하여 소거 동작을 실시하게 된다. 이러한 소거 동작을 실시하면 도 6에 도시된 바와 같이 정상적인 셀(A)은 제대로 소거되지만, 폴리실리콘 잔류물(B)이 존재하는 사용되지 않은 셀들중에서 셀의 비트라인이나 소오스 라인과 연결된 셀에서는 유전체막을 가로질러 엄청나게 높은 전기장이 형성된다. 이러한 유전체막에 형성되는 고전기장은 프로그램 및 소거 반복 내구성 테스트가 진행되는 동안에 소거 동작을 수행할 때 계속해서 인가되며, 이로 인하여 도 7에 도시된 그래프로부터 알 수 있듯이 어느 시점에서 유전체막이 파괴되어 네가티브 전압과 포지티브 전압이 단락(short)되는 현상이 발생된다. 그 결과 정상적인 셀들은 소거 동작을 수행하기 위한 전기장이 형성되지 않아 전체 블럭의 소거 상태가 불량하게 된다.
본 발명의 목적은 폴리실리콘 잔류물에 의한 프로그램 및 소거 반복 내구성 테스트에서 발생되는 불량을 방지하기 위한 플래쉬 메모리 소자의 테스트 방법을 제공하는데 있다.
본 발명의 다른 목적은 스트레스에 취약한 셀의 부분에 스트레스를 인가하여 그 스트레스를 견디지 못하는 셀을 불량 셀로 판단하게 함으로써 프로그램 및 소거 반복 내구성 테스트에서 발생되는 불량을 방지하기 위한 플래쉬 메모리 소자의 테스트 방법을 제공하는데 있다.
도 1은 일반적인 플래쉬 메모리 셀의 단면도.
도 2(a) 및 도 2(b)는 일반적인 플래쉬 메모리 셀의 프로그램 및 소거 조건을 설명하기 위한 개략도.
도 3은 일반적인 플래쉬 메모리 소자의 테스트 방법을 설명하기 위해 도시한 흐름도.
도 4는 일반적인 플래쉬 메모리 소자의 프루브 테스트 방법을 설명하기 위해 도시한 흐름도.
도 5는 플래쉬 메모리 셀 어레이의 불량 셀을 리던던시 셀로 대체하는 과정을 설명하기 위한 개략적인 플래쉬 메모리 장치를 나타낸 도면.
도 6은 폴리실리콘 잔류물에 의해 비트라인 또는 소오스 라인과 연결된 상태와 소거 전압을 인가한 상태의 단면 개략도.
도 7은 플래쉬 메모리 소자의 소거시에 고전기장 스트레스 영향 평가를 확인하기 위한 유전체막의 온도에 따른 TBD 뱐화 그래프.
도 8은 플래쉬 메모리 셀의 프로그램 및 소거 반복 내구성 테스트에서 가장 취약한 부분을 설명하기 위해 도시한 셀의 개략도.
도 9는 플래쉬 메모리 소자의 유전체막 및 콘택 오정렬에 대한 절연 CVST(Constant Voltage Stress)에 대한 축적 TBD(Time-to-Breakdown)를 나타낸 그래프.
도 10 내지 도 12는 본 발명의 제 1 내지 제 3 실시 예에 따른 플래쉬 메모리 소자의 테스트 방법을 설명하기 위해 도시한 흐름도.
도 13은 본 발명의 제 1 실시 예에 해당하는 프루브 테스트를 설명하기 위해 도시한 흐름도.
본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 1 실시 예는 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와, 상기 플래쉬 메모리 소자의 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와, 상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와, 상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와, 상기 베이크 과정에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와, 상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 2 실시 예는 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와, 상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와, 상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와, 상기 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와, 상기 베이크와 고전압 및 고온 스트레스에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와, 상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
한편, 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 3 실시 예는 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와, 상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와, 상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와, 상기 베이크 과정에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와, 상기 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와, 상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 8은 본 발명에 적용되는 원리를 설명하기 위한 셀의 개략도이다. 본 발명에서는 도 8에 도시된 바와 같이 실제 현장에서 이루어지는 높은 전기장에 의한 플래쉬 메모리 소자의 불량을 검출하기 위해 유전체막의 항복 전압(breakdown voltage)과 제조 공정에서 발생하는 게이트와 콘택 사이의 스페이스(SA) 항복 전압을 고려한다. 이는 폴리실리콘 잔류물이 비트라인과 연결된 경우 유전체막은 가장 취약한 특성을 가지며, 정상적인 셀의 콘택 공정에서 오정렬이 발생하거나 스페이스 마진이 부족한 경우 게이트와 콘택 사이의 스페이스(SA)가 가장 취약한 특성을 가지기 때문이다. 따라서, 본 발명에서는 이러한 두가지 경우가 취약한 셀을 조기에 검출하여 불량 처리하기 위해 높은 전압과 온도를 이용한 스트레스를 인가하여 취약한 부분에서 결함이 발생되도록 하는 방법을 제시한다.
도 9는 폴리실리콘 잔류물이 비트라인과 연결된 경우의 유전체막과 콘택 공정에서 오정렬이 발생하거나 스페이스 마진이 부족한 경우 게이트와 콘택 사이의 스페이스에서 전기적인 특성을 테스트한 결과이다. 본 발명에서는 이러한 측정값을 근거로 결정된 전압과 온도를 이용하여 플래쉬 메모리 소자의 테스트 방법에 이용한다.
도 10은 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 1 실시 예를 설명하기 위한 흐름도이다.
플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 도 9의 테스트 결과로 결정된 높은 전압과 높은 온도(예를들어 플래쉬 메모리 소자의 정상 동작 전압 및 온도보다 약 140% 정도 높은 전압 및 온도)를 이용하여 웨이퍼에 스트레스를 인가한다(41). 그리고, 제조 공정중에 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시한다(42). 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 좋지 않은 셀을 검출하기 위한 프루브 테스트(probe test)를 실시한다(43). 프루브 테스트를 실시한 후 소자의 열 특성을 검사하기 위해 플로팅 게이트에 인위적으로 전자를 주입하고 약 250℃의 온도에서 약 24시간동안 베이크를 실시한다(44). 베이크 과정에서 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출한다(45). 이러한 과정을 모두 성공적으로 마친 정상 다이를 패키지한 후(46), 패키지 테스트를 실시한다(47).
도 11은 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 2 실시 예를 설명하기 위한 흐름도이다.
제조 공정중에 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시한다(51). 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 좋지 않은 셀을 검출하기 위한 프루브 테스트(probe test)를 실시한다(52). 프루브 테스트를 실시한 후 소자의 열 특성을 검사하기 위해 플로팅 게이트에 인위적으로 전자를 주입하고 약 250℃의 온도에서 약 24시간동안 베이크를 실시한다(53). 그리고, 도 9의 테스트 결과로 결정된 높은 전압과 높은 온도(예를들어 플래쉬 메모리 소자의 정상 동작 전압 및 온도보다 약 140% 정도 높은 전압 및 온도)를 이용하여 웨이퍼에 스트레스를 인가한다(54). 베이크 및 스트레스를 인가하는 과정에서 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출한다(55). 이러한 과정을 모두 성공적으로 마친 정상 다이를 패키지한 후(56), 패키지 테스트를 실시한다(57).
도 12는 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법의 제 3 실시 예를 설명하기 위한 흐름도이다.
제조 공정중에 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시한다(61). 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 좋지 않은 셀을 검출하기 위한 프루브 테스트(probe test)를 실시한다(62). 프루브 테스트를 실시한 후 소자의 열 특성을 검사하기 위해 플로팅 게이트에 인위적으로 전자를 주입하고 약 250℃의 온도에서 약 24시간동안 베이크를 실시한다(63). 베이크 과정에서 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출한다(64). 그리고, 도 9의 테스트 결과로 결정된 높은 전압과 높은 온도(예를들어 플래쉬 메모리 소자의 정상 동작 전압 및 온도보다 약 140% 정도 높은 전압 및 온도)를 이용하여 웨이퍼에 스트레스를 인가한다(65). 이러한 과정을 모두 성공적으로 마친 정상 다이를 패키지한 후(66), 패키지 테스트를 실시한다(67).
도 13는 본 발명에 따른 고전압 및 고온 스트레스를 프루브 테스트 전에 인가하는 방법을 설명하기 위한 흐름도로서, 본 발명의 제 1 실시 예의 단계 41 내지 단계 43에 해당하는 상세 흐름도이다.
플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 도 9의 테스트 결과로 결정된 높은 전압과 높은 온도를 이용하여 웨이퍼에 스트레스를 인가한다(71). 그리고, 플래쉬 메모리 소자 제조 공정에서 플로팅 게이트에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하여 셀들을 초기화한다(72). 누설 전류 특성이 열악한 셀들을 검출한다(73). 프로그램, 소거 및 독출 동작을 실시하고(74), 이들 동작이 소자에 아무런 영향없이 수행되면 정상 다이로 판정한다(77). 만약 프로그램, 소거 및 독출 동작이 제대로 수행되지 않는 셀을 검출하여 불량 셀로 판정하고 이 불량 셀을 리던던시 셀로 리페어한다(75). 불량 셀은 어떤 다이에 파티클이나 폴리실리콘 잔류물이 존재하여 플래쉬 메모리 소자의 고유 동작을 수행하지 못하는 셀이다. 리페어된 셀을 포함한 다이에 프로그램, 소거 및 독출 동작을 수행하여(76) 성공하면 정상 다이로 판정하고(77), 실패하면 불량 다이로 판정하여(78) 폐기한다.
상기한 바와 같이 본 발명에서는 일반적인 플래쉬 메모리 소자의 테스트 방법에서 정상적인 동작 전압 및 온도보다 높은 전압과 온도를 인가하여 플래쉬 메모리 셀에 스트레스를 인가한다. 한편, 이 과정은 패키지한 후 실시할 수도 있다.
또한, 본 발명에 따른 정상 동작 전압 및 온도보다 높은 전압을 인가하여 소자의 신뢰성을 테스트하는 방법은 플래쉬 메모리 소자 뿐만 아니라 비휘발성 메모리 소자 또는 전기적인 소거 및 프로그램 동작을 실시하는 모든 반도체 소자에서 장기적인 제품의 신뢰성을 확보하기 위해 적용할 수도 있다. 특히, 한 셀에 2 비트 이상을 저장하는 멀티-레벨 셀(Muli-Level Cell)에서 각 비트를 소거 및 프로그램시키는 경우의 소자에서도 메모리 테스트 방법으로 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 테스트 과정에서 정상 동작 전압 및 온도보다 높은 전압 및 온도로 스트레스를 인가하여 폴리실리콘 잔류물이 비트라인과 연결된 경우 취약한 특성을 갖는 유전체막과 정상적인 셀의 콘택 공정에서 오정렬이 발생하거나 스페이스 마진이 부족한 경우 취약한 특성을 가지는 게이트와 콘택 사이의 스페이스와 같은 취약한 부분에 결함이 발생되도록 하여 불량 셀을 조기에 검출한다. 이에 따라 플래쉬 메모리 소자의 테스트를 실시함으로써 프로그램 및 소거 반복 내구성 테스트에서 오류가 발생되지 않으며, 웨이퍼 테스트 과정에서 부과적인 테스트 시간을 거의 무시할 수 있다. 즉, 종래의 방법으로는 웨이퍼당 4시간의 시간이 소요되지만, 본 발명에 따른 방법으로는 웨이퍼당 4시간 10분정도의 시간이 소요된다.

Claims (6)

  1. 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와,
    상기 플래쉬 메모리 소자의 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와,
    상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와,
    상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와,
    상기 베이크 과정에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와,
    상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
  2. 제 1 항에 있어서, 상기 고전압 및 고온은 상기 플래쉬 메모리 소자의 정상적인 동작 전압 및 온도보다 약 140% 높은 전압 및 온도인 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
  3. 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와,
    상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와,
    상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와,
    상기 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와,
    상기 베이크와 고전압 및 고온 스트레스에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와,
    상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
  4. 제 3 항에 있어서, 상기 고전압 및 고온은 상기 플래쉬 메모리 소자의 정상적인 동작 전압 및 온도보다 약 140% 높은 전압 및 온도인 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
  5. 플래쉬 메모리 소자의 제조 공정이 완료된 웨이퍼에 대하여 플로팅 게이트내에 존재하게 되는 전자를 제거하기 위해 자외선을 조사하여 소거를 실시하는 단계와,
    상기 웨이퍼내의 셀에 대하여 누설 전류 특성과 프로그램 및 소거등의 특성이 열악한 셀을 검출하기 위한 프루브 테스트를 실시하는 단계와,
    상기 프루브 테스트를 실시한 후 상기 플래쉬 메모리 소자의 플로팅 게이트에 전자를 주입하고 베이크를 실시하는 단계와,
    상기 베이크 과정에서 상기 플로팅 게이트에 저장된 전자가 유출되는 셀을 검출하는 단계와,
    상기 웨이퍼에 대하여 고전압 및 고온 스트레스를 인가하는 단계와,
    상기 과정을 성공적으로 수행한 정상 웨이퍼를 패키지한 후 패키지 테스트를 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
  6. 제 5 항에 있어서, 상기 고전압 및 고온은 상기 플래쉬 메모리 소자의 정상적인 동작 전압 및 온도보다 약 140% 높은 전압 및 온도인 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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RU167338U1 (ru) * 2016-04-26 2017-01-10 Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный университет аэрокосмического приборостроения" Универсальный аппаратно-программный комплекс для исследования различных типов флеш-памяти
KR20220024937A (ko) * 2019-09-03 2022-03-03 실리콘 스토리지 테크놀로지 인크 미리 결정된 프로그램 상태에서 최종 베이크를 사용하여 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법

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