KR20220024937A - 미리 결정된 프로그램 상태에서 최종 베이크를 사용하여 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 - Google Patents

미리 결정된 프로그램 상태에서 최종 베이크를 사용하여 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법 Download PDF

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KR20220024937A
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Abstract

최소 프로그램 상태 및 최대 프로그램 상태에 의해 한정된 프로그래밍 상태들의 범위 내에서 복수의 비휘발성 메모리 셀들 각각을 프로그래밍하도록 구성된 컨트롤러를 갖는 메모리 디바이스의 안정성을 개선하는 방법. 방법은 메모리 셀들이 동작하는 것을 확인하기 위해 메모리 셀들을 테스트하는 단계, 메모리 셀들 각각을 중간-프로그램 상태로 프로그래밍하는 단계, 및 메모리 셀들이 중간-프로그램 상태로 프로그래밍되는 동안 메모리 디바이스를 고온에서 베이킹하는 단계를 포함한다. 각각의 메모리 셀은 최소 프로그램 상태에서 프로그래밍될 때 제1 임계 전압을, 최대 프로그램 상태에서 프로그래밍될 때 제2 임계 전압을, 그리고 중간-프로그램 상태에서 프로그래밍될 때 제3 임계 전압을 갖는다. 제3 임계 전압은 실질적으로 제1 및 제2 임계 전압들 사이의 중간-포인트에 있고, 판독 전류들의 실질적으로 대수 중간-포인트에 대응한다.

Description

미리 결정된 프로그램 상태에서 최종 베이크를 사용하여 아날로그 비휘발성 메모리에서 판독 전류 안정성을 개선하는 방법
관련 출원
본 출원은 2019년 9월 3일자로 출원된 미국 가출원 제62/895,458호, 및 2020년 2월 27일자로 출원된 미국 특허 출원 제16/803,401호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이며, 보다 구체적으로는 판독 동작들 동안 메모리 셀 전류의 안정성을 개선하는 것에 관한 것이다.
비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어 4-게이트 메모리 셀 구성을 개시하는 미국 특허 제7,868,375호를 참조한다. 구체적으로, 본 출원의 도 1은 이격된 소스 및 드레인 영역들(14/16)이 실리콘 반도체 기판(12) 내에 형성된 분리형 게이트 메모리 셀(10)을 예시한다. 소스 영역(14)은 소스 라인(SL)으로 지칭될 수 있고(그 이유는 그것이 일반적으로 동일한 로우(row) 또는 컬럼(column) 내의 다른 메모리 셀들에 대한 다른 소스 영역들에 접속되기 때문임), 드레인 영역(16)은 일반적으로 비트 라인 컨택트(28)에 의해 비트 라인에 접속된다. 기판의 채널 영역(18)이 소스/드레인 영역들(14/16) 사이에 한정된다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다)(그리고 부분적으로 소스 영역(14) 위에 배치되고 그로부터 절연된다). 제어 게이트(22)가 플로팅 게이트(20) 위에 배치되고 그로부터 절연된다. 선택 게이트(24)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 소거 게이트(26)가 소스 영역(14) 위에 배치되고 그로부터 절연되며, 측방향으로 플로팅 게이트(20)에 인접한다. 복수의 그러한 메모리 셀들은 메모리 셀 어레이를 형성하도록 로우들 및 컬럼들로 배열될 수 있다.
메모리 셀을 프로그래밍하고(즉, 플로팅 게이트 상에 전자들을 주입함), 메모리 셀을 소거하고(즉, 플로팅 게이트로부터 전자들을 제거함), 메모리 셀을 판독하기 위해(즉, 플로팅 게이트(20)의 프로그래밍 상태를 결정하기 위해 채널 영역(18)의 전도율을 측정하거나 검출함), 전압들의 다양한 조합들이 제어 게이트(22), 선택 게이트(24), 소거 게이트(26) 및/또는 소스 및 드레인 영역들(14/16)에 인가된다.
메모리 셀(10)은 디지털 방식으로 동작될 수 있으며, 여기서 메모리 셀은 오직 2개의 가능한 상태, 즉 프로그래밍된 상태 및 소거된 상태 중 하나로 설정된다. 메모리 셀은 소거 게이트(26) 상에 높은 포지티브 전압을, 그리고 선택적으로 제어 게이트(22) 상에 네거티브 전압을 배치하여, 플로팅 게이트(20)로부터 소거 게이트(26)로의 전자들의 터널링을 유도함으로써 소거된다(플로팅 게이트를 더 포지티브로 대전된 상태 - 소거된 상태에 둠). 메모리 셀(10)은 제어 게이트(22), 소거 게이트(26), 선택 게이트(24) 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치함으로써 프로그래밍될 수 있다. 그때 전자들은 채널 영역(18)을 따라 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이며, 이때 몇몇 전자들은 가속화되고 가열되며 이에 의해 그들은 열 전자 주입(hot-electron injection)에 의해 플로팅 게이트(20) 상에 주입된다(플로팅 게이트를 더 네거티브로 대전된 상태 - 프로그래밍된 상태에 둠). 메모리 셀(10)은 선택 게이트(24)(선택 게이트(24) 아래의 채널 영역 부분을 턴온함) 및 드레인 영역(16) 상에(그리고 선택적으로 소거 게이트(26) 및/또는 제어 게이트(22) 상에) 포지티브 전압들을 배치하고, 채널 영역(18)을 통한 전류 흐름을 감지함으로써 판독될 수 있다. 플로팅 게이트(20)가 포지티브로 대전되는(소거되는) 경우, 메모리 셀은 턴온될 것이고, 전류가 소스 영역(14)으로부터 드레인 영역(16)으로 흐를 것이다(즉, 메모리 셀(10)은 감지된 전류 흐름에 기초하여 그의 소거된 "1" 상태에 있는 것으로 감지된다). 플로팅 게이트(20)가 네거티브로 대전되는(프로그래밍되는) 경우, 플로팅 게이트 아래의 채널 영역은 턴오프되며, 그에 의해 임의의 전류 흐름을 방지한다(즉, 메모리 셀(10)은 전류 흐름 없음에 기초하여 그의 프로그래밍된 "0" 상태에 있는 것으로 감지된다).
하기의 표는 소거, 프로그램 및 판독 전압들의 비제한적인 예들을 제공한다:
[표 1]
Figure pct00001
메모리 셀(10)은 대안적으로 아날로그 방식으로 동작될 수 있으며, 여기서 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의, 전자들의 수와 같은, 전하의 양)는 완전히 소거된 상태(플로팅 게이트 상의 가장 적은 전자들)로부터 완전히 프로그래밍된 상태(플로팅 게이트 상의 가장 많은 수의 전자들)까지 어디에서나, 또는 이러한 범위의 단지 일부에서 연속적으로 변경될 수 있다. 이것은 셀 저장이 아날로그임을 의미하며, 이는 메모리 셀 어레이 내의 각각의 메모리 셀의 매우 정밀한 그리고 개별적인 튜닝을 허용한다. 대안적으로, 메모리는 MLC(멀티레벨 셀)로서 동작될 수 있으며, 여기서 그것은 많은 이산 값들(예컨대, 16개 또는 64개의 상이한 값들) 중 하나로 프로그래밍되도록 구성된다. 아날로그 또는 MLC 프로그래밍의 경우에, 프로그래밍 전압들은, 원하는 프로그래밍 상태가 달성될 때까지, 제한된 시간 동안만 또는 일련의 펄스들로서 인가된다. 다수의 프로그래밍 펄스들의 경우에, 프로그래밍 펄스들 사이의 개재되는 판독 동작들은 원하는 프로그래밍 상태가 달성되었는지(이 경우에 프로그래밍이 중단됨) 또는 달성되지 않았는지(이 경우에 프로그래밍이 계속됨)를 결정하는 데 사용될 수 있다.
아날로그 방식으로 또는 MLC로서 동작되는 메모리 셀(10)은 메모리 디바이스의 정확도에 악영향을 미칠 수 있는 잡음 및 판독 전류 불안정성에 더 민감할 수 있다. 아날로그 비휘발성 메모리 디바이스들에서의 판독 전류 불안정성의 하나의 소스는 게이트 산화물 - 채널 계면 상의 전자 트랩들에 의한 전자들의 캡처 및 방출이다. 게이트 산화물은 플로팅 게이트(20)와 기판(12)의 채널 영역(18)을 분리하는 절연 층이다. 전자가 계면 트랩 상에서 캡처될 때, 그것은 판독 동작 동안 채널 전도율을 감소시키고, 이에 따라 메모리 셀의 임계 전압 Vt(즉, 메모리 셀의 채널 영역을 턴온하여 소정 레벨의 전류 - 1uA가 예임 - 를 생성하는 데 필요한 제어 게이트 상의 최소 전압(들))를 증가시킨다. 제어 게이트 전압이 임계 전압에 있거나 그보다 높을 때, 소스 영역과 드레인 영역 사이에 전도 경로가 생성된다. 제어 게이트 전압이 임계 전압보다 낮을 때, 전도 경로가 생성되지 않고, 임의의 소스/드레인 전류가 하위-임계 또는 누설 전류로 간주된다. 전자 트랩 재충전의 이러한 단일 이벤트들은 1) 랜덤 텔레그래프 잡음(RTN) 및 2) 단방향 임계 전압(Vt) 시프트(또한 판독 동작 채널 전류가 변경되게 함)를 야기하며, 이는 완화 또는 CCI - 셀 전류 불안정성 - 로 지칭된다.
그러한 완화는 메모리 셀이 실온에서 오랜 시간 동안 유지되거나, 하나의 상태에서 고온에서 베이킹된 다음에 상이한 상태로 변경된 후에 검출되었다. 완화는 메모리 셀 새로운 상태의, 이전 상태 쪽으로의 작은 드리프트로서 나타난다. 예를 들어, 메모리 셀이 그의 소거된 상태(판독 동작 동안 낮은 임계 전압 Vt 및 높은 채널 전류에 의해 특성화됨)에서 얼마간의 시간 동안 유지되고, 이어서 후속하여 그의 프로그래밍된 상태(판독 동작 동안 높은 임계 전압 Vt 및 낮은 채널 전류에 의해 특성화됨)로 프로그래밍되는 경우, 임계 전압 Vt는 약간 떨어지는 것으로 밝혀졌고, 판독 동작 동안의 판독 전류는 동일한 판독 조건들 하에서 시간 경과에 따라 약간 증가하는 것으로 밝혀졌다. Vt 및 판독 전류 시프트들은 디지털 방식으로 동작되는 메모리 셀들에 대한 1 상태와 0 상태 사이의 전형적인 셀 전류 동작 원도우와 비교할 때 상대적으로 작다. 그러나, 이러한 시프트들은 MLC(멀티레벨 셀)로서 또는 아날로그 방식으로 동작되는 메모리 셀들에 대해 무시해도 될 정도가 아닐 수 있다.
비휘발성 메모리 디바이스들에서 판독 전류 불안정성을 감소시킬 필요가 있다.
전술된 문제 및 필요는 복수의 비휘발성 메모리 셀들, 및 최소 프로그램 상태 및 최대 프로그램 상태에 의해 한정된 프로그래밍 상태들의 범위 내에서 메모리 셀들 각각을 프로그래밍하도록 구성된 컨트롤러를 포함하는 메모리 디바이스의 안정성을 개선하는 방법에 의해 해결된다. 방법은 메모리 셀들이 동작하는 것을 확인하기 위해 메모리 셀들을 테스트하는 단계, 메모리 셀들 각각을 중간-프로그램 상태로 프로그래밍하는 단계, 및 메모리 셀들이 중간-프로그램 상태로 프로그래밍되는 동안 메모리 디바이스를 고온에서 베이킹하는 단계를 포함한다. 메모리 셀들 각각에 대해, 메모리 셀은 최소 프로그램 상태에서 프로그래밍될 때 제1 임계 전압을 갖고, 메모리 셀은 최대 프로그램 상태에서 프로그래밍될 때 제2 임계 전압을 갖고, 메모리 셀은 중간-프로그램 상태에서 프로그래밍될 때 제3 임계 전압을 가지며, 제3 임계 전압은 실질적으로 제1 및 제2 임계 전압들 사이의 중간-포인트에 있다.
복수의 비휘발성 메모리 셀들 - 비휘발성 메모리 셀들은 각각, 적어도, 반도체 기판의 채널 영역 위에 배치되고 채널 영역으로부터 절연된 플로팅 게이트, 및 플로팅 게이트 위에 배치되고 플로팅 게이트로부터 절연된 제어 게이트를 포함함 -, 및 최소 프로그램 상태 및 최대 프로그램 상태에 의해 한정된 프로그래밍 상태들의 범위 내에서 메모리 셀들 각각을 프로그래밍하도록, 그리고 제어 게이트에 인가되는 판독 전압을 사용하여 메모리 셀들 각각을 판독하도록 구성된 컨트롤러를 포함하는 메모리 디바이스의 안정성을 개선하는 방법. 방법은 메모리 셀들이 동작하는 것을 확인하기 위해 메모리 셀들을 테스트하는 단계, 메모리 셀들 각각을 중간-프로그램 상태로 프로그래밍하는 단계, 및 메모리 셀들이 중간-프로그램 상태로 프로그래밍되는 동안 메모리 디바이스를 고온에서 베이킹하는 단계를 포함한다. 메모리 셀들 각각에 대해, 메모리 셀은 최소 프로그램 상태에서 프로그래밍될 때 제어 게이트에 인가되는 판독 전압을 사용하여 판독 동작 동안 제1 판독 전류를 생성하고, 메모리 셀은 최대 프로그램 상태에서 프로그래밍될 때 제어 게이트에 인가되는 판독 전압을 사용하여 판독 동작 동안 제2 판독 전류를 생성하고, 메모리 셀은 중간-프로그램 상태에서 프로그래밍될 때 제어 게이트에 인가되는 판독 전압을 사용하여 판독 동작 동안 제3 판독 전류를 생성하며, 제3 판독 전류는 실질적으로 제1 및 제2 판독 전류들 사이의 대수 중간-포인트에 있다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래 기술의 메모리 셀의 측단면도이다.
도 2는 메모리 디바이스의 컴포넌트들을 예시하는 도면이다.
도 3은 메모리 셀 동작 범위를 하위임계 동작 범위 내의 판독 전류 및 임계 전압 Vt의 면에서 예시하는 그래프이다.
도 4는 메모리 셀들을 프로그래밍하고 베이킹하는 단계들을 도시하는 흐름도이다.
도 5는 동작 범위 내의 메모리 셀의 I-V 특성들의 예를 예시하는 그래프이다.
본 발명은 판독 동작 정확도 및 메모리 기억 수명을 개선하기 위해 도 1의 타입의 비휘발성 메모리 셀들의 판독 전류를 안정화하기 위한 기술이다. 판독 안정화 기술은 최종 고온 베이크 프로세스를 수행하기 전에, 완성된 그리고 동작하는 메모리 셀을 미리 결정된 프로그램 상태로 프로그래밍하는 것을 포함한다. 구체적으로, 메모리 디바이스 테스트 프로세스 동안, 디바이스 내의 메모리 어레이는 다양한 데이터 패턴들을 갖는 많은 열적 조작들을 겪을 수 있다. 그러나, 일단 메모리 디바이스 테스트가 완료되면, 모든 메모리 셀들은 이어서 미리 결정된 중간-프로그램 상태로 프로그래밍되고, 그 다음에 메모리 디바이스의 최종 고온 베이크가 뒤따른다. 메모리 셀들이 중간-프로그램 상태로 프로그래밍되는 동안 이러한 최종 고온 베이크를 수행함으로써, 시간 경과에 따른 메모리 셀 임계 전압(Vt) 시프트, 및 이에 따라 시간 경과에 따른 판독 동작 전류 드리프트가 감소된다는 것이 발견되었다.
원하는 중간-프로그램 상태는 메모리 어레이에 대한 컨트롤러 구성의 함수이며, 이는 도 2에 예시된 바와 같은 예시적인 메모리 디바이스의 아키텍처로부터 더 잘 이해될 수 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(52a) 및 평면 B(52b))으로 분리될 수 있는, 비휘발성 메모리 셀들(10)의 어레이(50)를 포함한다. 메모리 셀들(10)은 도 1에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에, 어드레스 디코더들(예컨대, XDEC(54)), 소스 라인 드라이버(예컨대, SLDRV(56)), 컬럼 디코더(예컨대, YMUX(58)), 고전압 로우 디코더(예컨대, HVDEC(60)) 및 비트 라인 컨트롤러(BLINHCTL(62))가 인접해 있으며, 이들은 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컬럼 디코더(58)는 판독 동작 동안 비트 라인들 상의 전류들을 측정하기 위한 회로를 포함하는 감지 증폭기를 포함한다. 컨트롤러(66)(제어 회로를 포함함)는 목표 메모리 셀들에 대한 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다. 전하 펌프 CHRGPMP(64)는 컨트롤러(66)의 제어 하에서 메모리 셀들을 판독, 프로그래밍 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 컨트롤러(66)는 메모리 셀들(10)을 프로그래밍, 소거 및 판독하도록 메모리 디바이스를 동작시키도록 구성된다.
정상 사용자 동작 동안 사용 가능한 메모리 셀들의 최소 및 최대 프로그램 상태들을 지시하는 것은 컨트롤러(66)이다. 최소 프로그램 상태는, 최저 수의 전자들이 플로팅 게이트(20) 상에 위치되고 메모리 셀은 정상 판독 동작 동안 최고(최대) 소스/드레인 전류를 생성하는, 메모리 셀들 각각이, 정상 사용자 동작 동안 컨트롤러(66)의 제어 하에서, 프로그래밍될 수 있는 그러한 프로그래밍 상태(즉, 최고로 소거된 상태)이다. 최대 프로그램 상태는, 최고 수의 전자들이 플로팅 게이트(20) 상에 위치되고 메모리 셀은 정상 판독 동작 동안 최저(최소) 소스/드레인 전류를 생성하는, 메모리 셀들 각각이, 정상 사용자 동작 동안 컨트롤러(66)의 제어 하에서, 프로그래밍될 수 있는 그러한 프로그래밍 상태이다.
최종 디바이스 고온 베이크 동작 동안 사용되는 중간-프로그램 상태는 바람직하게는 컨트롤러(66)에 의해 지시된 바와 같은 정의된 프로그래밍 동작 범위의, 각각, 최대 및 최소 프로그램 상태들에 대한 최소 및 최대 판독 전류들 사이의 대수적으로 실질적인 중간-포인트인 판독 전류를 판독 동작 동안 생성하는 그러한 프로그램 상태이다. 중간-프로그램 상태는 파라미터로서 임계 전압 Vt 또는 판독 전류에 의해 결정될 수 있다. 메모리 셀은 MOSFET 트랜지스터이고, 이에 따라 Vt 및 판독 전류는 기본 트랜지스터 방정식들을 통해 직접 관련되고, 그에 따라 메모리 셀 동작 범위는 판독 전류 또는 Vt의 면에서 결정될 수 있다. Vt와 판독 전류 사이의 관계를 보여주는 메모리 셀 전류-전압(I-V) 특성들의 예가 도 3에 도시되어 있으며, 여기서 2개의 곡선들은, 각각, 메모리 셀에 대한 최소 및 최대 프로그램 상태들에 대한 I-V 특성들을 나타낸다. 이러한 비제한적인 예에서, 임계 전압의 또는 그보다 높은 전압을 제어 게이트 상에 배치하는 것은 1 ㎂ 이상인 판독 동작 동안의 (소스 및 드레인 영역들 사이의) 판독 전류를 야기할 것이며, 이는 이 예에서 소스/드레인 영역들 사이의 전도성 경로가 생성됨을 나타내는 전류의 양인 것으로 간주된다. 도 3의 1 ㎂에서의 전류-전압(I-V) 곡선들의 우측으로의 변곡은 제어 게이트 상의 전압이 임계 전압 Vt에 도달했을 때 달성되는 판독 전류임을 나타낸다.
도 3의 예에서, 우측 곡선(곡선 A)은 그의 아날로그 동작 범위의 그의 최대 프로그래밍된 상태에 있는 예시적인 메모리 셀에 대한 I-V 곡선이고, 좌측 곡선(곡선 B)은 그의 아날로그 동작 범위의 그의 최소 프로그래밍된 상태에 있는 예시적인 메모리 셀에 대한 I-V 곡선이다. 이러한 메모리 셀에 대한 컨트롤러는 1.2V의 제어 게이트 상의 판독 전압을 사용하도록 구성되며, 이는 이러한 메모리 셀이 하위임계 상태에서 판독된다는 것을 의미한다(즉, 메모리 셀의 프로그램 상태를 검출하기 위해 하위임계 전류를 사용하여). 최대 프로그래밍된 상태 및 최소 프로그래밍된 상태에 대한 2개의 I-V 곡선을 고려하면, 컨트롤러에 의해 동작되는 바와 같은 이러한 메모리 셀에 대한 판독 전류의 동작 범위는 100nA 내지 100pA이다. 프로그래밍 상태들의 범위는 (약 1.3V와 약 1.6V 사이의) 약 0.3V의 Vt 범위에 대응한다. 프로그래밍된 메모리 셀의 판독 불안정성은 Vt 변화들의 면에서, 또는 판독 동작들 동안의 판독 전류 변화들의 면에서 표현될 수 있다. 아래에 설명되는 바와 같이, Vt 또는 판독 전류는 판독 전류 변동 감소의 솔루션을 정량화하기 위한 파라미터로서 사용될 수 있다. 따라서, 중간-프로그램 상태는 정상 동작 동안 달성 가능한 최소 및 최대 프로그램 상태들에 대한 Vt의 면에서 실질적으로 중간에 대응하고, 각각, 최대 및 최소 프로그램 상태들에 대한 최소 및 최대 판독 전류들 사이의 대수적으로 실질적인 중간-포인트에 대응하는 프로그램 상태로 정의된다.
도 4에 예시된 바와 같이, 이러한 판독 안정화 기술을 구현하기 위한 3개의 주요 스테이지가 있다. 첫째(단계 1), 메모리 셀들(10) 및 그들의 컨트롤러(66)를 포함하는 메모리 디바이스가 그들이 동작하는 포인트까지 테스트되며, 디바이스의 테스트를 완료하기 위해 어떠한 추가적인 고온 베이크 동작들도 필요하지 않다. 둘째(단계 2), 모든 메모리 셀들(10)이 실질적으로 중간-프로그램 상태로 프로그래밍된다. 셋째(단계 3), 중간-프로그램 상태로 프로그래밍된 모든 메모리 셀들(10)을 포함하는 메모리 디바이스가 최종 고온 베이크 프로세스에 처해진다. 도 5는 실질적으로 중간-프로그램 상태로 프로그래밍된 도 3에 대하여 전술된 메모리 셀에 대한 메모리 셀 I-V 특성 곡선(곡선 C)의 예를 도시한다. 그의 임계 전압 Vt는 약 1.48V이며, 이는 실질적으로, 각각, 최소 및 최대 프로그래밍된 상태들에 대한 Vt_min과 Vt_max 사이의 중간-포인트에 있다(즉, 중간-포인트 임계 전압은 실질적으로 Vt_min과 Vt_max 사이의 중간이다). 유사하게, 판독 동작 동안 제어 게이트 상에 1.2V의 판독 전압이 배치될 때의 메모리 셀의 판독 전류는 약 3nA이며, 이는, 각각, 최소 및 최대 프로그래밍된 상태들에 대한 100nA와 100pA 사이의 대수적으로 실질적인 중간-포인트이다(즉, 중간-포인트 판독 전류는 실질적으로 대수 스케일에서 100nA와 100pA 사이의 중간이다).
높은 베이크 온도는 정상 사용 동안 메모리 디바이스가 견디는 최고 동작 온도를 초과하는 상승된 온도이다. 예를 들어, 최종 고온 베이크 프로세스는 사용자 조건들 하에서의 제품에 대한 최고 동작 온도에 대한 사양이 150℃인 경우 메모리 디바이스를 175℃에서 24시간 동안 베이킹하는 것을 포함할 수 있다. 최소 베이크 시간은 베이크 온도에 의존하며, 더 높은 온도들에서 더 짧을 수 있다. 바람직하게는, 도 1에 도시된 메모리 셀에 대해, 베이크 시간은 175℃의 베이크 온도에서 최대 24시간일 수 있다. 일반적으로, 베이크 시간이 더 길수록, 판독 불안정성 감소에 대한 개선 효과가 더 양호하다. 실제 예로서, 선택된 패키지가 그러한 고온 처리를 허용하는 경우 조립된 부품들을 175℃에서의 1일 베이크에 대해 설정할 수 있다. 일단 메모리 디바이스, 패키징 및 최종 테스트 및 베이크가 완료되면, 메모리 디바이스는 사용자 조건들 하에서 개선된 판독 안정성을 갖고서 동작할 것이다.
본 발명은 본 명세서에서 전술되고 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들을 언급한다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 게다가, 청구항들 및 명세서로부터 명백한 바와 같이, 명시되지 않는 한 모든 방법 단계들은 예시된 또는 청구된 정확한 순서로 수행될 필요가 없을 수 있다.

Claims (6)

  1. 복수의 비휘발성 메모리 셀들, 및 최소 프로그램 상태 및 최대 프로그램 상태에 의해 한정된 프로그래밍 상태들의 범위 내에서 상기 메모리 셀들 각각을 프로그래밍하도록 구성된 컨트롤러를 포함하는 메모리 디바이스의 안정성을 개선하는 방법으로서,
    상기 메모리 셀들이 동작하는 것을 확인하기 위해 상기 메모리 셀들을 테스트하는 단계;
    상기 메모리 셀들 각각을 중간-프로그램 상태로 프로그래밍하는 단계; 및
    상기 메모리 셀들이 상기 중간-프로그램 상태로 프로그래밍되는 동안 상기 메모리 디바이스를 고온에서 베이킹하는 단계를 포함하며,
    상기 메모리 셀들 각각에 대해,
    상기 메모리 셀은 상기 최소 프로그램 상태에서 프로그래밍될 때 제1 임계 전압을 갖고,
    상기 메모리 셀은 상기 최대 프로그램 상태에서 프로그래밍될 때 제2 임계 전압을 갖고,
    상기 메모리 셀은 상기 중간-프로그램 상태에서 프로그래밍될 때 제3 임계 전압을 가지며,
    상기 제3 임계 전압은 실질적으로 상기 제1 및 제2 임계 전압들 사이의 중간-포인트에 있는, 방법.
  2. 제1항에 있어서, 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트, 및
    상기 플로팅 게이트 위에 수직으로 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 포함하는, 방법.
  3. 제2항에 있어서, 상기 메모리 셀들 각각은,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 방법.
  4. 복수의 비휘발성 메모리 셀들 - 상기 비휘발성 메모리 셀들은 각각, 적어도, 반도체 기판의 채널 영역 위에 배치되고 상기 채널 영역으로부터 절연된 플로팅 게이트, 및 상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 제어 게이트를 포함함 -, 및 최소 프로그램 상태 및 최대 프로그램 상태에 의해 한정된 프로그래밍 상태들의 범위 내에서 상기 메모리 셀들 각각을 프로그래밍하도록, 그리고 상기 제어 게이트에 인가되는 판독 전압을 사용하여 상기 메모리 셀들 각각을 판독하도록 구성된 컨트롤러를 포함하는 메모리 디바이스의 안정성을 개선하는 방법으로서,
    상기 메모리 셀들이 동작하는 것을 확인하기 위해 상기 메모리 셀들을 테스트하는 단계;
    상기 메모리 셀들 각각을 중간-프로그램 상태로 프로그래밍하는 단계; 및
    상기 메모리 셀들이 상기 중간-프로그램 상태로 프로그래밍되는 동안 상기 메모리 디바이스를 고온에서 베이킹하는 단계를 포함하며,
    상기 메모리 셀들 각각에 대해,
    상기 메모리 셀은 상기 최소 프로그램 상태에서 프로그래밍될 때 상기 제어 게이트에 인가되는 상기 판독 전압을 사용하여 판독 동작 동안 제1 판독 전류를 생성하고,
    상기 메모리 셀은 상기 최대 프로그램 상태에서 프로그래밍될 때 상기 제어 게이트에 인가되는 상기 판독 전압을 사용하여 판독 동작 동안 제2 판독 전류를 생성하고,
    상기 메모리 셀은 상기 중간-프로그램 상태에서 프로그래밍될 때 상기 제어 게이트에 인가되는 상기 판독 전압을 사용하여 판독 동작 동안 제3 판독 전류를 생성하며,
    상기 제3 판독 전류는 실질적으로 상기 제1 및 제2 판독 전류들 사이의 대수 중간-포인트에 있는, 방법.
  5. 제4항에 있어서, 상기 메모리 셀들 각각은,
    반도체 기판 내에 형성된 이격된 소스 및 드레인 영역들 - 상기 기판의 상기 채널 영역이 상기 소스 및 드레인 영역들 사이에서 연장됨 -,
    상기 채널 영역의 제1 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제1 부분으로부터 절연된 상기 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 수직으로 배치되고 상기 채널 영역의 상기 제2 부분으로부터 절연된 선택 게이트를 포함하는, 방법.
  6. 제5항에 있어서, 상기 메모리 셀들 각각은,
    상기 소스 영역 위에 배치되고 상기 소스 영역으로부터 절연된 소거 게이트를 추가로 포함하는, 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024520275A (ja) * 2021-06-02 2024-05-24 シリコン ストーリッジ テクノロージー インコーポレイテッド ランダムテレグラフノイズを呈するメモリセルに対するプログラム後調整によってアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
US11769558B2 (en) * 2021-06-08 2023-09-26 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
WO2022260692A1 (en) * 2021-06-08 2022-12-15 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
US12020762B2 (en) 2021-09-27 2024-06-25 Silicon Storage Technology, Inc. Method of determining defective die containing non-volatile memory cells

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001607A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 테스트 방법
EP1677312A1 (en) * 2005-01-03 2006-07-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US20130336059A1 (en) * 2012-06-19 2013-12-19 Sandisk Technologies Inc. Block level grading for reliability and yield improvement
KR20150139890A (ko) * 2013-04-03 2015-12-14 웨스턴 디지털 테크놀로지스, 인코포레이티드 솔리드 스테이트 메모리의 수명을 연장하기 위한 기록 사전 보상의 시스템들 및 방법들
US20160034206A1 (en) * 2014-08-04 2016-02-04 Conor Maurice Ryan Adaptive Flash Tuning
US20160055910A1 (en) * 2014-08-20 2016-02-25 Sandisk Technologies Inc. Storage Module and Method for Using Healing Effects of a Quarantine Process
US20160179602A1 (en) * 2014-12-22 2016-06-23 Sandisk Technologies Inc. End of life prediction to reduce retention triggered operations
KR20190002708A (ko) * 2016-05-17 2019-01-08 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856366A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体記憶装置のスクリ−ニング方法
JPS6417300A (en) * 1987-07-09 1989-01-20 Nippon Electric Ic Microcomput Semiconductor storage device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3613072B2 (ja) * 1999-06-02 2005-01-26 株式会社デンソー 不揮発性半導体メモリの電荷保持寿命評価方法
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6618290B1 (en) 2000-06-23 2003-09-09 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a baking process
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP2002150783A (ja) 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
US6815231B2 (en) * 2001-06-11 2004-11-09 Hitachi, Ltd. Method of testing and manufacturing nonvolatile semiconductor memory
CN1220986C (zh) * 2001-08-17 2005-09-28 旺宏电子股份有限公司 非易失性内存的可靠性测试方法与电路
JP4034971B2 (ja) 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3721159B2 (ja) 2002-11-28 2005-11-30 株式会社東芝 不揮発性半導体記憶装置
US7324374B2 (en) 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
EP1503384A3 (en) 2003-07-21 2007-07-18 Macronix International Co., Ltd. Method of programming memory
TWI273600B (en) 2003-07-21 2007-02-11 Macronix Int Co Ltd Integrated circuit and manufacturing method thereof, memory cell and manufacturing method thereof, method for programming memory cell and method for programming memory array multiple times
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
JP4349886B2 (ja) 2003-11-07 2009-10-21 三洋電機株式会社 不揮発性メモリ装置
JP4322686B2 (ja) 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
US7209389B2 (en) 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US20050262970A1 (en) 2004-05-27 2005-12-01 Chih-Ching Hsien Reinforcement teeth for ratchet tools
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7251158B2 (en) 2004-06-10 2007-07-31 Spansion Llc Erase algorithm for multi-level bit flash memory
US7325177B2 (en) 2004-11-17 2008-01-29 Silicon Storage Technology, Inc. Test circuit and method for multilevel cell flash memory
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4551284B2 (ja) * 2005-06-22 2010-09-22 シャープ株式会社 不揮発性半導体記憶装置
JP4764723B2 (ja) 2006-01-10 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7508693B2 (en) 2006-03-24 2009-03-24 Macronix International Co., Ltd. One-time-programmable (OTP) memory device and method for testing the same
US7839695B2 (en) * 2007-04-27 2010-11-23 Macronix International Co., Ltd. High temperature methods for enhancing retention characteristics of memory devices
KR101440568B1 (ko) 2007-06-14 2014-09-15 샌디스크 테크놀로지스, 인코포레이티드 반도체 메모리의 프로그램가능한 칩 인에이블 및 칩 어드레스
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
JP2010176750A (ja) * 2009-01-29 2010-08-12 Oki Semiconductor Co Ltd 不揮発性半導体メモリ及びそのリーク不良検出方法
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
US10229746B2 (en) * 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
JP5856366B2 (ja) 2010-09-30 2016-02-09 フジモリ産業株式会社 貼付体用セパレータ及びこれを用いた貼付体
JP5702573B2 (ja) * 2010-10-20 2015-04-15 スパンション エルエルシー 不揮発性半導体記憶装置およびそのデータ書き込み方法
US8842469B2 (en) 2010-11-09 2014-09-23 Freescale Semiconductor, Inc. Method for programming a multi-state non-volatile memory (NVM)
KR101190742B1 (ko) * 2010-12-06 2012-10-12 에스케이하이닉스 주식회사 메모리의 콘트롤러 및 이를 포함하는 스토리지 시스템, 메모리의 수명 측정 방법
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US20130031431A1 (en) 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
US8576648B2 (en) 2011-11-09 2013-11-05 Silicon Storage Technology, Inc. Method of testing data retention of a non-volatile memory cell having a floating gate
WO2013112332A1 (en) * 2012-01-24 2013-08-01 Apple Inc. Enhanced programming and erasure schemes for analog memory cells
JP6001093B2 (ja) * 2012-01-24 2016-10-05 アップル インコーポレイテッド アナログメモリセルのプログラミング及び消去の方式
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US9123401B2 (en) * 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US20150262970A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device manufacturing method and semiconductor memory device
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
CN105448346B (zh) * 2014-08-22 2018-09-25 中芯国际集成电路制造(上海)有限公司 存储单元可靠性的测试方法
US9830219B2 (en) 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US9378832B1 (en) * 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
US9842662B2 (en) 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US9899102B2 (en) 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
US20160307636A1 (en) * 2015-04-17 2016-10-20 Macronix International Co., Ltd. Method and apparatus for improving data retention and read-performance of a non-volatile memory device
TWI594239B (zh) 2015-05-27 2017-08-01 旺宏電子股份有限公司 改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置
JP6417300B2 (ja) 2015-09-02 2018-11-07 株式会社中電工 指定範囲監視システム
US9558846B1 (en) 2015-11-04 2017-01-31 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
EP3459114B1 (en) * 2016-05-17 2022-01-26 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
KR102051906B1 (ko) 2016-06-06 2019-12-04 도레이 카부시키가이샤 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치
US10008277B2 (en) 2016-09-12 2018-06-26 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US10134479B2 (en) 2017-04-21 2018-11-20 Sandisk Technologies Llc Non-volatile memory with reduced program speed variation
JP6414297B1 (ja) * 2017-08-18 2018-10-31 富士通株式会社 メモリコントローラ、情報処理システム、及び不揮発性メモリの不良判断方法
US10515008B2 (en) 2017-10-25 2019-12-24 Western Digital Technologies, Inc. Performance based memory block usage
US10515694B2 (en) * 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
CN110140174B (zh) * 2019-03-26 2021-02-19 长江存储科技有限责任公司 用于通过施加多个位线偏置电压在非易失性存储器器件中编程的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001607A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 테스트 방법
EP1677312A1 (en) * 2005-01-03 2006-07-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US20130336059A1 (en) * 2012-06-19 2013-12-19 Sandisk Technologies Inc. Block level grading for reliability and yield improvement
KR20150139890A (ko) * 2013-04-03 2015-12-14 웨스턴 디지털 테크놀로지스, 인코포레이티드 솔리드 스테이트 메모리의 수명을 연장하기 위한 기록 사전 보상의 시스템들 및 방법들
US20160034206A1 (en) * 2014-08-04 2016-02-04 Conor Maurice Ryan Adaptive Flash Tuning
US20160055910A1 (en) * 2014-08-20 2016-02-25 Sandisk Technologies Inc. Storage Module and Method for Using Healing Effects of a Quarantine Process
US20160179602A1 (en) * 2014-12-22 2016-06-23 Sandisk Technologies Inc. End of life prediction to reduce retention triggered operations
KR20190002708A (ko) * 2016-05-17 2019-01-08 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이

Also Published As

Publication number Publication date
KR102668445B1 (ko) 2024-05-22
TWI721873B (zh) 2021-03-11
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