JP7121220B1 - 消去とプログラムとの間の時間のずれを制限することによって、アナログ不揮発性メモリにおける読み出し電流安定性を改善する方法 - Google Patents

消去とプログラムとの間の時間のずれを制限することによって、アナログ不揮発性メモリにおける読み出し電流安定性を改善する方法 Download PDF

Info

Publication number
JP7121220B1
JP7121220B1 JP2022513531A JP2022513531A JP7121220B1 JP 7121220 B1 JP7121220 B1 JP 7121220B1 JP 2022513531 A JP2022513531 A JP 2022513531A JP 2022513531 A JP2022513531 A JP 2022513531A JP 7121220 B1 JP7121220 B1 JP 7121220B1
Authority
JP
Japan
Prior art keywords
memory cells
group
seconds
erase
erasing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022513531A
Other languages
English (en)
Other versions
JP2022536213A (ja
Inventor
マルコフ、ビクター
コトフ、アレキサンダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2022536213A publication Critical patent/JP2022536213A/ja
Application granted granted Critical
Publication of JP7121220B1 publication Critical patent/JP7121220B1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/06—Acceleration testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7206—Reconfiguration of flash memory system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

不揮発メモリセル及びコントローラを有するメモリデバイス。メモリセルの第１のグループを消去及びプログラミングするための第１のコマンドに応答して、コントローラは、第１のグループがそれらの消去から実質的に１０秒以内にプログラムされ得ると判定し、第１のグループを消去し、第１のグループをそれらの消去から実質的に１０秒以内にプログラムする。メモリセルの第２のグループを消去及びプログラミングするための第２のコマンドに応答して、コントローラは、第２のグループがそれらの消去から実質的に１０秒以内にプログラムされ得ないと判定し、メモリセルのサブグループであって、サブグループの各々は、それらの消去から実質的に１０秒以内にプログラムされ得るサブグループに第２のグループを分割し、サブグループの各々について、サブグループを消去し、サブグループをそれらの消去から実質的に１０秒以内にプログラムする。【選択図】図３

Description

（優先権の主張）
本出願は、２０１９年９月３日出願の米国仮特許出願第６２／８９５，４５８号及び２０２０年２月２７日出願の米国特許出願第１６／８０３，４１８号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、４ゲートのメモリセル構成を開示する米国特許第７，８６８，３７５号を参照されたい。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域及びドレイン領域１４／１６を有するスプリットゲートメモリセル１０を例示する。ソース領域１４は、ソースラインＳＬと称され得（なぜなら、同じ行又は列の他のメモリセルの他のソース領域に共通に接続されるからである）、ドレイン領域１６は、ビットラインコンタクト２８によってビットラインに共通に接続される。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分上方に配設されており、かつそれから絶縁されている（また、部分的にソース領域１４上にありかつ、それから絶縁されている）（並びに、チャネル領域１８の第１の部分の導電性を制御する）。制御ゲート２２は、浮遊ゲート２０上方に配設されており、かつそれから絶縁されている。選択ゲート２４は、チャネル領域１８の第２の部分上方に配設されており、かつそれから絶縁されている（並びに、チャネル領域１８の第２の部分の導電性を制御する）。消去ゲート２６は、ソース領域１４上方に配設されており、かつそれから絶縁されており、浮遊ゲート２０に横方向に隣接している。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、並びに／又はソース領域及びドレイン領域１４／１６に印加されて、メモリセルをプログラムし（すなわち、浮遊ゲートに電子を注入し）、メモリセルを消去し（すなわち、浮遊ゲートから電子を除去し）、メモリセルを読み出す（すなわち、チャネル領域１８の導電性を測定又は検出して、浮遊ゲート２０のプログラミング状態を判定する）。
メモリセル１０は、デジタル様式で動作することができ、メモリセルは、２つの可能な状態：プログラム状態及び消去状態のみのうちの１つに設定される。メモリセルは、消去ゲート２６に高い正電圧、任意選択的に制御ゲート２２上に負電圧をかけることによって消去され、浮遊ゲート２０から消去ゲート２６への電子のトンネリングを誘導する（浮遊ゲートをより正に帯電した状態－消去状態のままにする）。メモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４及びソース領域１４上に正電圧をかけ、ドレイン領域１６上に電流を流すことによってプログラムされ得る。次に、電子はチャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、電子は加速及び加熱され、それによって電子の一部はホットエレクトロン注入によって浮遊ゲート２０上に注入される（浮遊ゲートを負に帯電した状態－プログラム状態のままにする）。メモリセル１０は、選択ゲート２４に正電圧をかけること（選択ゲート２４の下のチャネル領域部分をオンにすること）及びドレイン領域１６上（並びに任意選択的に消去ゲート２６及び／又は制御ゲート２２上）に正電圧をかけることによって、及びチャネル領域１８を通る電流の流れを検知することによって読み出すことができる。浮遊ゲート２０が正に帯電する（メモリセルが消去される）場合、メモリセルはオンになり、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が、負に帯電する（メモリセルがプログラムされる）場合、浮遊ゲート下のチャネル領域はオフにされ、それによって、いかなる電流も防止する（すなわち、メモリセル１０は、電流なしであることに基づいて、そのプログラムされた「０」状態を検知する）。
表１は、Ｖｃｃが電源電圧又は２．５Ｖなどの別の正の電圧である、消去、プログラム、及び読み出し電圧の非限定的な例を提供する。
表１
Figure 0007121220000002
メモリセル１０は、メモリセルのメモリ状態（すなわち、浮遊ゲート上の電子の数などの電荷の量）を、完全に消去された状態（浮遊ゲート上の電子が最小）から完全にプログラムされた状態（浮遊ゲート上の電子の数が最大）までのどこでも連続的に、又はこの範囲の一部のみを変えることができる、アナログ様式で交互に操作することができる。これは、セル記憶がアナログであることを意味し、これは、メモリセルアレイ内の各メモリセルの非常に正確かつ個々のチューニングを可能にする。代替的に、メモリは、ＭＬＣ（マルチレベルセル）として動作し得、ここで、多くの個別の値（１６又は６４の異なる値など）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合において、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間のみ、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成された（その場合、プログラミングは停止する）か又は達成されていない（その場合、プログラミングは継続する）かどうかを判定することができる。
アナログ様式で又はＭＬＣとして動作されるメモリセル１０は、メモリデバイスの精度に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスの読み出し電流不安定性の原因の１つは、ゲート酸化物－チャネル界面の電子トラップによる電子の捕捉及び放出である。ゲート酸化物は、基板１２の浮遊ゲート２０とチャネル領域１８とを分離する絶縁層である。電子が界面トラップ上に捕捉されると、読み出し動作中のチャネル伝導率を低減し、したがって、メモリセルの閾値電圧Ｖｔ（すなわち、メモリセルのチャネル領域をオンにして、例えば１μＡである特定のレベルの電流を生成するために必要な制御ゲート上の最小電圧）を増加させる。制御ゲート電圧が閾値電圧以上であるとき、ソース領域とドレイン領域との間に伝導経路が生成される。制御ゲート電圧が閾値電圧未満であるとき、伝導経路は生成されず、任意のソース／ドレイン電流はサブ閾値又は漏れ電流と見なされる。界面トラップ上に捕捉された電子は、トラップから放出され得、これは、メモリセルのＶｔを低下させ、したがって読み出し動作中にチャネル伝導率を増大させる。トラップによる電子捕捉及び放出のこれらの単一電子事象は、１）ランダム電信ノイズ（ＲＴＮ）及び２）一方向Ｖｔシフト（読み出し電流の一方向変化も引き起こす）をもたらし、これは、緩和（リラクゼーション）又はＣＣＩ－セル電流不安定性と称される。
そのような緩和は、メモリセルが室温で長時間保持された後、又は１つの状態において高温で焼成され、次いで異なる状態に変わった後に検出されている。緩和は、前の状態に向かうメモリセルの新しい状態の小さな制限ドリフトとして現れる。例えば、メモリセルがその消去状態（読み出し動作中に低いＶｔ及び高いチャネル電流を特徴とする）において一定時間保持された場合、その後、そのプログラム状態（読み出し動作中に高いＶｔ及び低いチャネル電流を特徴とする）にプログラムされ、Ｖｔはわずかに低下することが見出されており、読み出し動作中の読み出し電流は、同じ読み出し条件下で経時的に、わずかに増加することが見出されている。Ｖｔ及び読み出し電流シフトは、デジタル様式で動作するメモリセルの「１」と「０」の状態間の典型的なセル電流動作窓と比較した場合、比較的小さい。しかしながら、これらのシフトは、ＭＬＣ（マルチレベルセル）として、又はアナログ様式で動作するメモリセルについては無視できない場合がある。
不揮発性メモリデバイスにおける読み出し電流不安定性を低減する必要性が存在する。
上記の問題及び必要性は、複数の不揮発性メモリセル及びコントローラを有するメモリデバイスによって対処される。コントローラは、メモリセルの第１のグループを消去及びプログラミングするための第１のコマンドを受信することと、メモリセルの第１のグループが、メモリセルの第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定することと、グループ消去動作においてメモリセルの第１のグループを消去することと、グループ消去動作から実質的に１０秒以内にメモリセルの第１のグループをプログラムすることと、メモリセルの第２のグループを消去及びプログラミングするための第２のコマンドを受信することと、メモリセルの第２のグループが、メモリセルの第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定することと、メモリセルの第２のグループをメモリセルの複数のサブグループをメモリセルの複数のサブグループに分割することであって、サブグループの各１つが、メモリセルのそれぞれの１つのサブグループの消去から実質的に１０秒以内にプログラムされ得る、分割することと、メモリセルのサブグループの各々について、サブグループ消去動作中にメモリセルのサブグループを消去することと、サブグループ消去動作から実質的に１０秒以内にメモリセルのサブグループをプログラムすることと、を行うように構成されている。
複数の不揮発性メモリセルを有するメモリデバイスを動作させる方法は、メモリセルの第１のグループを消去及びプログラミングするための第１のコマンドを受信するステップと、メモリセルの第１のグループが、メモリセルの第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定するステップと、グループ消去動作中にメモリセルの第１のグループを消去するステップと、グループ消去動作から実質的に１０秒以内にメモリセルの第１のグループをプログラミングするステップと、メモリセルの第２のグループを消去及びプログラミングするための第２のコマンドを受信するステップと、メモリセルの第２のグループが、メモリセルの第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定するステップと、メモリセルの第２のグループをメモリセルの複数のサブグループに分割するステップであって、サブグループそれぞれが、メモリセルのサブグループそれぞれの消去から実質的に１０秒以内にプログラムされ得る、分割するステップと、メモリセルのサブグループの各々について、サブグループ消去動作中にメモリセルのサブグループを消去するステップと、サブグループ消去動作から実質的に１０秒以内にメモリセルのサブグループをプログラミングするステップと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
先行技術のメモリセルの側断面図である。 メモリデバイスの構成要素を例示する図である。 メモリセルを消去及びプログラミングするステップを示すフロー図である。
本発明は、図１のタイプの不揮発性メモリセル、好ましくは、アナログ様式で動作する不揮発性メモリセルの読み出し電流を安定化するための技術であり、読み出し動作精度及びメモリ保持寿命を改善する。アナログ様式で動作するメモリセルは、プログラム状態のアナログ動作範囲のみを使用し得、これは、プログラム状態のアナログ動作範囲の外側として本明細書で定義される、完全に消去された状態（浮遊ゲート上の電子の最小数）と、上記のように、完全にプログラムされた状態（浮遊ゲート上の電子の最大数）との間のプログラム状態の完全な動作範囲の一部分だけである。すなわち、メモリデバイスの寿命にわたって、メモリデバイスは、メモリセルがこのアナログ動作範囲内にほとんど留まるように構成され得る。アナログプログラミングの前に、メモリセルのアレイは消去されるため、消去されたメモリセルのＶｔは、実質的にアナログ動作範囲を下回る。次いで、メモリセルは、プログラムされたメモリセルのＶｔがアナログ動作範囲内にあるように、各メモリセルの個々のチューニングによってプログラムされる。読み出し安定化技術は、通常の動作中、メモリセルが消去されてからアナログ動作範囲内のＶｔ値にプログラムされるときはいつでも、メモリセルの消去とメモリセルのプログラミングの間の時間が実質的に１０秒以下であるように制限されるように、メモリデバイスのコントローラを構成することを含む。メモリセルの消去とメモリセルのプログラミングとの間の遅延が実質的に１０秒以下である場合、その後の読み出し動作中のチャネル電流の不要なシフト（緩和。リラクゼーション）が低減又は排除されることが、本発明者らによって明らかにされた。
メモリアレイの消去及びプログラミングは、図２に例示されるような例示的なメモリデバイスのアーキテクチャからより良好に理解され得る。メモリデバイスは、不揮発性メモリセル１０のアレイ５０を含み、それは、２つの分離した平面（平面Ａ５２ａ及び平面Ｂ５２ｂ）に隔離され得る。メモリセル１０は、半導体基板１２に複数の行及び列で配置され、単一のチップ上に形成された、図１に示されたタイプとすることができる。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し、プログラム、及び消去動作中、様々なメモリセルゲート及び領域に様々な電圧を供給するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４）、ソースラインドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高電圧行デコーダ（例えば、ＨＶＤＥＣ６０）、及びビットラインコントローラ（例えば、ＢＬＩＮＨＣＴＬ６２）がある。列デコーダ５８は、読み出し動作中にビットライン上の電流を測定するための回路を含むセンス増幅器を含む。コントローラ６６（制御回路を含む）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセル上で実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、メモリデバイスを動作させてメモリセル１０をプログラムし、消去し、読み出すように構成されている。これらの動作の一部として、コントローラ６６は、メモリセルにプログラムされるデータである入力データ（これは、データが提供される前、その間、又は後に、同じ又は異なるライン上に提供される消去／プログラムコマンドを含むことができる）へのアクセスを提供されている。別個の読み出し及び消去コマンドも提供することができる。メモリアレイから読み出されたデータは、出力データとして提供される。
効率のために、メモリデバイスは、好ましくは、単一の消去動作で同時に複数のメモリセルを消去するように構成される。例えば、メモリセルの行又は列全体が同時に消去され得る。又は、行及び列のブロック全体を同時に消去することができる。したがって、コントローラ６６は、任意の所与の消去／プログラム動作について同時に消去されるメモリセルの数を選択するように構成されているため、それらの消去されたメモリセルの後続のプログラミングは、消去後に実質的に１０秒以内に完了することができる。例えば、同時に消去されるメモリセルのグループについて、１０秒は、メモリセルのグループの消去が完了したときから、グループ内の最後のメモリセルのプログラミングが完了したときまでとして測定される。特定の消去／プログラム動作が、実質的に１０秒以内に消去及びプログラムされ得ない所与の数のメモリセルを含む場合、コントローラ６６は、全てのメモリセルが消去されたときから実質的に１０秒以内にプログラムされていることを確実にするために、一度に１つのグループをそれらのメモリセルのグループ上で動作（消去及びプログラム）させるように構成される。
例えば、コントローラ６６が、消去動作後にＸ個のメモリセルをプログラムするために実質的に１０秒かかる場合、Ｙ個（ここで、ＹはＸよりも大きい）のメモリセルを含む任意の消去／プログラム動作は、コントローラに、Ｙ個のメモリセルを、各々がＸ個のメモリセルを超えない２つ以上のグループに分割させ、それによって、各グループの全てのメモリセルのプログラミングが、そのグループのメモリセルが消去されたときから実質的に１０秒以内に完了することができるように、各グループに１つずつ同時に、消去／プログラム動作を適用する。したがって、各消去／プログラミング動作について、コントローラは、それらの同じメモリセルの消去が完了したときから実質的に１０秒以内に、任意の所与の数のメモリセルの全てのプログラミングが完了するように、その動作を実行する。
図３は、本発明のステップを例示する。ステップ１では、コントローラ６６は、グループ内のＹ個のメモリセルを有するメモリセルのグループを消去及びプログラムするための（第１の）コマンドを受信する。ステップ２では、コントローラ６６は、ＹがＸよりも大きいかどうかを判定し、ここで、Ｘは、消去が完了した後に実質的に１０秒以内にプログラムされ得るメモリセルの最大数（すなわち、最大限界）である。このステップは、Ｙ個のメモリセルが、Ｙ個のメモリセルの消去から実質的に１０秒以内にプログラムされ得るかどうかを判定する。ＹがＸよりも大きくない場合、Ｙ個のメモリセルは、Ｙ個のメモリセルの消去から実質的に１０秒以内にプログラムされ得、したがって、ステップ３では、コントローラ６６は、グループ内のＹ個のメモリセル全体を（好ましくは、必ずしもそうとは限らないが、同時に）消去し、ステップ４では、コントローラ６６は、消去から実質的に１０秒以内にグループ内のＹ個のメモリセルをプログラムする。しかしながら、ステップ２において、ＹがＸよりも大きいと判定された場合、Ｙ個のメモリセルは、Ｙ個のメモリセルの消去から実質的に１０秒内にプログラムされ得ず、したがって、ステップ５で、コントローラは、Ｙ個のメモリセルのグループを、各々がＸを超えないメモリセルの複数のサブグループに分割する。次いで、コントローラ６６は、ステップ６のメモリセルの第１のサブグループを（好ましくは、必ずしもそうとは限らないが、同時に）消去し、ステップ７では、メモリセルの第１のサブグループを実質的に１０秒以内にプログラムする。次いで、ステップ８では、コントローラ６６は、メモリセルの他のサブグループの各々についてステップ６及び７を繰り返す。プロセスは、消去／プログラムコマンド（すなわち、第２のコマンド、第３のコマンドなど）が受信されるたびに繰り返される。この技術では、全てのメモリセルは、消去及びプログラミングのためのコマンドによってどれだけの数のメモリセルが標的とされるかを問わず、それらの消去から実質的に１０秒以内にプログラムされる。
上述の技術を例示するために、非限定的な例は、１０μｓの持続時間を有する単一のパルスによって、各バイト（８ビット）がデジタル様式でプログラムされる８ＭビットのデジタルＮＯＲフラッシュメモリデバイスであり得る。この例では、このデバイスの総プログラミング時間は、最低１０秒かかり得る。しかしながら、データの正確なアナログプログラミングは、プログラミングアルゴリズムにおける複数のプログラム及び読み出し検証ステップを含むように、実質的にさらに長い時間かかり得る。例えば、アナログプログラミングについて必要な精度を満たすには、１００個のプログラミングパルス、０．９μｓの各パルス、及び０．１μｓの持続時間を有するプログラミングパルス間の読み出し検証を必要とし得る。この例では、１００万バイトの総アナログプログラミング時間は、最低でも１００秒かかる。したがって、この場合、アナログプログラミングの前に実行される消去動作は、フラッシュメモリデバイス全体に対して実行されず、むしろ、アレイの１／１０未満の大きさのフラッシュメモリデバイス内のメモリセルのブロックに対してのみ実行されるので、消去されたばかりのブロックのプログラミング時間は、実質的に１０秒を超えない。
本発明の利点は、任意のメモリセルが、実質的に１０秒を超えてその消去状態に留まることを防止することによって達成されることに留意されたい。したがって、本発明によれば、消去されるメモリセルの任意のグループについて、グループ内の各メモリセルは、一部のメモリセルがデータでプログラムされる予定がない場合でも、実質的に１０秒以内に少なくともいくつかのプログラミングの対象となる。例えば、消去されるセルのグループ内のメモリセルが任意のデータでプログラムされる予定がない場合、メモリセルは、アナログ動作範囲の外側にあるように完全にプログラムされるか、又は深くオーバープログラムされ得、同じビットライン上の他のメモリセルが読み出されているときに、このメモリセルがビットライン電流に追加する可能性のある寄与を効果的に最小限に抑える。したがって、消去の対象となるメモリセルのグループにプログラムされているデータに関係なく、メモリセルが実質的に１０秒を超えて消去状態のままでないように、グループ内の全てのメモリセルはプログラムされる（図３のステップ４又はステップ７～８を参照されたい）。本明細書で使用される場合、メモリセルのグループ又は複数のメモリセルをプログラミングすることは、グループ又は複数の各メモリセルが少なくともいくつかのプログラミング（すなわち、浮遊ゲート上への電子の少なくともいくつかの注入）の対象となることを意味する。
本発明は、上で説明され、かつ本明細書において例示される実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に関連するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法のステップは、特に指定のない限り、例示又は特許請求されている厳密な順序で行われる必要はない。

Claims (12)

  1. メモリデバイスであって、
    複数の不揮発性メモリセルと、
    コントローラであって、
    前記メモリセルの第１のグループを消去及びプログラミングするための第１のコマンドを受信することと、
    前記メモリセルの前記第１のグループが前記メモリセルの前記第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定することと、
    グループ消去動作において前記メモリセルの第１のグループを消去することと、
    前記グループ消去動作から実質的に１０秒以内に前記メモリセルの第１のグループをプログラムすることと、
    前記メモリセルの第２のグループを消去及びプログラミングするための第２のコマンドを受信することと、
    前記メモリセルの前記第２のグループが、前記メモリセルの前記第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定することと、
    前記メモリセルの前記第２のグループを前記メモリセルの複数のサブグループに分割することであって、前記サブグループの各１つが、前記メモリセルの前記それぞれの１つのサブグループの消去から実質的に１０秒以内にプログラムされ得る、分割することと、
    前記メモリセルの前記サブグループの各々について、
    サブグループ消去動作において前記メモリセルのサブグループを消去することと、
    前記サブグループ消去動作から実質的に１０秒以内に前記メモリセルのサブグループをプログラムすることと、を行うように構成されている、コントローラと、を含む、メモリデバイス。
  2. 前記コントローラは、前記グループ消去動作において前記メモリセルの前記第１のグループ内の前記メモリセルの少なくとも全てを同時に消去するように更に構成されている、請求項１に記載のデバイス。
  3. 前記メモリセルの前記サブグループの各々について、前記コントローラは、前記サブグループ消去動作において前記メモリセルの前記サブグループ内の前記メモリセルの少なくとも全てを同時に消去するように更に構成されている、請求項１に記載のデバイス。
  4. 前記コントローラは、前記メモリセルの前記第１のグループ内の前記メモリセルの数が所定の数を超えていないことに基づいて、前記メモリセルの前記第１のグループが前記メモリセルの前記第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定し、前記メモリセルの前記第２のグループ内の前記メモリセルの数が前記所定の数を超えていることに基づいて、前記メモリセルの前記第２のグループが前記メモリセルの前記第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定するように構成されている、請求項１に記載のデバイス。
  5. 前記メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の垂直方向上方に配設されており、かつそれから絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の垂直方向上方に配設されており、かつそれから絶縁されている、選択ゲートと、
    前記浮遊ゲートの垂直方向上方に配設されており、かつそれから絶縁されている、制御ゲートと、を含む、請求項１に記載のデバイス。
  6. 前記メモリセルの各々は、
    前記ソース領域上方に配設されており、かつそれから絶縁されている消去ゲートを更に含む、請求項５に記載のデバイス。
  7. 複数の不揮発性メモリセルを有するメモリデバイスを動作させる方法であって、
    前記メモリセルの第１のグループを消去及びプログラミングするための第１のコマンドを受信するステップと、
    前記メモリセルの前記第１のグループが前記メモリセルの前記第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定するステップと、
    グループ消去動作において前記メモリセルの第１のグループを消去するステップと、
    前記グループ消去動作から実質的に１０秒以内に前記メモリセルの第１のグループをプログラミングするステップと、
    前記メモリセルの第２のグループを消去及びプログラミングするための第２のコマンドを受信するステップと、
    前記メモリセルの前記第２のグループが、前記メモリセルの前記第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定するステップと、
    前記メモリセルの前記第２のグループを前記メモリセルの複数のサブグループに分割するステップであって、前記サブグループそれぞれが、前記メモリセルの前記それぞれの１つのサブグループそれぞれの消去から実質的に１０秒以内にプログラムされ得る、分割するステップと、
    前記メモリセルの前記サブグループの各々について、
    サブグループ消去動作において前記メモリセルのサブグループを消去するステップと、
    前記サブグループ消去動作から実質的に１０秒以内にメモリセルの前記サブグループをプログラミングするステップと、を含む、方法。
  8. 前記メモリセルの第１のグループを消去する前記ステップは、前記メモリセルの前記第１のグループ内の前記メモリセルの少なくとも全てを同時に消去するステップを更に含む、請求項７に記載の方法。
  9. 前記メモリセルの前記サブグループの各々について、前記メモリセルの前記サブグループを消去する前記ステップは、前記メモリセルの前記サブグループ内の前記メモリセルの少なくとも全てを同時に消去するステップを更に含む、請求項７に記載の方法。
  10. 前記メモリセルの前記第１のグループが前記メモリセルの前記第１のグループの消去から実質的に１０秒以内にプログラムされ得ることを判定する前記ステップは、前記メモリセルの前記第１のグループ内の前記メモリセルの数が所定の数を超えていないことに基づき、前記メモリセルの前記第２のグループが前記メモリセルの前記第２のグループの消去から実質的に１０秒以内にプログラムされ得ないことを判定する前記ステップは、前記メモリセルの前記第２のグループ内の前記メモリセルの数が前記所定の数を超えていることに基づく、請求項７に記載の方法。
  11. 前記メモリセルの各々は、
    半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の垂直方向上方に配設されており、かつそれから絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の垂直方向上方に配設されており、かつそれから絶縁されている、選択ゲートと、
    前記浮遊ゲートの垂直方向上方に配設されており、かつそれから絶縁されている、制御ゲートと、を含む、請求項７に記載の方法。
  12. 前記メモリセルの各々は、
    前記ソース領域上方に配設されており、かつそれから絶縁されている消去ゲートを更に含む、請求項１１に記載の方法。
JP2022513531A 2019-09-03 2020-08-25 消去とプログラムとの間の時間のずれを制限することによって、アナログ不揮発性メモリにおける読み出し電流安定性を改善する方法 Active JP7121220B1 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962895458P 2019-09-03 2019-09-03
US62/895,458 2019-09-03
US16/803,418 2020-02-27
US16/803,418 US10991433B2 (en) 2019-09-03 2020-02-27 Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program
PCT/US2020/047833 WO2021045933A1 (en) 2019-09-03 2020-08-25 Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program

Publications (2)

Publication Number Publication Date
JP2022536213A JP2022536213A (ja) 2022-08-12
JP7121220B1 true JP7121220B1 (ja) 2022-08-17

Family

ID=74679154

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2022513544A Active JP7238207B2 (ja) 2019-09-03 2020-03-11 所定のプログラム状態における最終焼成を使用するアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
JP2022513531A Active JP7121220B1 (ja) 2019-09-03 2020-08-25 消去とプログラムとの間の時間のずれを制限することによって、アナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
JP2022513539A Active JP7236592B2 (ja) 2019-09-03 2020-08-25 メモリセルのスクリーニングによる、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022513544A Active JP7238207B2 (ja) 2019-09-03 2020-03-11 所定のプログラム状態における最終焼成を使用するアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022513539A Active JP7236592B2 (ja) 2019-09-03 2020-08-25 メモリセルのスクリーニングによる、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法

Country Status (7)

Country Link
US (3) US10991433B2 (ja)
EP (3) EP4026127B1 (ja)
JP (3) JP7238207B2 (ja)
KR (3) KR102641648B1 (ja)
CN (3) CN114287037A (ja)
TW (3) TWI721873B (ja)
WO (3) WO2021045799A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024520275A (ja) * 2021-06-02 2024-05-24 シリコン ストーリッジ テクノロージー インコーポレイテッド ランダムテレグラフノイズを呈するメモリセルに対するプログラム後調整によってアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
US11769558B2 (en) * 2021-06-08 2023-09-26 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
WO2022260692A1 (en) * 2021-06-08 2022-12-15 Silicon Storage Technology, Inc. Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells
US12020762B2 (en) 2021-09-27 2024-06-25 Silicon Storage Technology, Inc. Method of determining defective die containing non-volatile memory cells

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015536011A (ja) 2012-10-15 2015-12-17 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856366A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体記憶装置のスクリ−ニング方法
JPS6417300A (en) * 1987-07-09 1989-01-20 Nippon Electric Ic Microcomput Semiconductor storage device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3613072B2 (ja) * 1999-06-02 2005-01-26 株式会社デンソー 不揮発性半導体メモリの電荷保持寿命評価方法
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6618290B1 (en) 2000-06-23 2003-09-09 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a baking process
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
JP2002150783A (ja) 2000-11-10 2002-05-24 Toshiba Corp 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法
US6815231B2 (en) * 2001-06-11 2004-11-09 Hitachi, Ltd. Method of testing and manufacturing nonvolatile semiconductor memory
KR20030001607A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 테스트 방법
CN1220986C (zh) * 2001-08-17 2005-09-28 旺宏电子股份有限公司 非易失性内存的可靠性测试方法与电路
JP4034971B2 (ja) 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3721159B2 (ja) 2002-11-28 2005-11-30 株式会社東芝 不揮発性半導体記憶装置
US7324374B2 (en) 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
EP1503384A3 (en) 2003-07-21 2007-07-18 Macronix International Co., Ltd. Method of programming memory
TWI273600B (en) 2003-07-21 2007-02-11 Macronix Int Co Ltd Integrated circuit and manufacturing method thereof, memory cell and manufacturing method thereof, method for programming memory cell and method for programming memory array multiple times
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
JP4349886B2 (ja) 2003-11-07 2009-10-21 三洋電機株式会社 不揮発性メモリ装置
JP4322686B2 (ja) 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
US7209389B2 (en) 2004-02-03 2007-04-24 Macronix International Co., Ltd. Trap read only non-volatile memory (TROM)
US20050262970A1 (en) 2004-05-27 2005-12-01 Chih-Ching Hsien Reinforcement teeth for ratchet tools
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7251158B2 (en) 2004-06-10 2007-07-31 Spansion Llc Erase algorithm for multi-level bit flash memory
US7325177B2 (en) 2004-11-17 2008-01-29 Silicon Storage Technology, Inc. Test circuit and method for multilevel cell flash memory
TWI297154B (en) * 2005-01-03 2008-05-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4551284B2 (ja) * 2005-06-22 2010-09-22 シャープ株式会社 不揮発性半導体記憶装置
JP4764723B2 (ja) 2006-01-10 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7508693B2 (en) 2006-03-24 2009-03-24 Macronix International Co., Ltd. One-time-programmable (OTP) memory device and method for testing the same
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7839695B2 (en) * 2007-04-27 2010-11-23 Macronix International Co., Ltd. High temperature methods for enhancing retention characteristics of memory devices
KR101440568B1 (ko) 2007-06-14 2014-09-15 샌디스크 테크놀로지스, 인코포레이티드 반도체 메모리의 프로그램가능한 칩 인에이블 및 칩 어드레스
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
JP2010176750A (ja) * 2009-01-29 2010-08-12 Oki Semiconductor Co Ltd 不揮発性半導体メモリ及びそのリーク不良検出方法
US20100259979A1 (en) * 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
US10229746B2 (en) * 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
JP5856366B2 (ja) 2010-09-30 2016-02-09 フジモリ産業株式会社 貼付体用セパレータ及びこれを用いた貼付体
JP5702573B2 (ja) * 2010-10-20 2015-04-15 スパンション エルエルシー 不揮発性半導体記憶装置およびそのデータ書き込み方法
US8842469B2 (en) 2010-11-09 2014-09-23 Freescale Semiconductor, Inc. Method for programming a multi-state non-volatile memory (NVM)
KR101190742B1 (ko) * 2010-12-06 2012-10-12 에스케이하이닉스 주식회사 메모리의 콘트롤러 및 이를 포함하는 스토리지 시스템, 메모리의 수명 측정 방법
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US20130031431A1 (en) 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
US8576648B2 (en) 2011-11-09 2013-11-05 Silicon Storage Technology, Inc. Method of testing data retention of a non-volatile memory cell having a floating gate
WO2013112332A1 (en) * 2012-01-24 2013-08-01 Apple Inc. Enhanced programming and erasure schemes for analog memory cells
JP6001093B2 (ja) * 2012-01-24 2016-10-05 アップル インコーポレイテッド アナログメモリセルのプログラミング及び消去の方式
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US8953398B2 (en) * 2012-06-19 2015-02-10 Sandisk Technologies Inc. Block level grading for reliability and yield improvement
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US9013920B2 (en) * 2013-04-03 2015-04-21 Western Digital Technologies, Inc. Systems and methods of write precompensation to extend life of a solid-state memory
KR102210961B1 (ko) 2013-06-12 2021-02-03 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동적 접근 방법
US20150262970A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device manufacturing method and semiconductor memory device
US9202815B1 (en) * 2014-06-20 2015-12-01 Infineon Technologies Ag Method for processing a carrier, a carrier, and a split gate field effect transistor structure
US9569120B2 (en) 2014-08-04 2017-02-14 Nvmdurance Limited Adaptive flash tuning
US9455038B2 (en) * 2014-08-20 2016-09-27 Sandisk Technologies Llc Storage module and method for using healing effects of a quarantine process
CN105448346B (zh) * 2014-08-22 2018-09-25 中芯国际集成电路制造(上海)有限公司 存储单元可靠性的测试方法
US9830219B2 (en) 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US9378832B1 (en) * 2014-12-10 2016-06-28 Sandisk Technologies Inc. Method to recover cycling damage and improve long term data retention
US10430112B2 (en) * 2014-12-22 2019-10-01 Sandisk Technologies Llc Memory block cycling based on memory wear or data retention
US9842662B2 (en) 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US9899102B2 (en) 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
US20160307636A1 (en) * 2015-04-17 2016-10-20 Macronix International Co., Ltd. Method and apparatus for improving data retention and read-performance of a non-volatile memory device
TWI594239B (zh) 2015-05-27 2017-08-01 旺宏電子股份有限公司 改良非揮發性記憶體裝置之資料保留與讀取性能之方法與裝置
JP6417300B2 (ja) 2015-09-02 2018-11-07 株式会社中電工 指定範囲監視システム
US9558846B1 (en) 2015-11-04 2017-01-31 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
EP3459114B1 (en) * 2016-05-17 2022-01-26 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
KR102051906B1 (ko) 2016-06-06 2019-12-04 도레이 카부시키가이샤 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치
US10008277B2 (en) 2016-09-12 2018-06-26 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US10134479B2 (en) 2017-04-21 2018-11-20 Sandisk Technologies Llc Non-volatile memory with reduced program speed variation
JP6414297B1 (ja) * 2017-08-18 2018-10-31 富士通株式会社 メモリコントローラ、情報処理システム、及び不揮発性メモリの不良判断方法
US10515008B2 (en) 2017-10-25 2019-12-24 Western Digital Technologies, Inc. Performance based memory block usage
US10515694B2 (en) * 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
CN110140174B (zh) * 2019-03-26 2021-02-19 长江存储科技有限责任公司 用于通过施加多个位线偏置电压在非易失性存储器器件中编程的方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015536011A (ja) 2012-10-15 2015-12-17 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法

Also Published As

Publication number Publication date
KR102668445B1 (ko) 2024-05-22
TWI721873B (zh) 2021-03-11
EP4026127B1 (en) 2024-01-24
CN114303199A (zh) 2022-04-08
TWI766357B (zh) 2022-06-01
EP4026126A1 (en) 2022-07-13
CN114303198A (zh) 2022-04-08
EP4026127A1 (en) 2022-07-13
KR102641648B1 (ko) 2024-02-28
JP7238207B2 (ja) 2023-03-13
WO2021045934A1 (en) 2021-03-11
EP4026129B1 (en) 2024-02-28
EP4026126B1 (en) 2023-07-26
US10991433B2 (en) 2021-04-27
KR20220024934A (ko) 2022-03-03
TWI750793B (zh) 2021-12-21
JP2022546088A (ja) 2022-11-02
WO2021045799A1 (en) 2021-03-11
TW202127458A (zh) 2021-07-16
JP2022545740A (ja) 2022-10-28
KR20220019820A (ko) 2022-02-17
CN114287037A (zh) 2022-04-05
US20210065811A1 (en) 2021-03-04
EP4026129A1 (en) 2022-07-13
JP7236592B2 (ja) 2023-03-09
US11205490B2 (en) 2021-12-21
KR102641647B1 (ko) 2024-02-28
WO2021045933A1 (en) 2021-03-11
TW202119422A (zh) 2021-05-16
TW202111694A (zh) 2021-03-16
US20210065837A1 (en) 2021-03-04
US20210065817A1 (en) 2021-03-04
KR20220024937A (ko) 2022-03-03
US11017866B2 (en) 2021-05-25
JP2022536213A (ja) 2022-08-12
CN114303199B (zh) 2022-12-27

Similar Documents

Publication Publication Date Title
JP7121220B1 (ja) 消去とプログラムとの間の時間のずれを制限することによって、アナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
JP7474876B2 (ja) ランダムテレグラフノイズを呈するメモリセルのプログラム調整による、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法
TWI832254B (zh) 記憶體裝置及程式化記憶體裝置的方法
JP7496040B1 (ja) 不揮発性メモリにおけるランダムテレグラフノイズをメモリセルのグループ化及びスクリーニングによって低減する方法
US20220392543A1 (en) Method of improving read current stability in analog non-volatile memory by post-program tuning for memory cells exhibiting random telegraph noise
WO2022260692A1 (en) Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220421

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220421

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220726

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220804

R150 Certificate of patent or registration of utility model

Ref document number: 7121220

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150