KR102051906B1 - 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치 - Google Patents

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Abstract

본 발명의 일 형태인 메모리 어레이는, 기판 상에, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 이들 복수의 제1 배선과 제2 배선의 교점에 대응해서 설치된 복수의 메모리 소자를 갖는다. 이들 복수의 메모리 소자는, 각각 다른 정보를 기록할 수 있다. 또한, 본 발명의 일 형태인 메모리 어레이 시트는, 이 메모리 어레이를 시트 상에 복수 갖는다. 이러한 메모리 어레이 또는 메모리 어레이 시트로부터 잘라 나누어져서 이루어지는 메모리 어레이는, 무선 통신 장치에 사용된다.

Description

메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치
본 발명은, 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치에 관한 것이다.
근년, 비접촉형 태그로서, RFID(Radio Frequency IDentification) 기술을 사용한 무선 통신 시스템(즉 RFID 시스템)의 개발이 진행되고 있다. RFID 시스템에서는, 리더/라이터라고 불리는 무선 송수신기와 RFID 태그 사이에서, 무선 통신이 행해진다.
RFID 태그는, 물류 관리, 상품 관리, 도난 방지 등의 다양한 용도에서의 이용이 기대되고 있고, 교통 카드 등의 IC 카드나, 상품 태그 등의 용도의 일부에서는, 도입되기 시작하였다. RFID 태그는, IC 칩과, 리더/라이터와의 무선 통신을 행하기 위한 안테나를 갖고 있으며, IC 칩 내에 메모리 회로를 갖고 있다. 이 메모리 회로에 기록되어 있는 정보는, 리더/라이터를 사용해서 RFID 태그로부터 판독된다.
메모리 회로는, 정보를 기록하는 메모리 소자가 복수 배열된 메모리 어레이와, 메모리 어레이로부터의 정보를 취출하는 디코더 등의 주변 회로로 구성된다. 메모리 회로의 일례로서 불휘발성 메모리 회로가 있다. 불휘발성 메모리 회로에는, ROM(Read Only Memory)이나 RAM(Random Access Memory) 등의 방식이 사용되고 있다.
ROM으로서, 마스크 ROM이라고 하는 방식이 알려져 있다(예를 들어, 특허문헌 1 내지 3 참조). 마스크 ROM에서는, 메모리 어레이의 제조 시에 정보가 기입되고, 그 후 정보의 변경을 할 수 없다. 그 때문에, 메모리 어레이를 제작하는 동시에, 그 메모리 어레이에 기록되는 정보가 결정된다. 그 성질을 이용하여, ID 번호 등의 고유 정보를 개개의 메모리 어레이에 기록시켜 둘 수 있다.
일본특허공개 제2001-94063호 공보 일본특허공개 제2000-260886호 공보 일본특허공개 제2013-84963호 공보
일반적으로, 마스크 ROM 방식에서는, 포토리소그래피를 사용해서 메모리 소자를 구분 제작함으로써, 메모리 어레이에 정보가 기록된다.
예를 들어, 특허문헌 1에는, 포트리소·에칭 처리 공정에 의해 게이트 전극을 선택적으로 설치함으로써, 기록시켜야 할 「0」 또는 「1」의 데이터에 각각 대응하는 각 메모리 소자를 구분 제작하는 기술이 개시되어 있다.
특허문헌 2에는, 패터닝된 이온 주입 마스크를 사용하여, 그 개구부에만 채널 도프층을 형성한다고 하는, 마스크 프로그래밍법을 이용하는 기술이 개시되어 있다. 이 방법에 의해, 디플리션형의 메모리 소자와 인핸스먼트형의 메모리 소자를 구분 제작할 수 있다.
그러나, 이들 기술에 있어서, 기록되는 고유 정보가 각각 다른 수많은 메모리 어레이를 제조하기 위해서는, 그 제조수만큼 포토마스크를 만들지 않으면 안된다. 그 때문에, 메모리 어레이의 제조 비용면 및 프로세스면의 양쪽 다 큰 부담이 되고 있었다.
한편, 특허문헌 3에서는, 포토리소그래피를 사용하는 대신, 전극 또는 배선을 전해액에 침지하면서 전압을 거는 것에 의해, 선택적으로 전극 또는 배선을 용해시키고, 그 전기적 접속을 차단함으로써, 각 메모리 어레이에 각각 다른 고유 정보를 기록하는 방법이 개시되어 있다. 그러나, 이 방법에서는, 메모리 어레이의 제조 공정 도중에, 전극 또는 배선을, 컴퓨터 등의 외부 제어 기기에 전기적으로 접속시킨 상태로 해서 전해액에 침지할 필요가 있다. 이 때문에, 메모리 어레이의 제조 공정에 있어서, 프로세스는 복잡화하고, 제조 비용이 증가한다는 문제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 제1 목적은, 간편한 프로세스를 사용해서 저비용으로 제조할 수 있고, 그 때마다 다른 고유 정보를 기록할 수 있는 메모리 어레이를 제공하는 것이다. 제2 목적은, 각각 다른 고유 정보를 기록하는 복수의 메모리 어레이가 간편한 프로세스를 사용해서 저비용으로 시트 상에 형성된 메모리 어레이 시트를 제공하는 것이다. 제3 목적은, 간편한 프로세스를 사용해서 저비용으로 제조함과 함께 다른 메모리 어레이와 상이한 고유 정보를 기록할 수 있는 메모리 어레이를 구비한 무선 통신 장치를 제공하는 것이다.
상술한 과제를 해결하고, 목적을 달성하기 위해서, 본 발명에 관한 메모리 어레이는, 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 기판 상에 구비하며, 상기 제1 전극 및 상기 제2 전극의 어느 한쪽은, 상기 복수의 제1 배선 중 1개에 접속되고, 상기 복수의 메모리 소자 중 적어도 1개는, 상기 제1 전극과 상기 제2 전극 사이의 영역에 도포층을 갖고, 상기 복수의 메모리 소자는, 상기 도포층에 의해 상기 제1 전극과 상기 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자를 포함하고, 상기 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 기록되는 정보가 결정되는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 도포층은, 상기 제1 전극과 상기 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하는 반도체층이고, 상기 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 상기 반도체층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 상기 반도체층을 갖지 않는 메모리 소자이고, 상기 한쪽 종류의 메모리 소자 및 상기 다른 쪽 종류의 메모리 소자는, 상기 반도체층의 유무에 따라, 서로 다른 각 정보를 각각 기록하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 도포층은, 상기 제1 전극과 상기 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하고, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이고, 상기 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 상기 제1 반도체층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 상기 제2 반도체층을 갖는 메모리 소자이고, 상기 한쪽 종류의 메모리 소자 및 상기 다른 쪽 종류의 메모리 소자는, 상기 제1 반도체층과 상기 제2 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 제2 반도체층은, 상기 제1 반도체층과 다른 반도체 재료를 함유하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 제2 반도체층의 막 두께는, 상기 제1 반도체층의 막 두께보다 두꺼운 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층은, 반도체 재료로서, 카본 나노 튜브, 그래핀, 풀러렌 및 유기 반도체로 이루어지는 군에서 선택되는 1종류 이상을 각각 함유하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층은, 반도체 재료로서 카본 나노 튜브를 각각 함유하고, 상기 제2 반도체층에 있어서의 카본 나노 튜브의 농도는, 상기 제1 반도체층에 있어서의 카본 나노 튜브의 농도보다 높은 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 복수의 메모리 소자는, 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과 접하도록 도포된 반도체 재료를 포함하는 반도체층을 각각 갖고, 상기 도포층은, 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 도포된 절연성 재료를 포함하고, 상기 반도체층의 전기 특성을 서로 다른 전기 특성으로 변화시키는 제1 절연층 또는 제2 절연층이고, 상기 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 상기 제1 절연층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 상기 제2 절연층을 갖는 메모리 소자이고, 상기 한쪽 종류의 메모리 소자 및 상기 다른 쪽 종류의 메모리 소자는, 상기 제1 절연층과 상기 제2 절연층에 의한 상기 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 반도체층은, 카본 나노 튜브, 그래핀, 풀러렌 및 유기 반도체로 이루어지는 군에서 선택되는 1종류 이상을 함유하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 반도체층은, 카본 나노 튜브를 함유하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이는, 상기 발명에 있어서, 상기 카본 나노 튜브는, 상기 카본 나노 튜브의 표면의 적어도 일부에 공액계 중합체가 부착된 카본 나노 튜브 복합체를 함유하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이의 제조 방법은, 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 기판 상에 구비하는 메모리 어레이의 제조 방법으로서, 상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 반도체층이고, 상기 도포 공정은, 기록되는 정보에 대응하여 상기 복수의 메모리 소자 중에서 선택된 도포 대상의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 반도체층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이고, 상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 제1 반도체층 또는 상기 제2 반도체층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 서로 전기 특성이 다른 제1 절연층 또는 제2 절연층이고, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에는, 상기 절연층과 접하는 반도체층이 미리 형성되어 있고, 상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 상기 제1 절연층 또는 상기 제2 절연층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이의 제조 방법은, 상기 발명에 있어서, 상기 도포법은, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트는, 상기 발명 중 어느 하나에 기재된 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트로서, 상기 시트 상에 형성되는 복수의 상기 메모리 어레이에 각각 기록되는 각 정보는, 서로 다른 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트는, 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트로서, 상기 복수의 메모리 소자는, 상기 제1 배선 및 상기 제2 배선 양쪽과 전기적으로 접속되는 제1 배선 패턴의 메모리 소자와, 상기 제1 배선 및 상기 제2 배선 중 적어도 한쪽과 전기적으로 접속되지 않은 제2 배선 패턴의 메모리 소자의 2종류의 메모리 소자를 포함하고, 상기 제1 배선 패턴 및 상기 제2 배선 패턴은, 상기 시트 상에 도포된 도전 재료를 포함하고, 상기 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 상기 메모리 어레이에 기록되는 정보가 결정되고, 상기 시트 상에 형성되는 복수의 상기 메모리 어레이에 각각 기록되는 각 정보는, 서로 다른 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트는, 상기 발명에 있어서, 상기 제1 배선 패턴의 메모리 소자는, 상기 복수의 제1 배선 중 1개와 전기적으로 접속되는 제1 전극과, 반도체층을 개재하여 상기 제1 전극과 전기적으로 접속되는 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개와 전기적으로 접속되는 제3 전극을 갖고, 상기 제2 배선 패턴의 메모리 소자는, 상기 복수의 제1 배선 중 1개와 상기 제1 전극과의 전기적인 접속과, 상기 제1 전극과 상기 제2 전극과의 전기적인 접속과, 상기 적어도 1개의 제2 배선 중 1개와 상기 제3 전극과의 전기적인 접속 중 적어도 하나가 이루어져 있지 않은 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트의 제조 방법으로서, 상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하며, 상기 시트 상에 형성되는 복수의 상기 메모리 어레이 각각에, 서로 다른 정보가 기록되는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 반도체층이고, 상기 도포 공정은, 기록되는 정보에 대응하여 상기 복수의 메모리 소자 중에서 선택된 도포 대상의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 반도체층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이고, 상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 제1 반도체층 또는 상기 제2 반도체층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상기 발명에 있어서, 상기 도포층은, 서로 전기 특성이 다른 제1 절연층 또는 제2 절연층이고, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에는, 상기 절연층과 접하는 반도체층이 미리 형성되어 있고, 상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 상기 제1 절연층 또는 상기 제2 절연층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트의 제조 방법으로서, 상기 복수의 메모리 소자에 포함되는 메모리 소자마다, 상기 제1 배선 및 상기 제2 배선 양쪽과 상기 메모리 소자가 전기적으로 접속되는 제1 배선 패턴, 또는 상기 제1 배선 및 상기 제2 배선 중 적어도 한쪽과 상기 메모리 소자가 전기적으로 접속되지 않은 제2 배선 패턴을, 도포법에 의해 형성하는 도포 공정을 포함하며, 상기 시트 상에 형성되는 복수의 상기 메모리 어레이 각각에, 서로 다른 정보가 기록되는 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상기 발명에 있어서, 상기 제1 배선 패턴은, 상기 복수의 제1 배선 중 1개와 전기적으로 접속되는 제1 전극과, 반도체층을 개재하여 상기 제1 전극과 전기적으로 접속되는 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개와 전기적으로 접속되는 제3 전극을 포함하는 배선 패턴이고, 상기 제2 배선 패턴은, 상기 복수의 제1 배선 중 1개와 상기 제1 전극과의 전기적인 접속과, 상기 제1 전극과 상기 제2 전극과의 전기적인 접속과, 상기 적어도 1개의 제2 배선 중 1개와 상기 제3 전극과의 전기적인 접속 중 적어도 하나가 이루어져 있지 않은 배선 패턴인 것을 특징으로 한다.
또한, 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상기 발명에 있어서, 상기 도포법은, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 한다.
또한, 본 발명에 관한 무선 통신 장치는, 상기 발명 중 어느 하나에 기재된 메모리 어레이, 또는 상기 발명 중 어느 하나에 기재된 메모리 어레이 시트로부터 잘라 나누어져서 이루어지는 메모리 어레이와, 안테나를 적어도 구비하는 것을 특징으로 한다.
본 발명에 따르면, 간편한 프로세스를 사용해서 저비용으로 제조할 수 있고, 그 때마다 다른 고유 정보를 기록할 수 있는 메모리 어레이를 제공할 수 있다. 또한, 간편한 프로세스를 사용해서 저비용으로, 각각 다른 고유 정보가 기록된 복수의 메모리 어레이를 갖는 메모리 어레이 시트를 제공할 수 있다. 또한, 간편한 프로세스를 사용해서 저비용으로 제조되고 또한 다른 메모리 어레이와 상이한 고유 정보가 기록된 메모리 어레이를 구비하는 무선 통신 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태 1에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다.
도 2는 도 1에 도시한 메모리 어레이의 I-I'선에 있어서의 모식 단면도이다.
도 3은 도 1에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다.
도 4는 본 발명의 실시 형태 2에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다.
도 5는 도 4에 도시한 메모리 어레이의 II-II'선에 있어서의 모식 단면도이다.
도 6은 도 4에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다.
도 7은 본 발명의 실시 형태 2에 관한 메모리 어레이를 구성하는 2종류의 메모리 소자의 일 변형예를 도시하는 도면이다.
도 8은 본 발명의 실시 형태 3에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다.
도 9a는 도 8에 도시한 메모리 어레이의 III-III'선에 있어서의 모식 단면도이다.
도 9b는 도 8에 도시한 메모리 어레이의 III-III'선에 있어서의 일 변형예의 모식 단면도이다.
도 10은 도 8에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다.
도 11은 본 발명의 실시 형태 1에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다.
도 12는 본 발명의 실시 형태 2에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다.
도 13은 본 발명의 실시 형태 3에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다.
도 14는 본 발명에 관한 메모리 어레이를 사용한 메모리 회로의 일 구성예를 도시하는 블록도이다.
도 15는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 일 구성예를 도시하는 모식도이다.
도 16은 본 발명의 실시 형태 4에 관한 메모리 어레이 시트를 더욱 상세하게 설명하는 모식도이다.
도 17은 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 개요 구성의 일례를 도시하는 모식도이다.
도 18은 도 17에 도시한 메모리 어레이 시트의 구체적인 일 구성예를 도시하는 모식도이다.
도 19는 도 18에 도시한 메모리 어레이 시트를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다.
도 20a는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제1 예에 있어서의 전반 공정을 예시하는 도면이다.
도 20b는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제1 예에 있어서의 후반 공정을 예시하는 도면이다.
도 21a는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제2 예에 있어서의 전반 공정을 예시하는 도면이다.
도 21b는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제2 예에 있어서의 후반 공정을 예시하는 도면이다.
도 22a는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 전반 공정을 예시하는 도면이다.
도 22b는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 후반 공정을 예시하는 도면이다.
도 22c는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 도포 공정을 예시하는 도면이다.
도 23a는 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 전반 공정을 예시하는 도면이다.
도 23b는 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 후반 공정을 예시하는 도면이다.
도 23c는 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 도포 공정을 예시하는 도면이다.
도 24는 본 발명에 관한 메모리 어레이를 사용한 무선 통신 장치의 일 구성예를 도시하는 블록도이다.
이하, 본 발명에 관한 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치의 적합한 실시 형태를, 필요에 따라 도면을 참조하면서 상세하게 설명한다. 또한, 본 발명은, 이들 실시 형태에 의해 한정되는 것은 아니다.
<메모리 어레이>
본 발명에 관한 메모리 어레이는, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 이들 복수의 제1 배선과 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자를 기판 상에 구비한다. 이들 복수의 메모리 소자는, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상술한 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 이들 제1 전극 및 제2 전극과 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는다. 이러한 복수의 메모리 소자 각각에 있어서, 제1 전극 및 제2 전극의 어느 한쪽은, 상술한 복수의 제1 배선 중 1개에 접속된다.
또한, 본 발명에 관한 메모리 어레이에 있어서, 복수의 메모리 소자 중 적어도 1개는, 상술한 제1 전극과 제2 전극 사이의 영역에 도포층을 갖는다. 이들 복수의 메모리 소자는, 이 도포층에 의해 제1 전극과 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자를 포함한다. 이러한 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 메모리 어레이에 기록되는 정보(예를 들어 ID 번호 등의 고유 정보)가 결정된다.
본 발명에 있어서, 「제1 전극과 제2 전극 사이의 영역」은, 메모리 소자의 두께 방향(예를 들어 절연층의 막 두께 방향)으로부터 제1 전극 및 제2 전극을 평면에서 본 경우에, 이들 제1 전극 및 제2 전극 사이에 위치하는 영역이다. 이러한 영역에는, 제1 전극과 제2 전극 사이에 끼워진 영역은 물론, 이 끼워진 영역에 메모리 소자의 두께 방향(예를 들어 상방)으로부터 면하는 영역(제1 전극과 제2 전극 사이에 끼워지지 않은 영역) 등도 포함된다.
(실시 형태 1)
본 발명의 실시 형태 1에 관한 메모리 어레이에 대해서 설명한다. 본 실시 형태 1에 관한 메모리 어레이에 있어서, 도포층은, 메모리 소자가 있어서의 제1 전극과 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하는 반도체층이다. 복수의 메모리 소자는, 반도체층의 유무에 따라, 제1 전극과 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자로 구별된다. 예를 들어, 이들 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 반도체층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 반도체층을 갖지 않는 메모리 소자이다. 이들 한쪽 종류의 메모리 소자 및 다른 쪽 종류의 메모리 소자는, 반도체층의 유무에 따라, 서로 다른 각 정보를 각각 기록한다.
도 1은 본 발명의 실시 형태 1에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다. 도 1에 도시한 바와 같이, 본 실시 형태 1에 관한 메모리 어레이(200)는, 2개의 워드선(10, 11)과, 2개의 비트선(12, 13)과, 4개의 메모리 소자(14, 15, 16, 17)를 기판(도시하지 않음) 상에 갖는다. 워드선(10, 11)은, 상술한 적어도 1개의 제2 배선의 일례이다. 비트선(12, 13)은, 상술한 복수의 제1 배선의 일례이다. 메모리 소자(14, 15, 16, 17)는, 상술한 제1 배선과 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자의 일례이다.
도 1에 도시한 바와 같이, 워드선(10)과 워드선(11)은, 소정의 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 비트선(12)과 비트선(13)은, 이들 워드선(10) 및 워드선(11)과 교차하는 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 또한, 워드선(10, 11)과 비트선(12, 13)은, 서로 절연된 상태에서 교차하도록 배치된다. 한편, 이들 워드선(10, 11)과 비트선(12, 13)의 각 교차에 의해 규정되는 4개의 영역(도 1에 있어서 파선으로 둘러싼 영역)에는, 메모리 소자(14), 메모리 소자(15), 메모리 소자(16) 및 메모리 소자(17)가, 각각 배치되어 있다.
또한, 도 1에는, 설명의 간략화를 위해, 4비트분의 메모리 어레이(200)가 예시되어 있지만, 본 실시 형태 1에 관한 메모리 어레이(200)는, 물론 4비트분의 것에 한정되지 않고, 2비트분 이상의 것이어도 된다.
도 2는 도 1에 도시한 메모리 어레이의 I-I'선에 있어서의 모식 단면도이다. 도 2에는, 본 실시 형태 1에 관한 메모리 어레이(200)(도 1 참조)를 구성하는 2종류의 메모리 소자의 일 구성예가 도시되어 있다.
도 2에 도시한 바와 같이, 상기 2종류의 메모리 소자의 일례인 메모리 소자(14) 및 메모리 소자(15)는, 기판(1) 상에 형성되어 있다. 메모리 소자(14) 및 메모리 소자(15)의 양쪽 모두, 기판(1) 상에 제1 전극(5), 제2 전극(6), 절연층(3) 및 제3 전극(2)을 갖는다. 제3 전극(2)은, 절연층(3)에 의해, 제1 전극(5) 및 제2 전극(6)과 전기적으로 절연되어 있다. 제1 전극(5) 및 제2 전극(6)은, 예를 들어 절연층(3) 상에 있어서, 서로 이격한 상태에서 배열되어 있다.
본 실시 형태 1에 있어서, 메모리 소자(14) 및 메모리 소자(15)는, 제1 전극(5)과 제2 전극(6) 사이의 전기 특성이 서로 다른 2종류의 메모리 소자의 일례이다. 도 2에 도시한 바와 같이, 이들 2종류의 메모리 소자 중, 한쪽 메모리 소자(14)는, 추가로 제1 전극(5)과 제2 전극(6) 사이의 영역에 반도체층(4)을 갖는다. 다른 쪽 메모리 소자(15)는, 이 영역에 반도체층(4)을 갖고 있지 않다. 본 실시 형태 1에서는, 반도체층(4)을 제1 전극(5)과 제2 전극(6) 사이의 영역에 형성하는지 여부로, 메모리 소자(14) 및 메모리 소자(15)에 각각 기록되는 정보, 예를 들어 「0」 또는 「1」이 결정된다. 즉, 메모리 소자(14) 및 메모리 소자(15)는, 반도체층(4)의 유무에 따라, 서로 다른 각 정보를 각각 기록한다. 이와 같이 2종류의 메모리 소자끼리로 기록되는 정보가 상이한 것은, 각 메모리 소자(14, 15)의 선택 시에, 즉 각 메모리 소자(14, 15)의 제3 전극(2)에 일정한 전압이 부여됐을 때, 반도체층(4)을 갖는 메모리 소자(14)에는 전류가 흐르지만, 반도체층(4)을 갖지 않는 메모리 소자(15)에는 전류가 흐르지 않기 때문이다.
도 3은 도 1에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다. 도 3에는, 이들 2종류의 메모리 소자로서, 메모리 소자(14) 및 메모리 소자(15)가 예시되어 있다. 단, 도 1에서는, 워드선(10)이 각 메모리 소자(14, 15)의 도면 상측(안측)에 도시되어 있지만, 도 3에서는, 이해를 용이하게 하기 위해서, 워드선(10)이 각 메모리 소자(14, 15)의 전방측에 도시되어 있다.
도 3에 도시한 바와 같이, 메모리 소자(14) 및 메모리 소자(15)의 각각에 있어서, 제3 전극(2)은, 예를 들어 게이트 전극이며, 배선을 개재해서 워드선(10)과 전기적으로 접속되어 있다. 제1 전극(5)은, 예를 들어 드레인 전극이다. 메모리 소자(14)에 있어서의 제1 전극(5)은, 배선을 개재해서 비트선(12)과 전기적으로 접속되어 있다. 메모리 소자(15)에 있어서의 제1 전극(5)은, 배선을 개재해서 비트선(13)과 전기적으로 접속되어 있다. 제2 전극(6)은, 예를 들어 소스 전극이다. 또한, 특히 도시하지 않지만, 각 메모리 소자(14, 15)에 있어서의 제2 전극(6)은, 배선을 개재해서 기준 전위선에 접속되어 있다.
또한, 반도체층(4)은, 원하는 도포법에 의해 제1 전극(5)과 제2 전극(6) 사이의 영역에 도포된 반도체 재료를 포함하는 층이다. 도 3에서는, 2종류의 메모리 소자 중 한쪽 메모리 소자(14)에 있어서의 제1 전극(5)과 제2 전극(6) 사이의 영역에, 반도체층(4)이 형성되어 있다. 이 반도체층(4)의 유무에 따라, 제1 전극(5)과 제2 전극(6) 사이의 전기 특성이, 각 메모리 소자(14, 15)끼리 서로 다르다.
한편, 도 1에 도시한 메모리 어레이(200)를 구성하는 4개의 메모리 소자(14, 15, 16, 17) 중, 나머지 메모리 소자(16, 17)는, 도 2, 3에 도시한 2종류의 메모리 소자(14, 15)의 어느 한쪽과 동일한 구조를 갖고 있다. 예를 들어, 메모리 소자(16) 및 메모리 소자(17)의 각각에 있어서, 제3 전극은, 배선을 개재해서 워드선(11)과 전기적으로 접속되어 있다. 메모리 소자(16)에 있어서의 제1 전극은, 배선을 개재해서 비트선(12)과 전기적으로 접속되어 있다. 메모리 소자(17)에 있어서의 제1 전극은, 배선을 개재해서 비트선(13)과 전기적으로 접속되어 있다. 각 메모리 소자(16, 17)에 있어서의 제2 전극은, 배선을 개재해서 기준 전위선에 접속되어 있다.
메모리 어레이(200)에 있어서는, 메모리 소자(14)에 예시되는 「반도체층(4)을 갖는 메모리 소자」와 메모리 소자(15)에 예시되는 「반도체층(4)을 갖지 않는 메모리 소자」의 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 기록되는 정보가 결정된다. 이 결정된 정보는, 메모리 어레이(200)에 고유한 ID 번호 등의 고유 정보로서, 메모리 어레이(200)에 기록할 수 있다. 예를 들어, 4개의 메모리 소자(14, 15, 16, 17)의 배열[메모리 소자(14), 메모리 소자(15), 메모리 소자(16), 메모리 소자(17)]에 있어서, 메모리 소자(14, 17)가 반도체층(4)을 갖고 또한 메모리 소자(15, 16)가 반도체층(4)을 갖지 않는 경우에는, [1,0,0,1] 또는 [0,1,1,0]의 정보가, 메모리 어레이(200)에 고유 정보로서 기록된다. 메모리 소자(15)가 반도체층(4)을 갖고 또한 메모리 소자(14, 16, 17)가 반도체층(4)을 갖지 않는 경우에는, [0,1,0,0] 또는 [1,0,1,1]의 정보가, 메모리 어레이(200)에 고유 정보로서 기록된다.
본 실시 형태 1에서는, 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하는 반도체층의 유무에 따라, 복수의 메모리 소자 각각에 이치의 정보(예를 들어 「0」 또는 「1」의 정보)를 기록하고, 이들 복수의 메모리 소자를 임의로 조합한 배열에 의해, 메모리 어레이에 기록되는 정보가 결정된다. 이 때문에, 마스크 ROM 방식에 비교해서 간편한 도포법 등의 프로세스를 사용해서 저비용으로 메모리 어레이를 제조함과 함께, 그 때마다 다른 고유 정보를 메모리 어레이에 기록할 수 있다.
상술한 실시 형태 1에 관한 메모리 어레이(200)에 적용된 메모리 소자의 구조는, 도 2에 예시한 바와 같이, 제3 전극(2)이 반도체층(4)의 하측(기판1측)에 배치되고, 반도체층(4)과 동일 평면 상에 제1 전극(5) 및 제2 전극(6)이 배치되는, 소위 보텀 게이트 구조이다. 그러나, 본 실시 형태 1에 관한 메모리 어레이(200)에 적용할 수 있는 메모리 소자의 구조는, 이것에 한정되는 것은 아니고, 예를 들어 제3 전극(2)이 반도체층(4)의 상측(기판 1과 반대측)에 배치되고, 반도체층(4)과 동일 평면 상에 제1 전극(5) 및 제2 전극(6)이 배치되는, 소위 톱 게이트 구조여도 된다.
(실시 형태 2)
본 발명의 실시 형태 2에 관한 메모리 어레이에 대해서 설명한다. 본 실시 형태 2에 관한 메모리 어레이에 있어서, 도포층은, 제1 전극과 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하고, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이다. 복수의 메모리 소자는, 이들 제1 반도체층 및 제2 반도체층의 어느 것을 갖는지에 따라, 제1 전극과 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자로 구별된다. 예를 들어, 이들 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 제1 반도체층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 제2 반도체층을 갖는 메모리 소자이다. 이들 한쪽 종류의 메모리 소자 및 다른 쪽 종류의 메모리 소자는, 제1 반도체층과 제2 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록한다.
도 4는 본 발명의 실시 형태 2에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다. 도 4에 도시한 바와 같이, 본 실시 형태 2에 관한 메모리 어레이(300)는, 2개의 워드선(30, 31)과, 2개의 비트선(32, 33)과, 4개의 메모리 소자(34, 35, 36, 37)를 기판(도시하지 않음) 상에 갖는다. 워드선(30, 31)은, 상술한 적어도 1개의 제2 배선의 일례이다. 비트선(32, 33)은, 상술한 복수의 제1 배선의 일례이다. 메모리 소자(34, 35, 36, 37)는, 상술한 제1 배선과 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자의 일례이다.
도 4에 도시한 바와 같이, 워드선(30)과 워드선(31)은, 소정의 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 비트선(32)과 비트선(33)은, 이들 워드선(30) 및 워드선(31)과 교차하는 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 또한, 워드선(30, 31)과 비트선(32, 33)은, 서로 절연된 상태에서 교차하도록 배치된다. 한편, 이들 워드선(30, 31)과 비트선(32, 33)의 각 교차에 의해 규정되는 4개의 영역(도 4에 있어서 파선으로 둘러싼 영역)에는, 메모리 소자(34), 메모리 소자(35), 메모리 소자(36) 및 메모리 소자(37)가, 각각 배치되어 있다.
또한, 도 4에는, 설명의 간략화를 위해, 4비트분의 메모리 어레이(300)가 예시되어 있지만, 본 실시 형태 2에 관한 메모리 어레이(300)는, 물론 4비트분의 것에 한정되지 않고, 2비트분 이상의 것이어도 된다.
도 5는 도 4에 도시한 메모리 어레이의 II-II'선에 있어서의 모식 단면도이다. 도 5에는, 본 실시 형태 2에 관한 메모리 어레이(300)(도 4 참조)를 구성하는 2종류의 메모리 소자의 일 구성예가 도시되어 있다.
도 5에 도시한 바와 같이, 상기 2종류의 메모리 소자의 일례인 메모리 소자(34) 및 메모리 소자(35)는, 기판(21) 상에 형성되어 있다. 메모리 소자(34) 및 메모리 소자(35)의 양쪽 모두, 기판(21) 상에 제1 전극(25), 제2 전극(26), 절연층(23) 및 제3 전극(22)을 갖는다. 제3 전극(22)은, 절연층(23)에 의해, 제1 전극(25) 및 제2 전극(26)과 전기적으로 절연되어 있다. 제1 전극(25) 및 제2 전극(26)은, 예를 들어 절연층(23) 상에 있어서, 서로 이격한 상태에서 배열되어 있다.
본 실시 형태 2에 있어서, 메모리 소자(34) 및 메모리 소자(35)는, 제1 전극(25)과 제2 전극(26) 사이의 전기 특성이 서로 다른 2종류의 메모리 소자의 일례이다. 도 5에 도시한 바와 같이, 이들 2종류의 메모리 소자 중, 한쪽 메모리 소자(34)는, 추가로 제1 전극(25)과 제2 전극(26) 사이의 영역에 반도체층(24)을 갖는다. 다른 쪽 메모리 소자(35)는, 추가로 제1 전극(25)과 제2 전극(26) 사이의 영역에 반도체층(27)을 갖는다. 반도체층(24) 및 반도체층(27)은, 서로 전기 특성이 다르다. 이들 반도체층(24) 및 반도체층(27) 중, 한쪽이 상기 제1 반도체층이고, 다른 쪽이 상기 제2 반도체층이다. 메모리 소자(34) 및 메모리 소자(35)는, 이들 제1 반도체층 및 제2 반도체층의 어느 것을 갖는다. 이에 의해, 메모리 소자(34) 및 메모리 소자(35)에 각각 기록되는 정보, 예를 들어 「0」 또는 「1」이 결정된다.
즉, 상기 2종류의 메모리 소자 중, 제1 반도체층을 갖는 메모리 소자를 메모리 소자 (a)라 하고, 제2 반도체층을 갖는 메모리 소자를 메모리 소자 (b)라 했을 때, 본 실시 형태 2에 있어서의 제1 반도체층 및 제2 반도체층은 서로 전기 특성이 다른 것이기 때문에, 메모리 소자 (a) 및 메모리 소자 (b)는, 제1 반도체층과 제2 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록한다.
상기 「전기 특성이 다르다」는 것은, 각 메모리 소자 (a), (b)의 선택 시에, 즉 각 메모리 소자 (a), (b)의 제3 전극(22)에 일정한 전압이 부여됐을 때, 이들 메모리 소자 (a), (b)끼리 제1 전극(25)과 제2 전극(26) 사이에 흐르는 전류값이 다른 것을 의미한다. 이러한 전류값의 차이에 따라, 메모리 소자 (a)와 메모리 소자 (b)에 있어서, 「0」의 상태와 「1」의 상태를 식별할 수 있다. 이 식별을 충분히 행하기 위해서는, 「1」을 기록한 메모리 소자에 있어서의 제1 전극(25)과 제2 전극(26) 사이에 흐르는 전류값과, 「0」을 기록한 메모리 소자에 있어서의 제1 전극(25)과 제2 전극(26) 사이에 흐르는 전류값 중, 한쪽이 다른 쪽에 비하여 100배 이상 큰 것이 바람직하고, 1000배 이상 큰 것이 보다 바람직하다.
도 6은 도 4에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다. 도 6에는, 이들 2종류의 메모리 소자로서, 메모리 소자(34) 및 메모리 소자(35)가 예시되어 있다. 단, 도 4에서는, 워드선(30)이 각 메모리 소자(34, 35)의 도면 상측(안측)에 도시되어 있지만, 도 6에서는, 이해를 용이하게 하기 위해서, 워드선(30)이 각 메모리 소자(34, 35)의 전방측에 도시되어 있다.
도 6에 도시한 바와 같이, 메모리 소자(34) 및 메모리 소자(35)의 각각에 있어서, 제3 전극(22)은, 예를 들어 게이트 전극이며, 배선을 개재해서 워드선(30)과 전기적으로 접속되어 있다. 제1 전극(25)은, 예를 들어 드레인 전극이다. 메모리 소자(34)에 있어서의 제1 전극(25)은, 배선을 개재해서 비트선(32)과 전기적으로 접속되어 있다. 메모리 소자(35)에 있어서의 제1 전극(25)은, 배선을 개재해서 비트선(33)과 전기적으로 접속되어 있다. 제2 전극(26)은, 예를 들어 소스 전극이다. 또한, 특히 도시하지 않지만, 각 메모리 소자(34, 35)에 있어서의 제2 전극(26)은, 배선을 개재해서 기준 전위선에 접속되어 있다.
또한, 반도체층(24, 27)은, 원하는 도포법에 의해 제1 전극(25)과 제2 전극(26) 사이의 영역에 도포된 반도체 재료를 포함하고, 서로 전기 특성이 다른 층이다. 도 6에서는, 2종류의 메모리 소자 중, 한쪽 메모리 소자(34)에 있어서의 제1 전극(25)과 제2 전극(26) 사이의 영역에, 반도체층(24)이 형성되어 있다. 다른 쪽 메모리 소자(35)에 있어서의 제1 전극(25)과 제2 전극(26) 사이의 영역에, 반도체층(27)이 형성되어 있다. 이들 반도체층(24, 27)의 전기 특성의 상이에 따라, 제1 전극(25)과 제2 전극(26) 사이의 전기 특성이, 각 메모리 소자(34, 35)끼리 서로 다르다.
한편, 도 4에 도시한 메모리 어레이(300)를 구성하는 4개의 메모리 소자(34, 35, 36, 37) 중, 나머지 메모리 소자(36, 37)는, 도 5, 6에 도시한 2종류의 메모리 소자(34, 35)의 어느 한쪽과 동일한 구조를 갖고 있다. 예를 들어, 메모리 소자(36) 및 메모리 소자(37)의 각각에 있어서, 제3 전극은, 배선을 개재해서 워드선(31)과 전기적으로 접속되어 있다. 메모리 소자(36)에 있어서의 제1 전극은, 배선을 개재해서 비트선(32)과 전기적으로 접속되어 있다. 메모리 소자(37)에 있어서의 제1 전극은, 배선을 개재해서 비트선(33)과 전기적으로 접속되어 있다. 각 메모리 소자(36, 37)에 있어서의 제2 전극은, 배선을 개재해서 기준 전위선에 접속되어 있다.
메모리 어레이(300)에 있어서는, 전기 특성이 서로 다른 2종류의 메모리 소자, 즉 상술한 메모리 소자 (a)와 메모리 소자 (b)를 임의로 조합한 배열에 의해, 기록되는 정보가 결정된다. 이 결정된 정보는, 메모리 어레이(300)에 고유한 ID 번호 등의 고유 정보로서, 메모리 어레이(300)에 기록할 수 있다. 예를 들어, 4개의 메모리 소자(34, 35, 36, 37)의 배열[메모리 소자(34), 메모리 소자(35), 메모리 소자(36), 메모리 소자(37)]에 있어서, 메모리 소자(34, 37)가 한쪽 종류의 메모리 소자 (a)이고 또한 메모리 소자(35, 36)가 다른 쪽 종류의 메모리 소자 (b)인 경우에는, [1,0,0,1] 또는 [0,1,1,0]의 정보가, 메모리 어레이(300)에 고유 정보로서 기록된다. 메모리 소자(34)가 한쪽 종류의 메모리 소자 (a)이고 또한 메모리 소자(35, 36, 37)가 다른 쪽 종류의 메모리 소자 (b)인 경우에는, [1,0,0,0] 또는 [0,1,1,1]의 정보가, 메모리 어레이(300)에 고유 정보로서 기록된다.
본 실시 형태 2에서는, 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 영역에 도포된 반도체 재료를 포함하는 반도체층의 전기 특성의 상이에 따라, 복수의 메모리 소자 각각에 이치의 정보(예를 들어 「0」 또는 「1」의 정보)를 기록하고, 이들 복수의 메모리 소자를 임의로 조합한 배열에 의해, 메모리 어레이에 기록되는 정보가 결정된다. 이 때문에, 마스크 ROM 방식에 비해서 간편한 도포법 등의 프로세스를 사용해서 저비용으로 메모리 어레이를 제조함과 함께, 그 때마다 다른 고유 정보를 메모리 어레이에 기록할 수 있다.
상술한 실시 형태 2에 관한 메모리 어레이(300)에 적용된 메모리 소자의 구조는, 도 5에 예시한 바와 같이, 소위 보텀 게이트 구조이다. 그러나, 본 실시 형태 2에 관한 메모리 어레이(300)에 적용할 수 있는 메모리 소자의 구조는, 이것에 한정되는 것이 아니고, 소위 톱 게이트 구조여도 된다.
또한, 반도체층(24)과 반도체층(27)의 각 전기 특성이 서로 다른 것은, 그들 구성의 상이에 의한 것이 바람직하다. 예를 들어, 본 실시 형태 2에 있어서의 제1 반도체층과 제2 반도체층의 구성의 상이로서는, 반도체층의 막 두께의 차이나, 반도체층을 구성하는 반도체 재료의 차이 등을 들 수 있다. 그 외, 제1 반도체층과 제2 반도체층의 각 전기 특성을 충분히 다르게 하는 것이면, 제1 반도체층과 제2 반도체층의 구성의 상이는, 이들에 한정되지 않는다.
반도체층을 구성하는 반도체 재료의 차이로서, 제2 반도체층이 제1 반도체층과 다른 반도체 재료를 함유하는 경우, 예를 들어 제2 반도체층을 구성하는 반도체 재료가 제1 반도체층을 구성하는 반도체 재료보다 이동도가 높은 재료인 경우나, 제1 반도체층에는 인핸스먼트형이 되는 반도체 재료를 사용하여, 제2 반도체층에는 디플리션형이 되는 반도체 재료를 사용하는 경우 등을 들 수 있다.
반도체층의 막 두께의 차이로서, 예를 들어 제2 반도체층의 막 두께가 제1 반도체층의 막 두께보다 두꺼운 경우 등을 들 수 있다. 이에 의해, 제2 반도체층과 제1 반도체층의 각 저항률이 서로 다르다. 그 때문에, 각 메모리 소자의 제3 전극에 일정한 전압이 부여되었을 때, 그들 메모리 소자의 제1 전극과 제2 전극 사이에 흐르는 전류값을 다르게 할 수 있다.
또한, 제1 반도체층 및 제2 반도체층이 반도체 재료로서 카본 나노 튜브(CNT)를 각각 함유하는 경우, 함유하는 CNT의 농도의 차이에 따라, 제1 반도체층과 제2 반도체층의 각 전기 특성을 충분히 다르게 할 수 있다. 도 7은 본 발명의 실시 형태 2에 관한 메모리 어레이를 구성하는 2종류의 메모리 소자의 일 변형예를 도시하는 도면이다. 도 7에는, 도 6에 도시한 반도체층(24, 27)을 각각 구성하는 반도체 재료가 CNT인 경우의 메모리 소자(34, 35)가 도시되어 있다. 그 외, 도 6에 도시한 것과 동일한 구성부에는 동일한 부호가 붙여져 있다. 예를 들어, 도 7에 도시한 바와 같이, 메모리 소자(34)의 반도체층(24)(제2 반도체층)에 있어서의 CNT의 농도는, 메모리 소자(35)의 반도체층(27)(제1 반도체층)에 있어서의 CNT의 농도보다 높다. 이 경우, CNT의 농도가 높은 반도체층(24)을 갖는 메모리 소자(34)쪽이, 다른 쪽 메모리 소자(35)에 비하여, 제1 전극(25)과 제2 전극(26) 사이에 전류가 흐르기 쉽다.
상기 CNT의 농도란, 반도체층 중에 있어서의 임의의 1㎛2의 영역 내에 존재하는 CNT의 개수를 말한다. CNT의 개수의 측정 방법으로서는, 원자간력 현미경, 주사형 전자 현미경, 투과형 전자 현미경 등에서 얻은 반도체층의 화상 중에서 임의의 1㎛2의 영역을 선택하고, 그 영역에 포함되는 모든 CNT의 개수를 세는 방법을 들 수 있다.
(실시 형태 3)
본 발명의 실시 형태 3에 관한 메모리 어레이에 대해서 설명한다. 본 실시 형태 3에 관한 메모리 어레이에 있어서, 복수의 메모리 소자는, 제1 전극과 제2 전극 사이의 영역에, 절연층과 접하도록 도포된 반도체 재료를 포함하는 반도체층을 각각 갖는다. 도포층은, 제1 전극과 제2 전극 사이의 영역에, 절연층과는 반대측으로부터 반도체층과 접하도록 도포된 절연성 재료를 포함하고, 반도체층의 전기 특성을 서로 다른 전기 특성으로 변화시키는 제1 절연층 또는 제2 절연층이다. 또한, 복수의 메모리 소자는, 이들 제1 절연층 및 제2 절연층의 어느 것을 갖는지에 따라, 제1 전극과 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자로 구별된다. 예를 들어, 이들 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 제1 절연층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 제2 절연층을 갖는 메모리 소자이다. 이들 한쪽 종류의 메모리 소자 및 다른 쪽 종류의 메모리 소자는, 제1 절연층과 제2 절연층에 의한 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록한다.
도 8은 본 발명의 실시 형태 3에 관한 메모리 어레이의 일 구성예를 도시하는 모식도이다. 도 8에 도시한 바와 같이, 본 실시 형태 3에 관한 메모리 어레이(500)는, 2개의 워드선(50, 51)과, 2개의 비트선(52, 53)과, 4개의 메모리 소자(54, 55, 56, 57)를 기판(도시하지 않음) 상에 갖는다. 워드선(50, 51)은, 상술한 적어도 1개의 제2 배선의 일례이다. 비트선(52, 53)은, 상술한 복수의 제1 배선의 일례이다. 메모리 소자(54, 55, 56, 57)는, 상술한 제1 배선과 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자의 일례이다.
도 8에 도시한 바와 같이, 워드선(50)과 워드선(51)은, 소정의 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 비트선(52)과 비트선(53)은, 이들 워드선(50) 및 워드선(51)과 교차하는 방향을 길이로 해서 서로 이격해서 배열하도록 배치된다. 또한, 워드선(50, 51)과 비트선(52, 53)은, 서로 절연된 상태에서 교차하도록 배치된다. 한편, 이들 워드선(50, 51)과 비트선(52, 53)의 각 교차에 의해 규정되는 4개의 영역(도 8에 있어서 파선으로 둘러싼 영역)에는, 메모리 소자(54), 메모리 소자(55), 메모리 소자(56) 및 메모리 소자(57)가, 각각 배치되어 있다.
또한, 도 8에는, 설명의 간략화를 위해, 4비트분의 메모리 어레이(500)가 예시되어 있지만, 본 실시 형태 3에 관한 메모리 어레이(500)는, 물론 4비트분의 것에 한정되지 않고, 2비트분 이상의 것이어도 된다.
도 9a는, 도 8에 도시한 메모리 어레이의 III-III'선에 있어서의 모식 단면도이다. 도 9a에는, 본 실시 형태 3에 관한 메모리 어레이(500)(도 8 참조)를 구성하는 2종류의 메모리 소자의 일 구성예가 도시되어 있다.
도 9a에 도시한 바와 같이, 상기 2종류의 메모리 소자의 일례인 메모리 소자(54) 및 메모리 소자(55)는, 기판(41) 상에 형성되어 있다. 메모리 소자(54) 및 메모리 소자(55)의 양쪽 모두, 기판(41) 상에 제1 전극(45), 제2 전극(46), 절연층(43) 및 제3 전극(42)을 갖는다. 제3 전극(42)은, 절연층(43)에 의해, 제1 전극(45) 및 제2 전극(46)과 전기적으로 절연되어 있다. 제1 전극(45) 및 제2 전극(46)은, 예를 들어 절연층(43) 상에 있어서, 서로 이격한 상태에서 배열되어 있다. 메모리 소자(54) 및 메모리 소자(55)는, 각각 제1 전극(45)과 제2 전극(46) 사이의 영역에 반도체층(44)을 갖는다.
본 실시 형태 3에 있어서, 메모리 소자(54) 및 메모리 소자(55)는, 제1 전극(45)과 제2 전극(46) 사이의 전기 특성이 서로 다른 2종류의 메모리 소자의 일례이다. 도 9a에 도시한 바와 같이, 이들 2종류의 메모리 소자 중, 한쪽 메모리 소자(54)는, 또한 제1 전극(45)과 제2 전극(46) 사이의 영역에 제1 절연층(48)을 갖는다. 다른 쪽 메모리 소자(55)는, 또한 제1 전극(45)과 제2 전극(46) 사이의 영역에 제2 절연층(49)을 갖는다.
도 9b는, 도 8에 도시한 메모리 어레이의 III-III'선에 있어서의 일 변형예의 모식 단면도이다. 도 9b에 도시한 메모리 소자(54) 및 메모리 소자(55)의 각각에 있어서, 반도체층(44)의 두께는, 제1 전극(45) 및 제2 전극(46)과 동일 정도이다. 이 경우, 메모리 소자(54)는, 제1 전극(45)과 제2 전극(46) 사이의 영역이며, 이들 전극에 끼워진 상태의 반도체층(44)에 대하여 그의 두께 방향(예를 들어 상방)으로부터 면하는 영역(구체적으로는 제1 전극(45)과 제2 전극(46) 사이에 끼워지지 않은 영역)에, 제1 절연층(48)을 갖는다. 메모리 소자(55)는, 이 메모리 소자(54)와 마찬가지인 영역에 제2 절연층(49)을 갖는다. 또한, 도 9b에 있어서의 그 외의 구성부는, 도 9a에 도시한 것과 동일하다.
제1 절연층(48) 및 제2 절연층(49)은, 각각 원하는 도포법에 의해 절연층(43)과는 반대측으로부터 반도체층(44)과 접하도록 도포된 절연성 재료를 포함한다. 또한, 제1 절연층(48) 및 제2 절연층(49)은, 각각 다른 재료를 함유한다. 이러한 제1 절연층(48) 또는 제2 절연층(49)은, 반도체층(44)에 접하면, 이 접한 상태에 있는 반도체층(44)의 전기 특성을 변화시킨다. 이에 의해, 제1 절연층(48)측의 반도체층(44)의 전기 특성과 제2 절연층(49)측의 반도체층(44)의 전기 특성이, 서로 다른 것으로 된다. 그 이유로서는, 이하와 같은 것이 생각된다.
반도체층(44)은, 대기와 접해 있으면, 접해 있는 분위기 중의 산소나 수분의 영향을 받는다. 이 결과, 반도체층(44)의 전기 특성이 변화하는 경우가 있다. 그러나, 제1 절연층(48) 또는 제2 절연층(49)을 반도체층(44)에 접해서 덮음으로써(도 9a, 9b 참조), 그러한 외부 환경에 의한 반도체층(44)에 대한 영향이 없어진다.
또한, 제1 절연층(48)에 포함되는 재료가, 이것과 접하는 반도체층(44)의 전기 특성에 어떠한 영향을 미치고, 제2 절연층(49)에 포함되는 재료가, 이것과 접하는 반도체층(44)의 전기 특성에 어떠한 영향을 미친다고 생각되고 있다. 예를 들어, 도 9a, 9b에 도시한 바와 같이 제1 절연층(48)이 반도체층(44)과 접해 있는 경우, 상술한 외부 환경에 의한 반도체층(44)에 대한 영향을 없앤 다음, 이 제1 절연층(48)에 포함되는 재료의 종류에 따라, 반도체층(44)을 개재해서 제1 전극(45)과 제2 전극(46) 사이에 흐르는 전류값이 감소 또는 증가한다. 이것은, 제2 절연층(49)이 반도체층(44)과 접해 있는 경우에도 일어난다. 제1 절연층(48) 및 제2 절연층(49)에 각각 포함되는 각 재료가 서로 다르면, 메모리 소자(54)에 있어서의 반도체층(44)의 전기 특성이 변화하는 정도와, 메모리 소자(55)에 있어서의 반도체층(44)의 전기 특성이 변화하는 정도가 서로 다르다. 이 결과, 메모리 소자(54)에 있어서의 반도체층(44)의 전기 특성과 메모리 소자(55)에 있어서의 반도체층(44)의 전기 특성이, 서로 다른 것으로 된다.
상술한 제1 절연층(48)과 제2 절연층(49)에 의한 각 반도체층(44)의 전기 특성의 상이에 따라, 메모리 소자(54) 및 메모리 소자(55)에 각각 기록되는 정보, 예를 들어 「0」 또는 「1」이 결정된다.
즉, 본 실시 형태 3에 있어서의 2종류의 메모리 소자 중, 메모리 소자(54)와 같이 제1 절연층(48)을 갖는 메모리 소자를 메모리 소자 (c)라 하고, 메모리 소자(55)와 같이 제2 절연층(49)을 갖는 메모리 소자를 메모리 소자 (d)라 했을 때, 제1 절연층(48)과 제2 절연층(49)이 서로 다른 재료를 갖고 있으면, 메모리 소자 (c) 및 메모리 소자 (d)는, 제1 절연층(48)과 제2 절연층(49)에 의한 각 반도체층(44)의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록한다.
상기 「반도체층의 전기 특성을 변화시킨다」는 것은, 각 메모리 소자 (c), (d)의 선택 시에, 즉 각 메모리 소자 (c), (d)의 제3 전극(42)에 일정한 전압이 부여됐을 때, 이들 메모리 소자 (c), (d)끼리 제1 전극(45)과 제2 전극(46) 사이에 흐르는 전류값이 다른 것을 의미한다. 이러한 전류값의 차이에 따라, 메모리 소자 (c)와 메모리 소자 (d)에 있어서, 「0」의 상태와 「1」의 상태를 식별할 수 있다. 이 식별을 충분히 행하기 위해서는, 「1」을 기록한 메모리 소자에 있어서의 제1 전극(45)과 제2 전극(46) 사이에 흐르는 전류값과, 「0」을 기록한 메모리 소자에 있어서의 제1 전극(45)과 제2 전극(46) 사이에 흐르는 전류값 중, 한쪽이 다른 쪽에 비해 100배 이상 큰 것이 바람직하고, 1000배 이상 큰 것이 보다 바람직하다.
또한, 제1 절연층(48) 및 제2 절연층(49)은, 외부 환경 등으로부터 반도체층(44)을 보호하는 보호층으로서의 기능을 가져도 된다. 반도체층(44)이 제1 절연층(48) 및 제2 절연층(49)의 어느 것에 의해 보호됨으로써, 메모리 소자의 신뢰성도 향상된다.
도 10은 도 8에 도시한 메모리 어레이를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다. 도 10에는, 이들 2종류의 메모리 소자로서, 메모리 소자(54) 및 메모리 소자(55)가 예시되어 있다. 단, 도 8에서는, 워드선(50)이 각 메모리 소자(54, 55)의 도면 상측(안측)에 도시되어 있지만, 도 10에서는, 이해를 용이하게 하기 위해서, 워드선(50)이 각 메모리 소자(54, 55)의 전방측에 도시되어 있다.
도 10에 도시한 바와 같이, 메모리 소자(54) 및 메모리 소자(55)의 각각에 있어서, 제3 전극(42)은, 예를 들어 게이트 전극이며, 배선을 개재해서 워드선(50)과 전기적으로 접속되어 있다. 제1 전극(45)은, 예를 들어 드레인 전극이다. 메모리 소자(54)에 있어서의 제1 전극(45)은, 배선을 개재해서 비트선(52)과 전기적으로 접속되어 있다. 메모리 소자(55)에 있어서의 제1 전극(45)은, 배선을 개재해서 비트선(53)과 전기적으로 접속되어 있다. 제2 전극(46)은, 예를 들어 소스 전극이다. 또한, 특별히 도시하지 않지만, 각 메모리 소자(54, 55)에 있어서의 제2 전극(46)은, 배선을 개재해서 기준 전위선에 접속되어 있다. 메모리 소자(54) 및 메모리 소자(55)의 각 절연층(43) 상에는, 반도체층(44)이, 제1 전극(45)과 제2 전극(46) 사이의 영역에 형성되어 있다.
또한, 도 10에 도시한 바와 같이, 제1 절연층(48)은, 메모리 소자(54)에 있어서, 절연층(43)과는 반대측(예를 들어 상면측)으로부터 반도체층(44)에 접함과 함께, 이 반도체층(44)을 덮는다. 이에 의해, 제1 절연층(48)은, 이 반도체층(44)을 절연층(43)과 협동해서 막 두께 방향으로 끼우고 있다. 이것과 마찬가지로, 제2 절연층(49)은, 메모리 소자(55)에 있어서, 절연층(43)과는 반대측으로부터 반도체층(44)에 접함과 함께, 이 반도체층(44)을 덮고, 이에 의해, 이 반도체층(44)을 절연층(43)과 협동해서 막 두께 방향으로 끼우고 있다.
한편, 도 8에 도시한 메모리 어레이(500)를 구성하는 4개의 메모리 소자(54, 55, 56, 57) 중, 나머지 메모리 소자(56, 57)는, 도 9a, 9b, 10에 도시한 2종류의 메모리 소자(54, 55)의 어느 한쪽과 동일한 구조를 갖고 있다. 예를 들어, 메모리 소자(56) 및 메모리 소자(57)의 각각에 있어서, 제3 전극은, 배선을 개재해서 워드선(51)과 전기적으로 접속되어 있다. 메모리 소자(56)에 있어서의 제1 전극은, 배선을 개재해서 비트선(52)과 전기적으로 접속되어 있다. 메모리 소자(57)에 있어서의 제1 전극은, 배선을 개재해서 비트선(53)과 전기적으로 접속되어 있다. 각 메모리 소자(56, 57)에 있어서의 제2 전극은, 배선을 개재해서 기준 전위선에 접속되어 있다.
메모리 어레이(500)에 있어서는, 전기 특성이 서로 다른 2종류의 메모리 소자, 즉 상술한 메모리 소자 (c)와 메모리 소자 (d)를 임의로 조합한 배열에 의해, 기록되는 정보가 결정된다. 이 결정된 정보는, 메모리 어레이(500)에 고유한 ID 번호 등의 고유 정보로서, 메모리 어레이(500)에 기록할 수 있다. 예를 들어, 4개의 메모리 소자(54, 55, 56, 57)의 배열[메모리 소자(54), 메모리 소자(55), 메모리 소자(56), 메모리 소자(57)]에 있어서, 메모리 소자(54, 55)가 한쪽 종류의 메모리 소자 (c)이고 또한 메모리 소자(56, 57)가 다른 쪽 종류의 메모리 소자 (d)인 경우에는, [1,1,0,0] 또는 [0,0,1,1]의 정보가, 메모리 어레이(500)에 고유 정보로서 기록된다. 메모리 소자(54, 55, 57)가 한쪽 종류의 메모리 소자 (c)이고 또한 메모리 소자(56)가 다른 쪽 종류의 메모리 소자 (d)인 경우에는, [1,1,0,1] 또는 [0,0,1,0]의 정보가, 메모리 어레이(500)에 고유 정보로서 기록된다.
본 실시 형태 3에서는, 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 영역에 반도체층을 형성하고, 또한 이 반도체층에 접하도록 제1 전극과 제2 전극 사이의 영역에 도포된 절연성 재료를 포함하는 제1 절연층 또는 제2 절연층을 형성하고, 이들 제1 절연층과 제2 절연층에 의한 반도체층의 전기 특성의 상이에 따라, 복수의 메모리 소자 각각에 이치의 정보(예를 들어 「0」 또는 「1」의 정보)를 기록하고, 이들 복수의 메모리 소자를 임의로 조합한 배열에 따라, 메모리 어레이에 기록되는 정보가 결정된다. 이 때문에, 마스크 ROM 방식에 비해서 간편한 도포법 등의 프로세스를 사용해서 저비용으로 메모리 어레이를 제조함과 함께, 그 때마다 다른 고유 정보를 메모리 어레이에 기록할 수 있다.
상술한 실시 형태 3에 관한 메모리 어레이(500)에 적용된 메모리 소자의 구조는, 도 9a, 9b에 예시한 바와 같이, 소위 보텀 게이트 구조이다. 그러나, 본 실시 형태 3에 관한 메모리 어레이(500)에 적용할 수 있는 메모리 소자의 구조는, 이것에 한정되는 것이 아니고, 소위 톱 게이트 구조여도 된다.
이하, 상술한 실시 형태 1 내지 3에 공통되는 구성에 대해서, 상세하게 설명한다. 기판의 설명에 있어서, 실시 형태 1 내지 3에 있어서의 각 기판은 「기판」이라고 적절히 총칭한다. 전극 및 배선의 설명에 있어서, 실시 형태 1 내지 3에 있어서의 제1 전극, 제2 전극 및 제3 전극은 「전극」이라고 적절히 총칭한다. 실시 형태 1 내지 3에 있어서의 워드선 및 비트선 등을 포함하는 기판 상의 각종 배선은 「배선」이라고 적절히 총칭한다. 반도체층의 설명에 있어서, 실시 형태 1, 3에 있어서의 반도체층, 실시 형태 2에 있어서의 제1 반도체층 및 제2 반도체층은 「반도체층」이라고 적절히 총칭한다.
(기판)
기판은, 적어도 전극계가 배치되는 면이 절연성이면, 어떠한 재질의 것이어도 된다. 기판으로서는, 예를 들어 실리콘 웨이퍼, 유리, 사파이어, 알루미나 소결체 등 무기 재료인 것, 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀(PVP), 폴리에스테르, 폴리카르보네이트, 폴리술폰, 폴리에테르술폰, 폴리에틸렌, 폴리페닐렌술피드, 폴리파라크실렌 등 유기 재료인 것이 적합하게 사용된다.
또한, 기판은, 상기의 것에 한하지 않고, 예를 들어 실리콘 웨이퍼 상에 PVP막을 형성한 것이나, 폴리에틸렌테레프탈레이트 상에 폴리실록산막을 형성한 것 등, 복수의 재료가 적층된 것이어도 된다.
(전극 및 배선)
전극 및 배선에 사용되는 재료는, 일반적으로 전극으로서 사용될 수 있는 도전성 재료이면, 어떠한 것이어도 된다. 그러한 도전성 재료로서는, 예를 들어 산화주석, 산화인듐, 산화주석인듐(ITO) 등의 도전성 금속 산화물을 들 수 있다. 또한, 백금, 금, 은, 구리, 철, 주석, 아연, 알루미늄, 인듐, 크롬, 리튬, 나트륨, 칼륨, 세슘, 칼슘, 마그네슘, 팔라듐, 몰리브덴, 아몰퍼스 실리콘이나 폴리실리콘 등의 금속, 이들 중에서 선택되는 복수의 금속의 합금, 요오드화구리, 황화구리 등의 무기 도전성 물질을 들 수 있다. 또한, 폴리티오펜, 폴리피롤, 폴리아닐린, 폴리에틸렌디옥시티오펜과 폴리스티렌술폰산과의 착체, 요오드 등의 도핑에 의해 도전율을 향상시킨 도전성 폴리머를 들 수 있다. 나아가, 탄소 재료, 유기 성분과 도전체를 함유하는 재료 등을 들 수 있다. 그러나, 전극 및 배선의 도전성 재료는, 이들에 한정되는 것은 아니다. 이들 도전성 재료는, 단독으로 사용해도 좋지만, 복수의 재료를 적층 또는 혼합하여 사용해도 된다.
또한, 전극의 폭, 두께 및 각 전극간의 간격(예를 들어 제1 전극과 제2 전극과의 간격)은 임의이다. 구체적으로는, 전극의 폭은 5㎛ 이상, 1㎜ 이하인 것이 바람직하다. 전극의 두께는 0.01㎛ 이상, 100㎛ 이하인 것이 바람직하다. 제1 전극과 제2 전극과의 간격은 1㎛ 이상, 500㎛ 이하인 것이 바람직하다. 그러나, 이들 치수는, 상기의 것에 제한하지 않는다.
또한, 배선의 폭 및 두께도 임의이다. 구체적으로는, 배선의 두께는 0.01㎛ 이상, 100㎛ 이하인 것이 바람직하다. 배선의 폭은 5㎛ 이상, 500㎛ 이하인 것이 바람직하다. 그러나, 이들 치수는, 상기의 것에 제한하지 않는다.
전극 및 배선의 형성 방법으로서는, 예를 들어, 저항 가열 증착, 전자선 빔, 스퍼터링, 도금, CVD, 이온 플레이팅 코팅, 잉크젯, 인쇄 등의 공지 기술을 사용한 방법을 들 수 있다. 또한, 상술한 유기 성분과 도전체를 포함하는 재료의 페이스트를, 스핀 코트법, 블레이드 코트법, 슬릿 다이 코트법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법 등의 공지된 기술로 절연 기판 상에 도포하고, 오븐, 핫 플레이트, 적외선 등을 사용해서 건조를 행하여 형성하는 방법 등을 들 수 있다. 단, 전극 및 배선의 형성 방법은, 도통을 취할 수 있는 방법이면, 특별히 제한되지 않는다.
전극 및 배선을 패턴 형상으로 형성하는 방법으로서는, 특별히 제한되지 않지만, 예를 들어 상기 방법으로 제작한 전극 박막을, 공지된 포토리소그래피법 등으로 원하는 형상으로 패턴 형성하는 방법을 들 수 있다. 혹은, 전극 및 배선의 도전성 재료의 증착이나 스퍼터링 시에, 원하는 형상의 마스크를 개재해서 패턴 형성하는 방법을 들 수 있다. 또한, 잉크젯이나 인쇄법을 사용해서 직접 패턴을 형성하는 방법도 들 수 있다.
전극 패턴 및 배선 패턴은, 각각 따로따로 가공해서 형성해도 되고, 복수의 전극 패턴 및 배선 패턴 중 적어도 둘을 일괄해서 가공해서 형성해도 된다. 가공 공정의 저감, 패턴의 접속 용이함 및 정밀도의 관점에서는, 전극 패턴 및 배선 패턴을 일괄해서 가공하는 것이 바람직하다.
(절연층)
절연층에 사용되는 절연성 재료는, 특별히 한정되지 않지만, 예를 들어 산화 실리콘, 알루미나 등의 무기 재료, 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, 폴리비닐페놀 등의 유기 고분자 재료, 혹은 무기 재료 분말과 유기 재료와의 혼합물 등을 들 수 있다. 절연층에 사용되는 절연성 재료는, 이들 중에서도, 규소 원자와 탄소 원자와의 결합을 포함하는 유기 화합물을 포함하는 것이 바람직하다. 또한, 그 외에, 금속 원자와 산소 원자와의 결합을 포함하는 금속 화합물을 포함하는 것이 더욱 바람직하다.
절연층은, 단층으로 이루어지는 것이어도 되고, 복수층으로 이루어지는 것이어도 된다. 또한, 1개의 절연층이 복수의 절연성 재료로 형성되어도 되고, 복수의 절연층이 복수의 절연성 재료를 적층해서 형성되어도 된다.
절연층의 형성 방법으로서는, 저항 가열 증착, 전자선 빔, 스퍼터링, 도금, CVD, 이온 플레이팅 코팅, 잉크젯, 인쇄, 스핀 코트법, 블레이드 코트법, 슬릿 다이 코트법, 스크린 인쇄법, 바 코터법, 주형법, 인쇄 전사법, 침지 인상법 등의 공지된 기술을 들 수 있다. 그러나, 절연층의 형성 방법은, 이들에 한정되는 것은 아니다.
(반도체층)
반도체층에 사용되는 반도체 재료로서는, 반도체성을 갖는 것이면 특별히 제한은 없고, 예를 들어 실리콘 반도체나 산화물 반도체 등의 무기 반도체, 유기 반도체, 혹은 CNT, 그래핀, 풀러렌 등의 카본 반도체를 들 수 있다.
유기 반도체로서는, 예를 들어 폴리티오펜류, 폴리피롤류, 폴리(p-페닐렌비닐렌) 등의 폴리(p-페닐렌비닐렌)류, 폴리아닐린류, 폴리아세틸렌류, 폴리디아세틸렌류, 폴리카르바졸류, 폴리푸란류, 폴리헤테로아릴류, 축합 다환계의 저분자 화합물 반도체, 복소 방향환을 갖는 저분자 화합물 반도체를 들 수 있다. 폴리티오펜류로서는, 폴리-3-헥실티오펜, 폴리벤조티오펜 등을 들 수 있다. 폴리푸란류로서는, 폴리푸란, 폴리벤조푸란 등을 들 수 있다. 폴리헤테로아릴류로서는, 피리딘, 퀴놀린, 페난트롤린, 옥사졸, 옥사디아졸 등의 질소 함유 방향환을 구성 단위로 하는 것을 들 수 있다. 축합 다환계의 저분자 화합물 반도체로서는, 안트라센, 피렌, 나프타센, 펜타센, 헥사센, 루브렌 등을 들 수 있다. 복소 방향환을 갖는 저분자 화합물 반도체로서는, 푸란, 티오펜, 벤조티오펜, 디벤조푸란, 피리딘, 퀴놀린, 페난트롤린, 옥사졸, 옥사디아졸 등을 들 수 있다.
이들 중에서도, 도포법에 의해 반도체층을 형성할 수 있다고 하는 관점에서, 반도체층은, 반도체 재료로서, CNT, 그래핀, 풀러렌 및 유기 반도체로 이루어지는 군에서 선택되는 1종류 이상을 함유하는 것이 바람직하다. 또한, 200℃ 이하의 저온에서 형성할 수 있는 것 및 반도체 특성이 높은 것 등의 관점에서, 반도체층은, 반도체 재료로서, CNT를 함유하는 것이 보다 바람직하다.
CNT 중에서도, CNT 표면의 적어도 일부에 공액계 중합체가 부착된 CNT 복합체가 특히 바람직하다. 왜냐하면, CNT가 보유한 높은 전기 특성을 손상시키지 않고, CNT를, 반도체층 형성용 용액 중에서 균일하게 분산하는 것이 가능해지기 때문이다. CNT가 균일하게 분산된 용액을 사용함으로써 잉크젯법 등의 도포법에 의해, CNT가 균일하게 분산된 막을, 반도체층으로서 형성할 수 있다.
「CNT 표면의 적어도 일부에 공액계 중합체가 부착된 상태」란, CNT의 표면의 일부, 혹은 전부를 공액계 중합체가 피복된 상태를 의미한다. 공액계 중합체가 CNT를 피복할 수 있는 것은, 양자의 공액계 구조에서 유래하는 π 전자 구름이 겹침으로써 상호 작용이 발생하기 때문이라 추측된다. CNT가 공액계 중합체로 피복되어 있는지 여부는, 피복된 CNT의 반사색이 피복되어 있지 않은 CNT의 색으로부터 공액계 중합체의 색에 가까워지는 것으로 판단할 수 있다. 정량적으로는 XPS 등의 원소 분석에 의해, 부착물의 존재와, CNT에 대한 부착물의 중량비를 동정할 수 있다.
CNT에 공액계 중합체를 부착시키는 방법으로서는, 예를 들어, 이하의 4개의 방법 등을 들 수 있다. 제1 방법은, 용융한 공액계 중합체 중에 CNT를 첨가해서 혼합하는 방법이다. 제2 방법은, 공액계 중합체를 용매 중에 용해시키고, 이 안에 CNT를 첨가해서 혼합하는 방법이다. 제3 방법은, CNT를 용매 중에 초음파 등으로 예비 분산시켜 두고, 거기에 공액계 중합체를 첨가하여 혼합하는 방법이다. 제4 방법은, 용매 중에 공액계 중합체와 CNT를 넣고, 이 혼합계에 초음파를 조사해서 혼합하는 방법이다. 본 발명에서는, 이들 방법 중, 어느 방법을 사용해도 되고, 복수의 방법을 조합해도 된다.
공액계 중합체로서는, 예를 들어 폴리티오펜계 중합체, 폴리피롤계 중합체, 폴리아닐린계 중합체, 폴리아세틸렌계 중합체, 폴리-p-페닐렌계 중합체, 폴리-p-페닐렌비닐렌계 중합체 등을 들 수 있지만, 특별히 한정되지 않는다. 상기 중합체는, 단일 모노머 유닛이 배열한 것이 바람직하게 사용되지만, 다른 모노머 유닛을 블록 공중합한 것, 랜덤 공중합한 것도 사용된다. 또한, 그래프트 중합한 것도 사용할 수 있다.
본 발명의 실시 형태 2에 있어서는, 예를 들어 제1 반도체층의 반도체 재료로서, 폴리티오펜류, 폴리피롤류나 폴리아닐린류 등의 유기 반도체 폴리머를 사용하고, 제2 반도체층의 반도체 재료로서, CNT를 사용하는 것이 바람직하다. 이와 같이 함으로써, 메모리 소자 (a) 및 메모리 소자 (b)의 제3 전극에 일정한 전압이 부여됐을 때, 메모리 소자 (a)의 경우와 메모리 소자 (b)의 경우에 있어서, 제1 전극과 제2 전극 사이에 흐르는 전류값을 다르게 할 수 있다.
(제1 절연층 및 제2 절연층)
본 발명의 실시 형태 3에 있어서의 제1 절연층 및 제2 절연층(도 9a, 9b, 10에 예시한 제1 절연층(48), 제2 절연층(49) 참조)에 대해서 설명한다. 제1 절연층 및 제2 절연층에 사용되는 절연성 재료는, 반도체층의 전기 특성을 변화시킬 수 있는 것이면, 특별히 제한은 없다. 또한, 제1 절연층 및 제2 절연층을 형성함으로써, 반도체층을 산소나 수분 등의 외부 환경으로부터 보호할 수도 있다.
제1 절연층 및 제2 절연층에 사용되는 절연성 재료로서는, 예를 들어 아크릴 수지, 에폭시 수지, 노볼락 수지, 페놀 수지, 폴리이미드 전구체 수지, 폴리이미드 수지, 폴리실록산 수지, 불소계 수지, 폴리비닐아세탈 수지 등을 사용할 수 있다.
아크릴 수지란, 반복 단위에 적어도 아크릴계 모노머에서 유래하는 구조를 포함하는 수지이다. 아크릴계 모노머의 구체예로서는, 탄소-탄소 이중 결합을 갖는 모든 화합물이 사용 가능하다. 아크릴계 모노머의 바람직한 예로서는, 메틸아크릴레이트, 아크릴산, 아크릴산2-에틸헥실, 메타크릴산에틸, n-부틸아크릴레이트, i-부틸아크릴레이트, i-프로필아크릴레이트, 글리시딜아크릴레이트, N-메톡시메틸아크릴아미드, N-에톡시메틸아크릴아미드, N-n-부톡시메틸아크릴아미드, N-이소부톡시메틸아크릴아미드, 부톡시트리에틸렌글리콜아크릴레이트, 디시클로펜타닐아크릴레이트, 디시클로펜테닐아크릴레이트, 2-히드록시에틸아크릴레이트, 이소보르닐아크릴레이트, 2-히드록시프로필아크릴레이트, 이소데실아크릴레이트, 이소옥틸아크릴레이트, 라우릴아크릴레이트, 2-메톡시에틸아크릴레이트, 메톡시에틸렌글리콜아크릴레이트, 메톡시디에틸렌글리콜아크릴레이트, 옥타플루오로펜틸아크릴레이트, 페녹시에틸아크릴레이트, 스테아릴아크릴레이트, 트리플루오로에틸아크릴레이트, 아크릴아미드, 아미노에틸아크릴레이트, 페닐아크릴레이트, 1-나프틸아크릴레이트, 2-나프틸아크릴레이트, 티오페놀아크릴레이트, 벤질머캅탄아크릴레이트 등의 아크릴계 모노머 및 이들 아크릴레이트를 메타크릴레이트에 대신한 것 등을 들 수 있다. 또한, 이들 아크릴계 모노머는, 단독으로 사용해도 되고, 2종류 이상을 조합해서 사용해도 상관없다.
에폭시 수지란, 분자 구조 중에 에폭시기를 2개 이상 포함하는 프리폴리머를 갖는 구조를 포함하는 수지이다. 프리폴리머로서는, 예를 들어 비페닐 골격이나 디시클로펜타디엔 골격을 갖는 화합물을 들 수 있다. 또한, 제1 절연층 및 제2 절연층에 사용되는 절연성 재료는, 에폭시 수지에 더해서 경화제를 갖고 있어도 된다. 경화제로서는, 예를 들어 페놀노볼락 수지, 비스페놀 A형 노볼락 수지, 아미노트리아진 화합물, 나프톨 화합물, 디아민 화합물 등을 사용할 수 있다. 제1 절연층 및 제2 절연층에 사용되는 절연성 재료는, 추가로 금속 킬레이트 화합물 등의 경화 촉진제를 갖고 있어도 된다. 금속 킬레이트 화합물로서는, 예를 들어 트리페닐포스핀, 벤즈이미다졸계 화합물, 트리스(2,4-펜탄디오나토)코발트 등을 들 수 있다.
폴리이미드 전구체 수지란, 열 및 화학적 폐환반응의 적어도 하나에 의해, 폴리이미드 수지로 변환되는 수지이다. 폴리이미드 전구체 수지로서는, 예를 들어 폴리아미드산, 폴리아미드산 에스테르, 폴리아미드산 실릴에스테르 등을 들 수 있다.
폴리이미드 전구체 수지는, 디아민 화합물과, 산 이무수물 또는 그의 유도체와의 중합 반응에 의해 합성할 수 있다. 산 이무수물의 유도체로서는, 예를 들어 테트라카르복실산, 산염화물, 테트라카르복실산의 모노, 디, 트리 또는 테트라 에스테르 등을 들 수 있다. 에스테르화된 구조로서는, 구체적으로는, 메틸기, 에틸기, n-프로필기, 이소프로필기, n-부틸기, sec-부틸기, tert-부틸기 등에서 에스테르화된 구조를 들 수 있다. 중합 반응의 방법은, 목적의 폴리이미드 전구체 수지를 제조할 수 있는 것이면 특별히 제한은 없고, 공지된 반응 방법을 사용할 수 있다.
폴리실록산 수지란, 실란 화합물의 중축합 화합물이다. 실란 화합물로서는, 특별히 제한은 없지만, 예를 들어 디에톡시디메틸실란, 디에톡시디페닐실란, 테트라메톡시실란, 테트라에톡시실란, 비닐트리메톡시실란, 메틸트리메톡시실란, 에틸트리메톡시실란, 프로필트리메톡시실란, 헥실트리메톡시실란, 옥타데실트리메톡시실란, 페닐트리메톡시실란, p-톨릴트리메톡시실란, 벤질트리메톡시실란, α-나프틸트리메톡시실란, β-나프틸트리메톡시실란, 트리플루오로에틸트리메톡시실란, 트리메톡시실란, γ-메타크릴옥시프로필트리메톡시실란 등을 들 수 있다. 또한, 이들 실란 화합물은, 단독으로 사용해도 되고, 2종류 이상을 조합해서 사용해도 상관없다.
불소계 수지로서는, 특별히 제한은 없지만, 예를 들어 폴리불화비닐리덴(PVDF), 폴리(불화비닐리덴-트리플루오로에틸렌)(PVDF-TrFE), 폴리(불화비닐리덴-테트라플루오로에틸렌)(PVDF-TeFE), 폴리(불화비닐리덴-클로로트리플루오로에틸렌)(PVDF-CTFE), 폴리(불화비닐리덴-클로로플루오로에틸렌)(PVDF-CFE), 폴리(불화비닐리덴-트리플루오로에틸렌-클로로플루오로에틸렌)(PVDF-TrFE-CFE), 폴리(불화비닐리덴-트리플루오로에틸렌-클로로트리플루오로에틸렌)(PVDF-TrFE-CTFE), 테트라플루오로에틸렌, 폴리(불화비닐리덴-헥사플루오로프로필렌), 폴리트리클로로플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 에틸렌-클로로트리플루오로에틸렌 코폴리머, 폴리불화비닐, 테트라플루오로에틸렌-퍼플루오로디옥솔 코폴리머, 에틸렌-테트라플루오로에틸렌 코폴리머, 퍼플루오로에틸렌프로펜 코폴리머, 퍼플루오로알콕시알칸 등을 들 수 있다. 또한, 이들 불소계 수지는, 단독으로 사용해도 되고, 2종류 이상을 조합해서 사용해도 상관없다.
폴리비닐아세탈 수지란, 폴리비닐알코올을 아세탈화해서 얻어지는 수지이다. 폴리비닐아세탈 수지로서는, 예를 들어 폴리비닐부티랄 등을 들 수 있다.
그 외의 수지로서는, 스티렌, p-메틸스티렌, o-메틸스티렌, m-메틸스티렌, p-히드록시스티렌, o-히드록시스티렌, m-히드록시스티렌, α-메틸스티렌, 클로로메틸스티렌, 히드록시메틸스티렌 등의 스티렌 유도체, 1-비닐-2-피롤리돈 등의 비닐계 모노머에서 유래하는 구조를 포함하는 수지, 시클로올레핀 등의 환상 탄화수소 구조를 포함하는 수지 등을 들 수 있다. 또한, 비닐계 모노머는, 이들 모노머에 한정되는 것이 아니라, 또한 단독으로 사용해도 되고, 2종류 이상을 조합해서 사용해도 상관없다.
또한, 제1 절연층 및 제2 절연층은, 상술한 절연성 재료에 더하여, 산화 실리콘, 알루미나, 지르코니아 등의 무기 재료나, 아미드계 화합물, 이미드계 화합물, 우레아계 화합물, 아민계 화합물, 이민계 화합물, 아닐린계 화합물, 니트릴계 화합물 등의, 질소 원자를 포함하는 화합물을 함유해도 된다. 제1 절연층 및 제2 절연층은, 상기 화합물을 함유함으로써, 역치 전압이나 전류값 등과 같은, 반도체층의 전기 특성을 더욱 변화시킬 수 있다.
구체적으로는, 아미드계 화합물로서, 폴리아미드, 포름아미드, 아세트아미드, 폴리-N-비닐아세트아미드, N,N-디메틸포름아미드, 아세트아닐리드, 벤즈아닐리드, N-메틸벤즈아닐리드, 술폰아미드, 나일론, 폴리비닐피롤리돈, N-메틸피롤리돈, 폴리비닐폴리피롤리돈, β-락탐, γ-락탐, δ-락탐, ε-카프로락탐 등을 들 수 있다. 이미드계 화합물로서, 폴리이미드, 프탈이미드, 말레이미드, 알록산, 숙신이미드 등을 들 수 있다. 우레아계 화합물로서, 우라실, 티민, 요소, 폴리우레탄, 아세트헥사미드, 알란토인, 2-이미다졸리디논, 1,3-디메틸-2-이미다졸리디논, 디시안디아미딘, 시트룰린 등을 들 수 있다. 아민계 화합물로서, 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민, 디에틸아민, 트리에틸아민, 디이소프로필에틸아민, 시클로헥실아민, 메틸시클로헥실아민, 디메틸시클로헥실아민, 디시클로헥실아민, 디시클로헥실메틸아민, 트리시클로헥실아민, 시클로옥틸아민, 시클로데실아민, 시클로도데실아민, 1-아자비시클로[2.2.2]옥탄(퀴누클리딘), 1,8-디아자비시클로[5.4.0]운데카-7-엔(DBU), 1,5-디아자비시클로[4.3.0]논-5-엔(DBN), 1,5,7-트리아자비시클로[4.4.0]데크-5-엔(TBD), 7-메틸-1,5,7-트리아자비시클로[4.4.0]데크-5-엔(MTBD), 폴리(멜라민-co-포름알데히드), 테트라메틸에틸렌디아민, 피페리딘, 줄롤리딘, 페닐알라닌 등을 들 수 있다. 이민계 화합물로서, 이미다졸, 피리미딘, 폴리(멜라민-co-포름알데히드)메틸아미노벤조산 등을 들 수 있다. 아닐린계 화합물로서, 아닐린, 디페닐아민, 트리페닐아민 등을 들 수 있다. 니트릴계 화합물로서, 아세토니트릴, 아크릴로니트릴 등을 들 수 있다.
제1 절연층 및 제2 절연층 중, 한쪽은 극성기를 갖는 수지를 포함하고, 다른 쪽은 극성기를 갖는 수지를 포함하지 않는 것이 바람직하다. 극성기로서는, 예를 들어 수산기, 카르복시기, 카르보닐기, 알데히드기, 아미노기, 이미노기, 니트로기, 술포기, 시아노기, 글리시딜기, 할로겐 등을 들 수 있다. 또한, 극성기는, 이들 기의 일부가 치환되어 있어도 된다.
본 발명에 있어서, 극성기를 갖는 수지란, 수지의 반복 단위 중에 극성기를 갖는 수지를 말한다. 수지 중에 복수의 반복 단위가 포함되는 경우에는, 이들 복수의 반복 단위 중 적어도 1개 중에 극성기가 포함되어 있으면 된다.
극성기를 갖는 수지를 포함하는 제1 절연층과, 극성기를 갖는 수지를 포함하지 않는 제2 절연층은, 비유전율이 서로 다르다. 그에 의해, 제1 절연층 및 제2 절연층과 각각 접하는 각 반도체층의 역치 전압을, 서로 다른 정도로 변화시킬 수 있다.
제1 절연층 및 제2 절연층을 구성하는 절연성 재료의 비유전율은, 이하와 같이 측정할 수 있다. 먼저, 제1 절연층 및 제2 절연층의 각 구성물을 판정한다. 이 판정 처리는, 원소 분석, 핵자기 공명 분석, 적외 분광 분석, X선 광전자 분광 등의 각종 유기 분석 방법 및 무기 분석 방법을, 단독으로 또는 복수 조합하고 사용함으로써, 행할 수 있다. 이 판정 처리에 의해 판명된 각 구성물을 유전체층으로서 사용해서 콘덴서를 제작하고, 이 콘덴서에 주파수 1㎑로 교류 전압을 인가했을 때의 정전 용량을 측정한다. 측정한 정전 용량(C), 콘덴서의 전극 면적(S) 및 유전체층의 막 두께(d)로부터, 하기 식을 사용해서 비유전율(εr)을 산출한다. 여기서, 진공의 유전율(ε0)은 8.854×10-12로서 산출한다.
C=εrε0S/d
제1 절연층 및 제2 절연층의 막 두께는, 일반적으로는 50㎚ 이상, 10㎛ 이하이고, 바람직하게는 100㎚ 이상, 3㎛ 이하이다. 제1 절연층 및 제2 절연층은, 각각 단층으로 이루어지는 것이어도 되고, 복수층으로 이루어지는 것이어도 된다. 또한, 제1 절연층 및 제2 절연층 각각에 있어서, 하나의 층이 복수의 절연성 재료로 형성되어도 되고, 복수의 층이 복수의 절연성 재료를 적층해서 형성되어도 된다.
<메모리 어레이의 제조 방법>
본 발명에 관한 메모리 어레이의 제조 방법에 대해서 설명한다. 본 발명에 관한 메모리 어레이의 제조 방법은, 상술한 실시 형태 1에 관한 메모리 어레이, 실시 형태 2에 관한 메모리 어레이 또는 실시 형태 3에 관한 메모리 어레이를 제조하는 것이다. 이 제조 방법은, 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을, 적어도 포함하는 것이다. 또한, 이 제조 방법에 있어서, 제조 대상의 메모리 어레이에 포함되는 각 메모리 소자를 구성하는 전극이나 절연층, 반도체층의 형성 방법은 전술한 바와 같다. 이들 형성 방법의 순서를 적절히 선택함으로써, 본 발명에 관한 메모리 어레이를 제조할 수 있다.
먼저, 본 발명의 실시 형태 1에 관한 메모리 어레이의 제조 방법의 일례를 구체적으로 설명한다. 도 11은 본 발명의 실시 형태 1에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다. 본 실시 형태 1에 관한 메모리 어레이의 제조 방법에는, 이 메모리 어레이를 구성하는 복수의 메모리 소자와, 적어도 1개의 워드선과, 복수의 비트선을 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 11에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST1)이 행해진다. 이 공정 ST1에서는, 기판(1) 상에 적어도 1개의 워드선(예를 들어 워드선(10))과, 복수의 제3 전극(2)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 11에 도시하는 워드선(10) 이외에 필요한 워드선(예를 들어 도 1에 도시한 워드선(11) 등)이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(2)은, 도 11 중에 2개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(1) 상에 형성된다. 이들 복수의 제3 전극(2)은, 도 11에 도시하는 워드선(10) 등, 적어도 1개의 워드선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 11에 도시한 바와 같이, 절연층 형성 공정(공정 ST2)이 행해진다. 이 공정 ST2에서는, 기판(1) 상에 복수의 절연층(3)이, 복수의 제3 전극(2)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(3)의 각각은, 제3 전극(2)에 상측으로부터 접함과 함께, 기판(1)과의 사이에 제3 전극(2)을 끼워서 덮는다.
다음에, 도 11에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST3)이 행해진다. 이 공정 ST3에서는, 복수의 비트선(예를 들어 비트선(12, 13) 등)과, 복수쌍의 제1 전극(5) 및 제2 전극(6)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 비트선(12, 13)은, 적어도 1개의 워드선(예를 들어 워드선(10))과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(1) 상에 형성된다. 도 11에 도시하는 비트선(12, 13) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(12, 13)과 마찬가지로 형성된다. 제1 전극(5) 및 제2 전극(6)은, 도 11 중에 2쌍(2개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(3) 상에 각각 형성된다. 복수의 제1 전극(5)의 각각은, 도 11에 도시하는 비트선(12) 또는 비트선(13) 등, 복수의 비트선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 11에 도시한 바와 같이, 도포 공정(공정 ST4)이 행해진다. 이 공정 ST4에 있어서 대상으로 하는 도포층은, 반도체층(4)이다. 이 공정 ST4에서는, 기록되는 정보에 대응하여, 기판(1) 상의 복수의 메모리 소자 중에서 도포 대상의 메모리 소자가 선택된다. 계속해서, 선택된 도포 대상의 메모리 소자(도 11에서는 메모리 소자(14))에 있어서의 제1 전극(5)과 제2 전극(6) 사이의 영역에, 반도체층(4)이, 도포법에 의해 형성된다. 예를 들어, 메모리 소자(14)의 제1 전극(5)과 제2 전극(6) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(4)이 형성된다. 한편, 이들 복수의 메모리 소자 중, 도포 대상으로 선택되어 있지 않은 메모리 소자(도 11에서는 메모리 소자(15))에는, 반도체층(4)이 형성되지 않는다. 이와 같이 해서, 기판(1) 상의 복수의 메모리 소자는, 반도체층(4)의 유무에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이 결과, 이들 2종류의 메모리 소자의 임의의 배열에 의해 결정하는 고유 정보가 기록된 메모리 어레이(예를 들어 도 1에 도시한 메모리 어레이(200))를 제작할 수 있다.
공정 ST4에 있어서의 도포법은, 특별히 한정되는 것은 아니지만, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. 그 중에서도, 전극 및 배선 등의 패턴 가공성, 원료 사용 효율의 관점에서, 도포법으로서 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 실시 형태 2에 관한 메모리 어레이의 제조 방법의 일례를 구체적으로 설명한다. 도 12는 본 발명의 실시 형태 2에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다. 본 실시 형태 2에 관한 메모리 어레이의 제조 방법에는, 이 메모리 어레이를 구성하는 복수의 메모리 소자와, 적어도 1개의 워드선과, 복수의 비트선을 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 12에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST11)이 행해진다. 이 공정 ST11에서는, 기판(21) 상에 적어도 1개의 워드선(예를 들어 워드선(30))과, 복수의 제3 전극(22)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 12에 도시한 워드선(30) 외에 필요한 워드선(예를 들어 도 4에 도시한 워드선(31) 등)이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(22)은, 도 12 중에 2개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(21) 상에 형성된다. 이들 복수의 제3 전극(22)은, 도 12에 도시한 워드선(30) 등, 적어도 1개의 워드선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 12에 도시한 바와 같이, 절연층 형성 공정(공정 ST12)이 행해진다. 이 공정 ST12에서는, 기판(21) 상에 복수의 절연층(23)이, 복수의 제3 전극(22)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(23)의 각각은, 제3 전극(22)에 상측으로부터 접함과 함께, 기판(21)과의 사이에 제3 전극(22)을 끼워서 덮는다.
다음에, 도 12에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST13)이 행해진다. 이 공정 ST13에서는, 복수의 비트선(예를 들어 비트선(32, 33) 등)과, 복수쌍의 제1 전극(25) 및 제2 전극(26)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 비트선(32, 33)은, 적어도 1개의 워드선(예를 들어 워드선(30))과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(21) 상에 형성된다. 도 12에 도시한 비트선(32, 33) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(32, 33)과 마찬가지로 형성된다. 제1 전극(25) 및 제2 전극(26)은, 도 12 중에 2쌍(2개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(23) 상에 각각 형성된다. 복수의 제1 전극(25)의 각각은, 도 12에 도시한 비트선(32) 또는 비트선(33) 등, 복수의 비트선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 12에 도시한 바와 같이, 도포 공정(공정 ST14)이 행해진다. 이 공정 ST14에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 반도체층(24, 27)이다. 이 공정 ST14에서는, 기록되는 정보에 대응하여, 기판(21) 상의 복수의 메모리 소자 각각에 있어서의 제1 전극(25)과 제2 전극(26) 사이의 영역에, 반도체층(24) 또는 반도체층(27)이, 도포법에 의해 형성된다. 예를 들어, 메모리 소자(35)가 제1 전극(25)과 제2 전극(26) 사이의 영역에, 폴리(3-헥실티오펜)(P3HT)을 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(27)이 형성된다. 또한, 메모리 소자(34)의 제1 전극(25)과 제2 전극(26) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(24)이 형성된다. 이와 같이 해서, 기판(21) 상의 복수의 메모리 소자는, 반도체층(24, 27)의 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이 결과, 이들 2종류의 메모리 소자의 임의의 배열에 의해 결정하는 고유 정보가 기록된 메모리 어레이(예를 들어 도 4에 도시한 메모리 어레이(300))를 제작할 수 있다.
공정 ST14에 있어서의 도포법은, 상술한 실시 형태 1에 있어서의 도포 공정(공정 ST4)의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
또한, 메모리 소자(34) 및 메모리 소자(35)에 대하여 서로 다른 전기 특성을 부여하기 위한 방법으로서는, 반도체층(24, 27)을 각각 형성하는 각 반도체 재료를 서로 다른 것으로 하는 것 외에, 예를 들어 이하의 방법을 들 수 있다. 하나는, 반도체층(24)을 형성할 때의 CNT 용액의 도포량을, 반도체층(27)을 형성할 때의 CNT 용액의 도포량보다 증가시키고, 이에 의해, 반도체층(24)의 막 두께를 반도체층(27)의 막 두께보다 두껍게 하는(도 5 참조) 방법이다. 또 다른 하나는, 반도체층(24) 및 반도체층(27)을 각각 형성할 때의 각 반도체 재료의 도포량은 일정하게 하지만, 반도체층(24)을 형성할 때의 CNT 용액의 농도를, 반도체층(27)을 형성할 때의 CNT 용액의 농도보다 짙게 하는(도 7 참조) 방법이다. 이들 방법에 의해, 「0」 및 「1」 중 한쪽 정보를 메모리 소자(34)에 기록시키고, 다른 쪽 정보를 메모리 소자(35)에 기록시키거나 해서, 서로 다른 정보를 기록한 2종류의 메모리 소자를 임의로 조합한 복수의 메모리 소자의 배열, 즉 메모리 어레이를, 동일한 공정으로 제작할 수 있다. 단, 반도체층끼리의 전기 특성을 충분히 다르게 할 수 있는 방법이면, 이들 이외의 방법이어도 된다.
다음에, 본 발명의 실시 형태 3에 관한 메모리 어레이의 제조 방법의 일례를 구체적으로 설명한다. 도 13은 본 발명의 실시 형태 3에 관한 메모리 어레이의 제조 방법의 일례를 도시하는 도면이다. 본 실시 형태 3에 관한 메모리 어레이의 제조 방법에는, 이 메모리 어레이를 구성하는 복수의 메모리 소자와, 적어도 1개의 워드선과, 복수의 비트선을 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 반도체층 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 13에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST21)이 행해진다. 이 공정 ST21에서는, 기판(41) 상에 적어도 1개의 워드선(예를 들어 워드선(50))과, 복수의 제3 전극(42)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 13에 도시한 워드선(50) 외에 필요한 워드선(예를 들어 도 8에 도시한 워드선(51) 등)이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(42)은, 도 13 중에 2개 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 기판(41) 상에 형성된다. 이들 복수의 제3 전극(42)은, 도 13에 도시한 워드선(50) 등, 적어도 1개의 워드선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 13에 도시한 바와 같이, 절연층 형성 공정(공정 ST22)이 행해진다. 이 공정 ST22에서는, 기판(41) 상에 복수의 절연층(43)이, 복수의 제3 전극(42)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(43)의 각각은, 제3 전극(42)에 상측으로부터 접함과 함께, 기판(41)과의 사이에 제3 전극(42)을 끼워서 덮는다.
다음에, 도 13에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST23)이 행해진다. 이 공정 ST23에서는, 복수의 비트선(예를 들어 비트선(52, 53) 등)과, 복수 쌍의 제1 전극(45) 및 제2 전극(46)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 비트선(52, 53)은, 적어도 1개의 워드선(예를 들어 워드선(50))과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 기판(41) 상에 형성된다. 도 13에 도시한 비트선(52, 53) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(52, 53)과 마찬가지로 형성된다. 제1 전극(45) 및 제2 전극(46)은, 도 13중에 2쌍(2개씩) 도시되어 있지만, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(43) 상에 각각 형성된다. 복수의 제1 전극(45)의 각각은, 도 13에 도시한 비트선(52) 또는 비트선(53) 등, 복수의 비트선 중 1개와 배선을 개재해서 접속된다.
다음에, 도 13에 도시한 바와 같이, 반도체층 형성 공정(공정 ST24)이 행해진다. 이 공정 ST24에서는, 제작 예정의 복수의 메모리 소자 각각에 있어서의 제1 전극(45)과 제2 전극(46) 사이의 영역에, 절연층(43)과 접하도록 반도체층(44)이 형성된다. 예를 들어, 메모리 소자(54)의 구성 요소인 제1 전극(45)과 제2 전극(46) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 절연층(43)의 상면에 접하는 반도체층(44)이 형성된다. 이것과 마찬가지로, 메모리 소자(55)의 구성 요소인 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)이 형성된다.
다음에, 도 13에 도시한 바와 같이, 도포 공정(공정 ST25)이 행해진다. 이 공정 ST25에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 제1 절연층(48) 또는 제2 절연층(49)이다. 이 공정 ST25에서는, 기록되는 정보에 대응하여, 기판(41) 상의 복수의 메모리 소자 각각에 있어서의 제1 전극(45)과 제2 전극(46) 사이의 영역에, 절연층(43)과는 반대측으로부터 반도체층(44)과 접하도록 제1 절연층(48) 또는 제2 절연층(49)이 형성된다. 예를 들어, 메모리 소자(54)에 대해서는, 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)을 덮도록, 제1 절연층(48)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 제1 절연층(48)이 형성된다. 메모리 소자(55)에 대해서는, 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)을 덮도록, 제2 절연층(49)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 제2 절연층(49)이 형성된다. 이와 같이 해서, 기판(41) 상의 복수의 메모리 소자는, 제1 절연층(48) 및 제2 절연층(49)의 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이 결과, 이들 2종류의 메모리 소자의 임의의 배열에 의해 결정하는 고유 정보가 기록된 메모리 어레이(예를 들어 도 8에 도시한 메모리 어레이(500))를 제작할 수 있다.
공정 ST25에 있어서의 도포법은, 상술한 실시 형태 1에 있어서의 도포 공정(공정 ST4)의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
상술한 바와 같이, 본 발명의 실시 형태 1, 2에 관한 메모리 어레이를 제조할 때는, 반도체층을 형성하기 전의 각 공정에 있어서, 동일 기판 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 게다가, 반도체층을 도포법에 의해 특정한 메모리 소자만큼 선택적으로 형성하거나, 서로 전기 특성이 다른 2종류의 반도체층을, 도포법에 의해 메모리 소자마다 구분 제작하거나 할 수 있다.
또한, 본 발명의 실시 형태 3에 관한 메모리 어레이를 제조할 때는, 반도체층을 형성할 때까지의 각 공정에 있어서, 동일 기판 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 게다가, 서로 구성 재료가 다른 제1 절연층 및 제2 절연층을, 도포법에 의해 메모리 소자마다 구분 제작할 수 있다.
상술한 실시 형태 1 내지 3에 관한 메모리 어레이의 제조 방법의 어떤 경우에 있어서도, 도포법이라고 하는 간편한 방법을 사용함으로써 동일 공정에서, 「0」 또는 「1」의 어느 한 정보를 기록하는 것이 가능한 메모리 소자를 구분 제작할 수 있다.
이러한 실시 형태 1 내지 3의 어느 것의 제조 방법도, 각각 기록 정보가 다른 다수의 메모리 어레이를 제조할 때, 프로세스면 및 비용면에 있어서 유리하다. 각각 기록 정보의 다른 각 메모리 어레이는, 「0」의 정보를 기록하는 메모리 소자와 「1」의 정보를 기록하는 메모리 소자를 임의로 조합한 배열이 상이한 것이다. 메모리 어레이마다, 이들 2종류의 메모리 소자의 배열을, 다르도록 형성하려고 하면, 예를 들어 메모리 어레이마다 대응하는 포토마스크가 필요해지는 등의 이유에 의해, 통상, 프로세스나 비용이 증가한다. 본 발명의 실시 형태 1 내지 3에 관한 메모리 어레이의 제조 방법에 의하면, 반도체층이나 제1 절연층 및 제2 절연층 등의 도포층의 형성 대상으로 하는 메모리 소자의 위치를, 마스크를 사용하지 않고 간이하게 메모리 어레이마다 변화시킬 수 있고, 이에 의해, 상기 2종류의 메모리 소자의 배열이 상이한 다종류의 메모리 어레이를 제조할 수 있다. 그 때문에, 각각 기록 정보가 다른 다수의 메모리 어레이를, 간편한 프로세스, 또한 저비용으로 제조하는 것이 가능하게 된다.
<메모리 회로>
본 발명의 실시 형태 1 내지 3에 관한 메모리 어레이를 함유하는 메모리 회로에 대해서 설명한다. 도 14는 본 발명에 관한 메모리 어레이를 사용한 메모리 회로의 일 구성예를 도시하는 블록도이다. 도 14에 도시한 바와 같이, 이 메모리 회로(130)는, 메모리 어레이(131)와, 링 오실레이터 회로(132)와, 카운터 회로(133)와, 플립플롭 회로(134)를 갖는다. 메모리 어레이(131)는, 본 발명에 관한 메모리 어레이이며, 예를 들어 실시 형태 1 내지 3에 관한 메모리 어레이(200), 메모리 어레이(300) 또는 메모리 어레이(500) 등이다.
이 메모리 회로(130)에 있어서, 링 오실레이터 회로(132)로부터 발생한 클럭 신호가, 카운터 회로(133)에 입력된다. 이에 의해, 카운터 회로(133)로부터 메모리 어레이(131)의 비트선(예를 들어 도 1에 도시한 비트선(12, 13)) 및 워드선(예를 들어 도 1에 도시한 워드선(10, 11))에 대하여, 선택 신호가 각각 출력된다. 이러한 선택 신호의 출력에 의해, 메모리 어레이(131) 내의 복수의 메모리 소자(예를 들어 도 1에 도시한 메모리 소자(14 내지 17)) 중에서, 정보의 판독 대상의 메모리 소자가 소정의 순서로 순차 선택된다. 이들 복수의 메모리 소자에 각각 기록되어 있는 각 정보(예를 들어 「0」 또는 「1」 등의 이치의 정보)는, 이 선택의 순서를 따라 순차 판독된다. 이 판독된 순서대로 배열되는 각 정보가, 메모리 어레이(131)의 고유 정보로서 메모리 어레이(131)로부터 플립플롭 회로(134)에 입력된다. 플립플롭 회로(134)는, 링 오실레이터 회로(132)로부터 입력된 클럭 신호와, 메모리 어레이(131)로부터 입력된 각 정보를 바탕으로, 이들 각 정보를 안정화 처리한다. 안정화 처리된 각 정보는, 메모리 어레이(131)의 고유 정보로서, 플립플롭 회로(134)로부터 메모리 회로(130)의 외부로 출력된다.
링 오실레이터 회로(132), 카운터 회로(133), 플립플롭 회로(134)의 각 회로에 포함되는 트랜지스터는, 일반적으로 사용되는 것이면 되고, 사용되는 재료, 형상은 특별히 한정되지 않는다. 또한, 이들 각 회로를 각각 전기적으로 접속하는 재료도, 일반적으로 사용될 수 있는 도전성 재료이면, 어떠한 것이어도 된다. 이들 각 회로의 접속 방법도, 전기적으로 도통을 취할 수 있으면, 어떠한 방법이어도 좋고, 각 회로간의 접속부의 폭 및 두께는 임의이다.
<메모리 어레이 시트>
본 발명에 관한 메모리 어레이 시트에 대해서 설명한다. 본 발명에 관한 메모리 어레이 시트의 일례는, 상술한 실시 형태 1 내지 3에 관한 메모리 어레이의 어느 것을 시트 상에 복수 조합하여 이루어지는 것이다. 이 메모리 어레이 시트에 있어서, 시트는, 시트상의 기판이며, 상술한 실시 형태 1 내지 3에 있어서의 기판 대신에 사용된다. 또한, 시트 상에 형성되는 복수의 메모리 어레이에 각각 기록되는 각 정보는, 서로 다르다. 이하, 이 메모리 어레이 시트를 본 발명의 실시 형태 4로서 설명한다.
(실시 형태 4)
도 15는 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 일 구성예를 도시하는 모식도이다. 도 15에 도시한 바와 같이, 본 실시 형태 4에 관한 메모리 어레이 시트(65)는, 시트(60) 상에 복수의 메모리 어레이, 예를 들어 4개의 메모리 어레이(61), 메모리 어레이(62), 메모리 어레이(63) 및 메모리 어레이(64)를 갖는다. 이들 4개의 메모리 어레이(61 내지 64)에는, 각각 다른 정보, 예를 들어 메모리 어레이마다 고유한 정보(고유 정보)가 기록되어 있다.
도 15에는, 설명의 간략화를 위해, 4개의 메모리 어레이(61 내지 64)를 갖는 메모리 어레이 시트(65)가 예시되어 있지만, 본 실시 형태 4에 관한 메모리 어레이 시트(65)는, 4개의 메모리 어레이(61 내지 64)를 갖는 것에 한정되지 않고, 2개 이상의 메모리 어레이를 갖는 것이어도 된다.
본 실시 형태 4에 있어서의 메모리 어레이(61 내지 64) 각각은, 예를 들어 상술한 실시 형태 1 내지 3에 관한 메모리 어레이(200, 300, 500)(도 1, 4, 8 참조)의 어느 것과 마찬가지 구성을 갖는다. 도 16은 본 발명의 실시 형태 4에 관한 메모리 어레이 시트를 더욱 상세하게 설명하는 모식도이다. 도 16에서는, 시트(60) 상에 형성되는 4개의 메모리 어레이(61 내지 64) 각각에 4개의 메모리 소자가 포함되는 메모리 어레이 시트(65)가 예시되어 있다.
상세하게는, 도 16에 도시한 바와 같이, 메모리 어레이(61 내지 64)는, 각각 서로 다른 이치의 정보(「0」 또는 「1」 등)가 기록된 2종류의 메모리 소자(66, 67)를 포함하는 4개의 메모리 소자의 조합을 갖는다.
본 실시 형태 4의 제1 예로서, 메모리 소자(66) 및 메모리 소자(67)는, 반도체층의 유무에 따라, 서로 다른 각 정보를 각각 기록하는 것이다. 즉, 메모리 소자(66) 및 메모리 소자(67)는, 상술한 실시 형태 1에 있어서의 2종류의 메모리 소자와 마찬가지이다. 구체적으로는, 메모리 소자(66)는, 상술한 실시 형태 1에 있어서 제1 전극(5)과 제2 전극(6) 사이의 영역에 반도체층(4)을 갖는 메모리 소자(14)(도 2, 3 참조)와 마찬가지 구성을 갖는다. 메모리 소자(67)는, 상술한 실시 형태 1에 있어서 반도체층(4)을 갖지 않는 메모리 소자(15)(도 2, 3 참조)와 마찬가지 구성을 갖는다.
또한, 본 실시 형태 4의 제2 예로서, 메모리 소자(66) 및 메모리 소자(67)는, 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록하는 것이다. 즉, 메모리 소자(66) 및 메모리 소자(67)는, 상술한 실시 형태 2에 있어서의 2종류의 메모리 소자와 마찬가지이다. 구체적으로는, 메모리 소자(66)는, 상술한 실시 형태 2에 있어서 제1 전극(25)과 제2 전극(26) 사이의 영역에 반도체층(24)을 갖는 메모리 소자(34)(도 5 내지 7 참조)와 마찬가지 구성을 갖는다. 메모리 소자(67)는, 상술한 실시 형태 2에 있어서 제1 전극(25)과 제2 전극(26) 사이의 영역에 상기 반도체층(24)과는 전기 특성이 다른 반도체층(27)을 갖는 메모리 소자(35)(도 5 내지 7 참조)와 마찬가지 구성을 갖는다.
또한, 본 실시 형태 4의 제3 예로서, 메모리 소자(66) 및 메모리 소자(67)는, 제1 절연층과 제2 절연층에 의한 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록하는 것이다. 즉, 메모리 소자(66) 및 메모리 소자(67)는, 상술한 실시 형태 3에 있어서의 2종류의 메모리 소자와 마찬가지이다. 구체적으로는, 메모리 소자(66)는, 상술한 실시 형태 3에 있어서 제1 전극(45)과 제2 전극(46) 사이의 영역에 반도체층(44)을 덮는 제1 절연층(48)을 갖는 메모리 소자(54)(도 9a, 9b, 10 참조)와 마찬가지 구성을 갖는다. 메모리 소자(67)는, 상술한 실시 형태 3에 있어서 제1 전극(45)과 제2 전극(46) 사이의 영역에 반도체층(44)을 덮는 제2 절연층(49)을 갖는 메모리 소자(55)(도 9a, 9b, 10 참조)와 마찬가지 구성을 갖는다.
본 실시 형태 4에 있어서의 메모리 어레이(61 내지 64)는, 2종류의 메모리 소자(66, 67)가 상술한 실시 형태 1 내지 3의 모든 경우와 마찬가지 것이어도, 예를 들어 도 16에 도시한 바와 같이, 2종류의 메모리 소자(66, 67)를 포함하는 4개의 메모리 소자의 조합을 각각 다르게 한 것으로 되어 있다. 따라서, 이들 메모리 어레이(61 내지 64)에 각각 기록되는 각 정보는, 메모리 어레이끼리 서로 다른 고유 정보이다.
본 실시 형태 4에 관한 메모리 어레이 시트는, 상술한 실시 형태 1 내지 3의 어느 것과 마찬가지인 2종류의 메모리 소자를 조합하여 이루어지는 메모리 어레이를 시트 상에 복수 배치한 것이다. 따라서, 본 실시 형태 4에 관한 메모리 어레이 시트는, 상술한 실시 형태 1 내지 3의 어느 것의 경우와 마찬가지 작용 효과를 발휘한다.
(실시 형태 5)
다음에, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트에 대해서 설명한다. 본 실시 형태 5에 관한 메모리 어레이 시트는, 복수의 제1 배선과, 이들 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 이들 복수의 제1 배선과 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되는 복수의 메모리 소자를 구비하는 메모리 어레이를, 시트 상에 복수 조합하여 이루어지는 것이다. 이들 복수의 메모리 소자는, 제1 배선 패턴의 메모리 소자와 제2 배선 패턴의 메모리 소자의 2종류의 메모리 소자를 포함한다. 제1 배선 패턴은, 상술한 제1 배선 및 제2 배선 양쪽과 메모리 소자가 전기적으로 접속되는 배선 패턴이다. 제2 배선 패턴은, 상술한 제1 배선 및 제2 배선 중 적어도 한쪽과 메모리 소자가 전기적으로 접속되지 않은 배선 패턴이다. 이들 제1 배선 패턴 및 제2 배선 패턴은, 시트 상에 도포된 도전 재료를 포함한다. 또한, 시트상의 메모리 어레이에 기록되는 정보는, 이들 2종류의 메모리 소자를 임의로 조합한 배열에 의해 결정한다. 나아가, 시트 상에 형성되는 복수의 메모리 어레이에 각각 기록되는 각 정보는, 서로 다르다.
도 17은 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 개요 구성의 일례를 도시하는 모식도이다. 도 17에 도시한 바와 같이, 본 실시 형태 5에 관한 메모리 어레이 시트(75)는, 시트(70) 상에 복수의 메모리 어레이, 예를 들어 4개의 메모리 어레이(71, 72, 73, 74)를 갖는다. 이들 4개의 메모리 어레이에는, 각각 다른 정보(예를 들어 메모리 어레이에 고유한 ID 번호 등의 고유 정보)가 기록되어 있다.
도 17에는, 설명의 간략화를 위해, 4개의 메모리 어레이(71, 72, 73, 74)를 갖는 메모리 어레이 시트(75)가 예시되어 있지만, 본 실시 형태 5에 관한 메모리 어레이 시트(75)는, 4개의 메모리 어레이를 갖는 것에 한정되지 않고, 2개 이상의 메모리 어레이를 갖는 것이어도 된다.
도 18은 도 17에 도시한 메모리 어레이 시트의 구체적인 일 구성예를 도시하는 모식도이다. 본 실시 형태 5에 관한 메모리 어레이 시트(75)에 있어서, 제1 배선 패턴의 메모리 소자는, 복수의 제1 배선 중 1개와 전기적으로 접속되는 제1 전극과, 반도체층을 개재하여 제1 전극과 전기적으로 접속되는 제2 전극과, 적어도 1개의 제2 배선 중 1개와 전기적으로 접속되는 제3 전극을 갖는다. 한편, 제2 배선 패턴의 메모리 소자는, 복수의 제1 배선 중 1개와 제1 전극과의 전기적인 접속과, 제1 전극과 제2 전극과의 전기적인 접속과, 적어도 1개의 제2 배선 중 1개와 제3 전극과의 전기적인 접속 중 적어도 하나가 이루어져 있지 않은 것이다.
도 18에 도시한 바와 같이, 본 실시 형태 5에 관한 메모리 어레이 시트(75)는, 상기 제2 배선의 일례인 워드선(80, 81)과, 상기 제1 배선의 일례인 비트선(82, 83)과, 상기 복수의 메모리 소자의 일례인 메모리 소자(90 내지 105)와, 1개의 메모리 소자와 1개의 워드선을 전기적으로 접속하는 접속부(106 내지 109)와, 1개의 메모리 소자와 1개의 비트선을 전기적으로 접속하는 접속부(110 내지 119)를 시트(70) 상에 갖는다. 워드선(80, 81)은, 상술한 실시 형태 1 내지 3에 있어서의 워드선과 마찬가지이다. 비트선(82, 83)은, 상술한 실시 형태 1 내지 3에 있어서의 비트선과 마찬가지이다.
구체적으로는, 도 18에 도시한 바와 같이, 메모리 어레이(71)는, 워드선(80, 81)과, 비트선(82, 83)과, 메모리 소자(90 내지 93)와, 배선 등의 접속부(106 내지 109) 및 접속부(110 내지 113)를 시트(70) 상에 갖는다. 이 메모리 어레이(71)에 있어서, 메모리 소자(90)는, 접속부(106)에 의해 워드선(80)과 전기적으로 접속되고 또한 접속부(110)에 의해 비트선(82)과 전기적으로 접속된다. 메모리 소자(91)는, 접속부(107)에 의해 워드선(80)과 전기적으로 접속되고 또한 접속부(111)에 의해 비트선(83)과 전기적으로 접속된다. 메모리 소자(92)는, 접속부(108)에 의해 워드선(81)과 전기적으로 접속되고 또한 접속부(112)에 의해 비트선(82)과 전기적으로 접속된다. 메모리 소자(93)는, 접속부(109)에 의해 워드선(81)과 전기적으로 접속되고 또한 접속부(113)에 의해 비트선(83)과 전기적으로 접속된다. 즉, 이들 메모리 소자(90 내지 93)는, 모두, 제1 배선 및 제2 배선 양쪽과 메모리 소자가 전기적으로 접속되는 제1 배선 패턴의 메모리 소자이다. 이들 메모리 소자(90 내지 93)에는, 각각 동일한 정보(예를 들어 「0」 또는 「1」의 어느 한쪽 정보)가 기록된다.
또한, 도 18에 도시한 바와 같이, 메모리 어레이(72)는, 워드선(80, 81)과, 비트선(82, 83)과, 메모리 소자(94 내지 97)와, 배선 등의 접속부(106 내지 109) 및 접속부(114, 115)를 시트(70) 상에 갖는다. 이 메모리 어레이(72)에 있어서, 메모리 소자(94)는, 접속부(106)에 의해 워드선(80)과 전기적으로 접속되어 있지만, 비트선(82)과는 접속되어 있지 않다. 메모리 소자(95)는, 접속부(107)에 의해 워드선(80)과 전기적으로 접속되고 또한 접속부(114)에 의해 비트선(83)과 전기적으로 접속된다. 메모리 소자(96)는, 접속부(108)에 의해 워드선(81)과 전기적으로 접속되고 또한 접속부(115)에 의해 비트선(82)과 전기적으로 접속된다. 메모리 소자(97)는, 접속부(109)에 의해 워드선(81)과 전기적으로 접속되어 있지만, 비트선(83)과는 접속되어 있지 않다. 즉, 이들 메모리 소자(94 내지 97) 중, 메모리 소자(95, 96)는, 상술한 제1 배선 패턴의 메모리 소자이다. 한편, 메모리 소자(94, 97)는, 제1 배선 및 제2 배선 중 적어도 한쪽과 메모리 소자가 전기적으로 접속되지 않은 제2 배선 패턴의 메모리 소자이다. 이들 메모리 소자(94 내지 97)에는, 각각 「0」 또는 「1」의 정보가 기록된다. 이때, 제1 배선 패턴의 메모리 소자(95, 96)에 각각 기록되는 각 정보는 서로 동일하다. 제2 배선 패턴의 메모리 소자(94, 97)에 각각 기록되는 각 정보는, 서로 동일함과 함께 상기 메모리 소자(95, 96)와는 상이하다.
또한, 도 18에 도시한 바와 같이, 메모리 어레이(73)는, 워드선(80, 81)과, 비트선(82, 83)과, 메모리 소자(98 내지 101)와, 배선 등의 접속부(106 내지 109) 및 접속부(116 내지 118)를 시트(70) 상에 갖는다. 이 메모리 어레이(73)에 있어서, 메모리 소자(98)는, 접속부(106)에 의해 워드선(80)과 전기적으로 접속되어 있지만, 비트선(82)과는 접속되어 있지 않다. 메모리 소자(99)는, 접속부(107)에 의해 워드선(80)과 전기적으로 접속되고 또한 접속부(116)에 의해 비트선(83)과 전기적으로 접속된다. 메모리 소자(100)는, 접속부(108)에 의해 워드선(81)과 전기적으로 접속되고 또한 접속부(117)에 의해 비트선(82)과 전기적으로 접속된다. 메모리 소자(101)는, 접속부(109)에 의해 워드선(81)과 전기적으로 접속되고 또한 접속부(118)에 의해 비트선(83)과 전기적으로 접속된다. 즉, 이들 메모리 소자(98 내지 101) 중, 메모리 소자(99 내지 101)는, 상술한 제1 배선 패턴의 메모리 소자이다. 한편, 메모리 소자(98)는, 상술한 제2 배선 패턴의 메모리 소자이다. 이들 메모리 소자(98 내지 101)에는, 각각 「0」 또는 「1」의 정보가 기록된다. 이때, 제1 배선 패턴의 메모리 소자(99 내지 101)에 각각 기록되는 각 정보는 서로 동일하다. 제2 배선 패턴의 메모리 소자(98)에 기록되는 정보는, 상기 메모리 소자(99 내지 101)와는 상이하다.
또한, 도 18에 도시한 바와 같이, 메모리 어레이(74)는, 워드선(80, 81)과, 비트선(82, 83)과, 메모리 소자(102 내지 105)와, 배선 등의 접속부(106 내지 109) 및 접속부(119)를 시트(70) 상에 갖는다. 이 메모리 어레이(74)에 있어서, 메모리 소자(102)는, 접속부(106)에 의해 워드선(80)과 전기적으로 접속되고 또한 접속부(119)에 의해 비트선(82)과 전기적으로 접속된다. 메모리 소자(103)는, 접속부(107)에 의해 워드선(80)과 전기적으로 접속되어 있지만, 비트선(83)과는 접속되어 있지 않다. 메모리 소자(104)는, 접속부(108)에 의해 워드선(81)과 전기적으로 접속되어 있지만, 비트선(82)과는 접속되어 있지 않다. 메모리 소자(105)는, 접속부(109)에 의해 워드선(81)과 전기적으로 접속되어 있지만, 비트선(83)과는 접속되어 있지 않다. 즉, 이들 메모리 소자(102 내지 105) 중, 메모리 소자(102)는, 상술한 제1 배선 패턴의 메모리 소자이다. 한편, 메모리 소자(103 내지 105)는, 상술한 제2 배선 패턴의 메모리 소자이다. 이들 메모리 소자(102 내지 105)에는, 각각 「0」 또는 「1」의 정보가 기록된다. 이때, 제2 배선 패턴의 메모리 소자(103 내지 105)에 각각 기록되는 각 정보는 서로 동일하다. 제1 배선 패턴의 메모리 소자(102)에 기록되는 정보는, 상기 메모리 소자(103 내지 105)와는 상이하다.
이상과 같이, 메모리 어레이(71 내지 74)에 있어서는, 「0」 또는 「1」의 정보가 기록된 4개의 메모리 소자의 조합에 의한 배열이 각각 상이하다. 이에 의해, 메모리 어레이(71 내지 74)에는, 각각 다른 정보, 예를 들어 메모리 어레이마다의 고유 정보가 기록된다.
도 19는 도 18에 도시한 메모리 어레이 시트를 구성하는 2종류의 메모리 소자의 주변부를 발췌해서 도시하는 사시도이다. 도 19에는, 이들 2종류의 메모리 소자로서, 제2 배선 패턴의 메모리 소자(94)와 제1 배선 패턴의 메모리 소자(95)가 예시되어 있다. 단, 도 18에서는, 워드선(80)이 각 메모리 소자(94, 95)의 도면 상측(안측)에 도시되어 있지만, 도 19에서는, 이해를 용이하게 하기 위해서, 워드선(80)이 각 메모리 소자(94, 95)의 전방측에 도시되어 있다.
도 19에 도시한 바와 같이, 메모리 소자(94) 및 메모리 소자(95)는, 시트(70) 상에 형성되어 있다. 메모리 소자(94) 및 메모리 소자(95)의 양쪽 모두, 시트(70) 상에 제1 전극(85), 제2 전극(86), 절연층(87) 및 제3 전극(88)을 갖는다. 제3 전극(88)은, 절연층(87)에 의해, 제1 전극(85) 및 제2 전극(86)과 전기적으로 절연되어 있다. 제1 전극(85) 및 제2 전극(86)은, 예를 들어 절연층(87) 상에 있어서, 서로 이격한 상태에서 배열되어 있다. 메모리 소자(94) 및 메모리 소자(95)는, 각각 제1 전극(85)과 제2 전극(86) 사이의 영역에 반도체층(89)을 갖는다.
또한, 도 19에 도시한 바와 같이, 메모리 소자(94) 및 메모리 소자(95)는, 제3 전극(88)과 워드선(80)을 전기적으로 접속하는 접속부(106, 107)를 각각 갖는다. 이들 메모리 소자(94) 및 메모리 소자(95) 중, 메모리 소자(95)는, 또한 제1 전극(85)과 비트선(83)을 전기적으로 접속하는 접속부(114)를 갖는다. 접속부(114)는, 원하는 도포법에 의해 도포된 도전성 재료를 포함한다. 반면에, 메모리 소자(94)는, 제1 전극(85)과 비트선(82)를 전기적으로 접속하는 접속부를 갖고 있지 않다. 또한, 특히 도시하지 않지만, 각 메모리 소자(94, 95)에 있어서의 제2 전극(86)은, 배선을 개재해서 기준 전위선에 접속되어 있다.
도 19에 도시한 각 메모리 소자(94, 95)에 있어서는, 접속부(114)를, 메모리 소자(94)의 제1 전극(85)과 비트선(82) 사이 및 메모리 소자(95)의 제1 전극(85)과 비트선(83) 사이에 형성하는지 여부로, 각 메모리 소자(94, 95)에 각각 기록되는 정보, 예를 들어 「0」 또는 「1」이 결정된다. 즉, 각 메모리 소자(94, 95)는, 제1 전극과 비트선을 전기적으로 접속하는 접속부를 갖는지 여부(상술한 제1 배선 패턴 및 제2 배선 패턴의 어느 쪽 메모리 소자인지)에 따라, 서로 다른 각 정보를 각각 기록한다. 이와 같이 서로 배선 패턴이 다른 2종류의 메모리 소자끼리 기록되는 정보가 상이한 것은, 각 메모리 소자(94, 95)의 선택 시에, 즉 각 메모리 소자(94, 95)의 제3 전극(88)에 일정한 전압이 부여되었을 때, 접속부(114)를 갖는 메모리 소자(95)에는 전류가 흐르지만, 접속부를 갖지 않는 메모리 소자(94)에는 전류가 흐르지 않기 때문이다.
한편, 도 18에 도시한 메모리 어레이 시트(75)를 구성하는 4개의 메모리 어레이(71 내지 74)에 있어서, 메모리 소자(97, 98, 103 내지 105)는, 도 19에 도시한 메모리 소자(94)와 동일한 구조를 갖고 있다. 메모리 소자(90 내지 93, 96, 99 내지 102)는, 도 19에 도시한 메모리 소자(95)와 동일한 구조를 갖고 있다.
메모리 어레이(72)에 있어서는, 메모리 소자(95)에 예시되는 「제1 전극과 비트선을 전기적으로 접속하는 접속부를 갖는 메모리 소자(제1 배선 패턴의 메모리 소자)」와 메모리 소자(94)에 예시되는 「제1 전극과 비트선을 전기적으로 접속하는 접속부를 갖지 않는 메모리 소자(제2 배선 패턴의 메모리 소자)」의 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 기록되는 정보가 결정된다. 이 결정된 정보는, 메모리 어레이(72)에 고유한 ID 번호 등의 고유 정보로서, 메모리 어레이(72)에 기록할 수 있다. 예를 들어, 4개의 메모리 소자(94, 95, 96, 97)의 배열[메모리 소자(94), 메모리 소자(95), 메모리 소자(96), 메모리 소자(97)]에 있어서, 메모리 소자(95, 96)가 상기 접속부를 갖고 또한 메모리 소자(94, 97)가 상기 접속부를 갖지 않는 경우에는, [1,0,0,1] 또는 [0,1,1,0]의 정보가, 메모리 어레이(72)에 고유 정보로서 기록된다. 메모리 소자(95)가 상기 접속부를 갖고 또한 메모리 소자(94, 96, 97)가 상기 접속부를 갖지 않는 경우에는, [0,1,0,0] 또는 [1,0,1,1]의 정보가, 메모리 어레이(72)에 고유 정보로서 기록된다.
본 발명의 실시 형태 4, 5에 관한 메모리 어레이 시트는, 동일한 고유 정보가 기록되는 메모리 어레이가 반복해서 배치된 것이어도 되지만, 도 16, 18에 도시한 바와 같이, 각각 다른 고유 정보가 기록되는 복수의 메모리 어레이를 조합해서 이루어지는 것이 바람직하다. 그 쪽이, 이들 복수의 메모리 어레이의 조합을 갖는 메모리 어레이 시트를 개별의 메모리 어레이마다 잘라 나누는 것만으로, 기록시켜야 할 고유 정보의 다양성에 따른 메모리 어레이를 얻을 수 있기 때문이다.
본 실시 형태 5에서는, 메모리 소자와 비트선을 전기적으로 접속하는 접속부가 있는 제1 배선 패턴과, 이러한 접속부가 없는 제2 배선 패턴과의 어느쪽 배선 패턴의 메모리 소자인지에 따라, 복수의 메모리 소자 각각에 이치의 정보(예를 들어 「0」 또는 「1」의 정보)를 기록하고, 이들 복수의 메모리 소자를 임의로 조합한 배열에 의해, 메모리 어레이에 기록되는 정보를 결정한다. 이 때문에, 마스크 ROM 방식에 비교해서 간편한 도포법 등의 프로세스를 사용해서 저비용으로, 각각 다른 고유 정보가 기록된 복수의 메모리 어레이를 시트 상에 갖는 메모리 어레이 시트를 실현할 수 있다.
또한, 상술한 실시 형태 5에서는, 메모리 소자와 비트선이 전기적으로 접속되지 않은 제2 배선 패턴을 예시했지만, 본 발명은, 이것에 한정되는 것은 아니다. 상기 제2 배선 패턴은, 비트선 및 워드선 중 적어도 한쪽과 메모리 소자가 절연된 상태가 되는 배선 패턴이면 되고, 예를 들어 메모리 소자에 있어서의 제1 전극, 제2 전극 및 제3 전극 중 적어도 하나가 형성되어 있지 않은 배선 패턴(전극 패턴)이어도 되고, 메모리 소자의 제3 전극과 워드선을 전기적으로 접속하는 접속부가 형성되어 있지 않은 배선 패턴이어도 된다.
(시트)
본 실시 형태 4, 5에 있어서의 시트(예를 들어 도 15, 16에 도시한 시트(60) 또는 도 17, 18에 도시한 시트(70))는, 적어도 전극계가 배치되는 면이 절연성이면, 어떠한 재질의 것이어도 된다. 이러한 시트로서는, 예를 들어 실리콘 웨이퍼, 유리, 사파이어, 알루미나 소결체 등의 무기 재료의 것, 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, PVP, 폴리에스테르, 폴리카르보네이트, 폴리술폰, 폴리에테르술폰, 폴리에틸렌, 폴리페닐렌술피드, 폴리파라크실렌 등의 유기 재료의 것이 적합하게 사용된다.
또한, 시트는, 상기의 것에 한하지 않고, 예를 들어 실리콘 웨이퍼 상에 PVP막을 형성한 것이나, 폴리에틸렌테레프탈레이트 상에 폴리실록산막을 형성한 것 등, 복수의 재료가 적층된 것이어도 된다.
이들 중에서도, 필름 시트를 사용함으로써 롤 투 롤 방식 등에 의해, 동일한 시트 상에 다수의 메모리 어레이를 제조할 수 있다고 하는 관점에서, 폴리이미드, 폴리비닐알코올, 폴리비닐클로라이드, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리실록산, PVP, 폴리에스테르, 폴리카르보네이트, 폴리술폰, 폴리에테르술폰, 폴리에틸렌, 폴리페닐렌술피드, 폴리파라크실렌 등이 유기 재료로 이루어지는 군에서 선택되는 1종류 이상의 재료를 함유하는 것이 바람직하다.
<메모리 어레이 시트의 제조 방법>
본 발명에 관한 메모리 어레이 시트의 제조 방법에 대해서 설명한다. 본 발명에 관한 메모리 어레이 시트의 제조 방법은, 상술한 실시 형태 4에 관한 메모리 어레이 시트 또는 실시 형태 5에 관한 메모리 어레이 시트를 제조하는 것이다. 상술한 실시 형태 4에 관한 메모리 어레이 시트를 제조하는 경우의 제조 방법은, 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을, 적어도 포함하는 것이다. 상술한 실시 형태 5에 관한 메모리 어레이 시트를 제조하는 경우의 제조 방법은, 복수의 메모리 소자에 포함되는 메모리 소자마다, 제1 배선 및 제2 배선 양쪽과 메모리 소자가 전기적으로 접속되는 제1 배선 패턴, 또는 제1 배선 및 제2 배선 중 적어도 한쪽과 메모리 소자가 전기적으로 접속되지 않은 제2 배선 패턴을, 도포법에 의해 형성하는 도포 공정을 적어도 포함하는 것이다.
먼저, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제1 예를 구체적으로 설명한다. 도 20a는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제1 예에 있어서의 전반 공정을 예시하는 도면이다. 도 20b는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제1 예에 있어서의 후반 공정을 예시하는 도면이다. 이 제1 예로서의 메모리 어레이 시트의 제조 방법은, 상술한 실시 형태 1에 관한 메모리 어레이를 동일 시트 상에 복수 갖는 메모리 어레이 시트를 제조하는 것이다. 이 제조 방법에는, 이들 복수의 메모리 어레이를 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 20a에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST31)이 행해진다. 이 공정 ST31에서는, 시트(60) 상에 적어도 1개의 워드선(예를 들어 워드선(10, 11))과, 복수의 제3 전극(2)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 20a에 도시한 워드선(10, 11) 외에 필요한 워드선이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(2)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 시트(60) 상에 형성된다. 또한, 이들 워드선(10, 11) 및 제3 전극(2)은, 마스크를 통해서 진공 증착하는 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 워드선(10, 11) 및 제3 전극(2)의 형성은, 도 20a에 도시한 바와 같이, 시트(60)에 있어서의 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다. 이들 복수의 영역(61a 내지 64a)은, 각각 상술한 실시 형태 4에 있어서의 메모리 어레이(61 내지 64)가 형성되는 영역이다.
다음에, 도 20a에 도시한 바와 같이, 절연층 형성 공정(공정 ST32)이 행해진다. 이 공정 ST32에서는, 시트(60) 상에 복수의 절연층(3)이, 복수의 제3 전극(2)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(3)의 각각은, 제3 전극(2)에 상측으로부터 접함과 함께, 시트(60)와의 사이에 제3 전극(2)을 끼워서 덮는다. 이러한 절연층(3)의 형성은, 도 20a에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 20b에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST33)이 행해진다. 이 공정 ST33에서는, 복수의 비트선(예를 들어 비트선(12, 13) 등)과, 복수 쌍의 제1 전극(5) 및 제2 전극(6)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 비트선(12, 13)은, 워드선(10, 11)과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 시트(60) 상에 형성된다. 도 20b에 도시한 비트선(12, 13) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(12, 13)과 마찬가지로 형성된다. 제1 전극(5) 및 제2 전극(6)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(3) 상에 각각 형성된다. 이들 비트선(12, 13)과 제1 전극(5)이란, 마스크를 통해서 진공 증착하는 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 비트선(12, 13), 제1 전극(5) 및 제2 전극(6)의 형성은, 도 20b에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 20b에 도시한 바와 같이, 도포 공정(공정 ST34)이 행해진다. 이 공정 ST34에 있어서 대상으로 하는 도포층은, 반도체층(4)이다. 이 공정 ST34에서는, 기록되는 정보에 대응하여, 시트(60) 상의 복수의 메모리 소자 중에서 도포 대상의 메모리 소자가 선택된다. 계속해서, 선택된 도포 대상의 메모리 소자(도 20b에서는 메모리 소자(14))에 있어서의 제1 전극(5)과 제2 전극(6) 사이의 영역에, 반도체층(4)이, 도포법에 의해 형성된다. 예를 들어, 메모리 소자(14)가 제1 전극(5)과 제2 전극(6) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(4)이 형성된다. 한편, 이들 복수의 메모리 소자 중, 도포 대상으로 선택되어 있지 않은 메모리 소자(도 11에서는 메모리 소자(15))에는, 반도체층(4)이 형성되지 않는다.
이와 같이 해서, 시트(60) 상의 복수의 메모리 소자는, 반도체층(4)의 유무에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이에 의해, 시트(60) 상에 메모리 어레이(61, 62, 63, 64)가 형성된다. 이때, 반도체층(4)을 갖는 메모리 소자(14)와, 반도체층(4)을 갖지 않는 메모리 소자(15)의 배열은, 메모리 어레이(61, 62, 63, 64)에 있어서 각각 다르게 한다. 이러한 메모리 소자(14, 15)의 임의의 배열에 의해, 메모리 어레이(61, 62, 63, 64)의 각 고유 정보가 결정된다. 이 결과, 이들 메모리 어레이(61, 62, 63, 64) 각각에, 서로 다른 정보가 상기 고유 정보로서 기록됨과 함께, 이들 메모리 어레이(61, 62, 63, 64)를 갖는 메모리 어레이 시트(65)를 제작할 수 있다.
공정 ST34에 있어서의 도포법은, 특별히 한정되는 것은 아니지만, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하다. 그 중에서도, 전극 및 배선 등의 패턴 가공성, 원료 사용 효율의 관점에서, 도포법으로서 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제2 예를 구체적으로 설명한다. 도 21a는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제2 예에 있어서의 전반 공정을 예시하는 도면이다. 도 21b는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제2 예에 있어서의 후반 공정을 예시하는 도면이다. 이 제2 예로서의 메모리 어레이 시트의 제조 방법은, 상술한 실시 형태 2에 관한 메모리 어레이를 동일 시트 상에 복수 갖는 메모리 어레이 시트를 제조하는 것이다. 이 제조 방법에는, 이들 복수의 메모리 어레이를 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 21a에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST41)이 행해진다. 이 공정 ST41에서는, 시트(60) 상에 적어도 1개의 워드선(예를 들어 워드선(30, 31))과, 복수의 제3 전극(22)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 도 21a에 도시한 워드선(30, 31) 외에 필요한 워드선이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(22)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 시트(60) 상에 형성된다. 또한, 이들 워드선(30, 31) 및 제3 전극(22)은, 마스크를 통해서 진공 증착하는 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 워드선(30, 31) 및 제3 전극(22)의 형성은, 도 21a에 도시한 바와 같이, 시트(60)에 있어서의 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 21a에 도시한 바와 같이, 절연층 형성 공정(공정 ST42)이 행해진다. 이 공정 ST42에서는, 시트(60) 상에 복수의 절연층(23)이, 복수의 제3 전극(22)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(23)의 각각은, 제3 전극(22)에 상측으로부터 접함과 함께, 시트(60)와의 사이에 제3 전극(22)을 끼워서 덮는다. 이러한 절연층(23)의 형성은, 도 21a에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 21b에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST43)이 행해진다. 이 공정 ST43에서는, 복수의 비트선(예를 들어 비트선(32, 33) 등)과, 복수 쌍의 제1 전극(25) 및 제2 전극(26)이, 전술한 방법, 예를 들어 마스크를 통해서 진공 증착함으로써, 동시에 형성된다. 이때, 비트선(32, 33)은, 워드선(30, 31)과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 시트(60) 상에 형성된다. 도 21b에 도시한 비트선(32, 33) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(32, 33)과 마찬가지로 형성된다. 제1 전극(25) 및 제2 전극(26)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(23) 상에 각각 형성된다. 이들 비트선(32, 33)과 제1 전극(25)은, 마스크를 통해서 진공 증착하는 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 비트선(32, 33), 제1 전극(25) 및 제2 전극(26)의 형성은, 도 21b에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 21b에 도시한 바와 같이, 도포 공정(공정 ST44)이 행해진다. 이 공정 ST44에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 반도체층(24, 27)이다. 이 공정 ST44에서는, 기록되는 정보에 대응하여, 시트(60) 상의 복수의 메모리 소자 각각에 있어서의 제1 전극(25)과 제2 전극(26) 사이의 영역에, 반도체층(24) 또는 반도체층(27)이, 도포법에 의해 형성된다. 예를 들어, 메모리 소자(34)가 제1 전극(25)과 제2 전극(26) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(24)이 형성된다. 또한, 메모리 소자(35)가 제1 전극(25)과 제2 전극(26) 사이의 영역에, P3HT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 반도체층(27)이 형성된다.
이와 같이 해서, 시트(60) 상의 복수의 메모리 소자는, 반도체층(24, 27)의 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이에 의해, 시트(60) 상에 메모리 어레이(61, 62, 63, 64)가 형성된다. 이때, 반도체층(24)을 갖는 메모리 소자(34)와, 반도체층(27)을 갖는 메모리 소자(35)의 배열은, 메모리 어레이(61, 62, 63, 64)에 있어서 각각 다르게 한다. 이러한 메모리 소자(34, 35)의 임의의 배열에 의해, 메모리 어레이(61, 62, 63, 64)의 각 고유 정보가 결정된다. 이 결과, 이들 메모리 어레이(61, 62, 63, 64) 각각에, 서로 다른 정보가 상기 고유 정보로서 기록됨과 함께, 이들 메모리 어레이(61, 62, 63, 64)를 갖는 메모리 어레이 시트(65)를 제작할 수 있다.
공정 ST44에 있어서의 도포법은, 상술한 제1 예의 제조 방법에 있어서의 도포 공정(공정 ST34)의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예를 구체적으로 설명한다. 도 22a는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 전반 공정을 예시하는 도면이다. 도 22b는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 후반 공정을 예시하는 도면이다. 도 22c는, 본 발명의 실시 형태 4에 관한 메모리 어레이 시트의 제조 방법의 제3 예에 있어서의 도포 공정을 예시하는 도면이다. 이 제3 예로서의 메모리 어레이 시트의 제조 방법은, 상술한 실시 형태 3에 관한 메모리 어레이를 동일 시트 상에 복수 갖는 메모리 어레이 시트를 제조하는 것이다. 이 제조 방법에는, 이들 복수의 메모리 어레이를 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 반도체층 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 22a에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST51)이 행해진다. 이 공정 ST51에서는, 시트(60) 상에 적어도 1개의 워드선(예를 들어 워드선(50, 51))과, 복수의 제3 전극(42)이, 전술한 방법, 예를 들어 은 입자의 분산액을 도포하고, 필요에 따라 건조, 소결시켜서, 동시에 형성된다. 이때, 도 22a에 도시한 워드선(50, 51) 외에 필요한 워드선이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(42)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 시트(60) 상에 형성된다. 또한, 이들 워드선(50, 51) 및 제3 전극(42)은, 은 입자 분산액의 도포 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 워드선(50, 51) 및 제3 전극(42)의 형성은, 도 22a에 도시한 바와 같이, 시트(60)에 있어서의 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 22a에 도시한 바와 같이, 절연층 형성 공정(공정 ST52)이 행해진다. 이 공정 ST52에서는, 시트(60) 상에 복수의 절연층(43)이, 복수의 제3 전극(42)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(43)의 각각은, 제3 전극(42)에 상측으로부터 접함과 함께, 시트(60)와의 사이에 제3 전극(42)을 끼워서 덮는다. 이러한 절연층(43)의 형성은, 도 22a에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 22b에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST53)이 행해진다. 이 공정 ST53에서는, 복수의 비트선(예를 들어 비트선(52, 53) 등)과, 복수 쌍의 제1 전극(45) 및 제2 전극(46)이, 전술한 방법, 예를 들어 동일한 재료를 사용하여, 은 입자의 분산액을 도포하고, 필요에 따라 건조, 소결시켜서, 동시에 형성된다. 이때, 비트선(52, 53)은, 워드선(50, 51)과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 시트(60) 상에 형성된다. 도 22b에 도시한 비트선(52, 53) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(52, 53)과 마찬가지로 형성된다. 제1 전극(45) 및 제2 전극(46)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(43) 상에 각각 형성된다. 이들 비트선(52, 53)과 제1 전극(45)은, 은 입자 분산액의 도포 과정에서, 배선을 개재해서 전기적으로 접속하도록 형성된다. 이러한 비트선(52, 53), 제1 전극(45) 및 제2 전극(46)의 형성은, 도 22b에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 22b에 도시한 바와 같이, 반도체층 형성 공정(공정 ST54)이 행해진다. 이 공정 ST54에서는, 제작 예정의 복수의 메모리 소자 각각에 있어서의 제1 전극(45)과 제2 전극(46) 사이의 영역에, 절연층(43)과 접하도록 반도체층(44)이 형성된다. 예를 들어, 메모리 소자(54)(도 22c 참조)의 구성 요소인 제1 전극(45)과 제2 전극(46) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 절연층(43)의 상면에 접하는 반도체층(44)이 형성된다. 이것과 마찬가지로, 메모리 소자(55)(도 22c 참조)의 구성 요소인 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)이 형성된다. 이러한 반도체층(44)의 형성은, 도 22b에 도시한 바와 같이, 복수의 영역(61a 내지 64a) 각각에 대해서 행해진다.
다음에, 도 22c에 도시한 바와 같이, 도포 공정(공정 ST55)이 행해진다. 이 공정 ST55에 있어서 대상으로 하는 도포층은, 서로 전기 특성이 다른 제1 절연층(48) 또는 제2 절연층(49)이다. 이 공정 ST55에서는, 기록되는 정보에 대응하여, 시트(60) 상의 복수의 메모리 소자 각각에 있어서의 제1 전극(45)과 제2 전극(46) 사이의 영역에, 절연층(43)과는 반대측으로부터 반도체층(44)과 접하도록 제1 절연층(48) 또는 제2 절연층(49)이 형성된다. 예를 들어, 메모리 소자(54)에 대해서는, 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)을 덮도록, 제1 절연층(48)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 제1 절연층(48)이 형성된다. 메모리 소자(55)에 대해서는, 제1 전극(45)과 제2 전극(46) 사이의 영역에, 반도체층(44)을 덮도록, 제2 절연층(49)의 형성을 위한 절연성 재료를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 제2 절연층(49)이 형성된다.
이와 같이 해서, 시트(60) 상의 복수의 메모리 소자는, 제1 절연층(48) 및 제2 절연층(49)의 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이에 의해, 시트(60) 상에 메모리 어레이(61, 62, 63, 64)가 형성된다. 이때, 제1 절연층(48)을 갖는 메모리 소자(54)와, 제2 절연층(49)을 갖는 메모리 소자(55)의 배열은, 메모리 어레이(61, 62, 63, 64)에 있어서 각각 다르게 한다. 이러한 메모리 소자(54, 55)의 임의의 배열에 의해, 메모리 어레이(61, 62, 63, 64)의 각 고유 정보가 결정된다. 이 결과, 이들 메모리 어레이(61, 62, 63, 64) 각각에, 서로 다른 정보가 상기 고유 정보로서 기록됨과 함께, 이들 메모리 어레이(61, 62, 63, 64)를 갖는 메모리 어레이 시트(65)를 제작할 수 있다.
공정 ST55에 있어서의 도포법은, 상술한 제1 예의 제조 방법에 있어서의 도포 공정(공정 ST34)의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
다음에, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법을 구체적으로 설명한다. 도 23a는, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 전반 공정을 예시하는 도면이다. 도 23b는, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 후반 공정을 예시하는 도면이다. 도 23c는, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에 있어서의 도포 공정을 예시하는 도면이다. 본 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에는, 이 메모리 어레이 시트를 구성하는 복수의 메모리 어레이를 형성하기 위한 각종 공정, 예를 들어 제1 전극 배선 형성 공정과, 절연층 형성 공정과, 제2 전극 배선 형성 공정과, 반도체층 형성 공정과, 도포 공정이 포함된다.
구체적으로는, 도 23a에 도시한 바와 같이, 먼저, 제1 전극 배선 형성 공정(공정 ST61)이 행해진다. 이 공정 ST61에서는, 시트(70) 상에 적어도 1개의 워드선(예를 들어 워드선(80, 81))과, 복수의 제3 전극(88)과, 이들 워드선(80, 81)과 제3 전극(88)을 각각 전기적으로 접속하는 접속부(106 내지 109)가, 전술한 방법, 예를 들어 은 입자의 분산액을 도포하고, 필요에 따라 건조, 소결시켜서, 동시에 형성된다. 이때, 도 23a에 도시한 워드선(80, 81) 외에 필요한 워드선이 있는 경우에는, 필요 수의 워드선이, 소정의 방향을 길이로 해서 서로 이격해서 배열되도록 형성된다. 제3 전극(88)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 시트(70) 상에 형성된다. 이러한 워드선(80, 81), 제3 전극(88) 및 접속부(106 내지 109)의 형성은, 도 23a에 도시한 바와 같이, 시트(70)에 있어서의 복수의 영역(71a 내지 74a) 각각에 대해서 행해진다. 이들 복수의 영역(71a 내지 74a)은, 각각 상술한 실시 형태 5에 있어서의 메모리 어레이(71 내지 74)가 형성되는 영역이다.
다음에, 도 23a에 도시한 바와 같이, 절연층 형성 공정(공정 ST62)이 행해진다. 이 공정 ST62에서는, 시트(70) 상에 복수의 절연층(87)이, 복수의 제3 전극(88)에 대응하여, 전술한 방법, 예를 들어 인쇄법으로 형성된다. 이들 복수의 절연층(87)의 각각은, 제3 전극(88)에 상측으로부터 접함과 함께, 시트(70)와의 사이에 제3 전극(88)을 끼워서 덮는다. 이러한 절연층(87)의 형성은, 도 23a에 도시한 바와 같이, 복수의 영역(71a 내지 74a) 각각에 대해서 행해진다.
다음에, 도 23b에 도시한 바와 같이, 제2 전극 배선 형성 공정(공정 ST63)이 행해진다. 이 공정 ST63에서는, 복수의 비트선(예를 들어 비트선(82, 83) 등)과, 복수 쌍의 제1 전극(85) 및 제2 전극(86)이, 전술한 방법, 예를 들어 은 입자의 분산액을 도포하고, 필요에 따라 건조, 소결시켜서, 동시에 형성된다. 이때, 비트선(82, 83)은, 워드선(80, 81)과 교차하는 방향을 길이로 해서 서로 이격해서 배열되도록, 시트(70) 상에 형성된다. 도 23b에 도시한 비트선(82, 83) 외에 필요한 비트선이 있는 경우에는, 필요 수의 비트선이, 이들 비트선(82, 83)과 마찬가지로 형성된다. 제1 전극(85) 및 제2 전극(86)은, 제작 예정의 복수의 메모리 소자와 동일한 수만큼, 절연층(87) 상에 각각 형성된다. 이러한 비트선(82, 83), 제1 전극(85) 및 제2 전극(86)의 형성은, 도 23b에 도시한 바와 같이, 복수의 영역(71a 내지 74a) 각각에 대해서 행해진다.
다음에, 도 23b에 도시한 바와 같이, 반도체층 형성 공정(공정 ST64)이 행해진다. 이 공정 ST64에서는, 제작 예정의 복수의 메모리 소자 각각에 있어서의 제1 전극(85)과 제2 전극(86) 사이의 영역에, 절연층(87)과 접하도록 반도체층(89)이 형성된다. 예를 들어, 메모리 소자(90)(도 23c 참조)의 구성 요소인 제1 전극(85)과 제2 전극(86) 사이의 영역에, CNT를 포함하는 용액을 도포하고, 필요에 따라 건조시켜서, 절연층(87)의 상면에 접하는 반도체층(89)이 형성된다. 이것과 마찬가지로, 메모리 소자(91 내지 105)(도 23c 참조)의 각각의 구성 요소인 제1 전극(85)과 제2 전극(86) 사이의 영역에도, 반도체층(89)이 형성된다. 이러한 반도체층(89)의 형성은, 도 23b에 도시한 바와 같이, 복수의 영역(71a 내지 74a) 각각에 대해서 행해진다.
다음에, 도 23c에 도시한 바와 같이, 도포 공정(공정 ST65)이 행해진다. 이 공정 ST65에서는, 시트(70) 상의 메모리 소자(90 내지 105)의 각각마다, 비트선 및 워드선 양쪽과 메모리 소자가 전기적으로 접속되는 제1 배선 패턴, 또는 비트선 및 워드선 중 적어도 한쪽과 메모리 소자가 전기적으로 접속되지 않은 제2 배선 패턴이, 도포법에 의해 형성된다. 예를 들어, 기록되는 정보에 대응하여 메모리 소자(90 내지 105) 중에서 선택된 메모리 소자(90 내지 93, 95, 96, 99 내지 102) 각각에 있어서의 제1 전극과 비트선 사이의 영역에, 은 입자의 분산액을 도포하고, 필요에 따라 건조, 소결시켜서, 접속부(110 내지 119)가 형성된다. 이 경우, 접속부(110 내지 119)가 각각 형성된 메모리 소자(90 내지 93, 95, 96, 99 내지 102)는, 제1 배선 패턴의 메모리 소자가 된다. 접속부(110 내지 119)가 형성되지 않은 메모리 소자(94, 97, 98, 103 내지 105)는, 제2 배선 패턴의 메모리 소자가 된다.
이와 같이 해서, 시트(70) 상의 복수의 메모리 소자는, 제1 배선 패턴 및 제2 배선 패턴의 어느 것을 갖는지에 따라 전기 특성이 서로 다른(즉, 기록되는 정보가 서로 다른) 2종류의 메모리 소자로 구분 제작할 수 있다. 이에 의해, 시트(70) 상에 메모리 어레이(71, 72, 73, 74)가 형성된다. 이때, 비트선과 제1 전극을 전기적으로 접속하는 접속부를 갖는 제1 배선 패턴의 메모리 소자와, 비트선과 제1 전극을 전기적으로 접속하는 접속부를 갖지 않는 제2 배선 패턴의 메모리 소자의 배열은, 메모리 어레이(71, 72, 73, 74)에 있어서 각각 다르게 한다. 이러한 2종류의 메모리 소자의 임의의 배열에 의해, 메모리 어레이(71, 72, 73, 74)의 각 고유 정보가 결정된다. 이 결과, 이들 메모리 어레이(71, 72, 73, 74) 각각에, 서로 다른 정보가 상기 고유 정보로서 기록됨과 함께, 이들 메모리 어레이(71, 72, 73, 74)를 갖는 메모리 어레이 시트(75)를 제작할 수 있다.
공정 ST65에 있어서의 도포법은, 상술한 제1 예의 제조 방법에 있어서의 도포 공정(공정 ST34)의 경우와 마찬가지로, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것이 바람직하고, 이들 중에서도, 잉크젯법이 보다 바람직하다.
상술한 실시 형태 5에 관한 메모리 어레이 시트의 제조 방법에서는, 비트선과 제1 전극을 전기적으로 접속하는 접속부를 갖는 제1 배선 패턴과, 비트선과 제1 전극을 전기적으로 접속하는 접속부를 갖지 않는 제2 배선 패턴을, 도포법에 의해 구분 제작하고 있었지만, 본 발명은, 이것에 한정되는 것은 아니다. 예를 들어, 제2 배선 패턴은, 비트선과 제1 전극과의 전기적인 접속, 제1 전극과 제2 전극과의 전기적인 접속 및 워드선과 제3 전극과의 전기적인 접속 중 적어도 하나가 이루어져 있지 않은 배선 패턴으로 하고, 도포법에 의해, 메모리 소자마다 상기 접속부 또는 각종 전극을 형성할지 여부를 선택하거나 해서, 상기 제2 배선 패턴과, 「비트선과 전기적으로 접속되는 제1 전극과, 반도체층을 개재하여 제1 전극과 전기적으로 접속되는 제2 전극과, 워드선과 전기적으로 접속되는 제3 전극을 포함하는」 제1 배선 패턴을 구분 제작해도 된다.
상술한 바와 같이, 본 발명의 실시 형태 1, 2에 관한 메모리 어레이를 갖는 메모리 어레이 시트를 제조할 때는, 반도체층을 형성하기 전의 공정의 각 공정에 있어서, 동일 시트 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 게다가, 반도체층을 도포법에 의해 특정한 메모리 소자만큼 선택적으로 형성하거나, 서로 전기 특성이 다른 2종류의 반도체층을, 도포법에 의해 메모리 소자마다 구분 제작하거나 할 수 있다.
또한, 본 발명의 실시 형태 3에 관한 메모리 어레이를 갖는 메모리 어레이 시트를 제조할 때는, 반도체층을 형성할 때까지의 각 공정에 있어서, 동일 시트 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 게다가, 서로 구성 재료가 다른 제1 절연층 및 제2 절연층을, 도포법에 의해 메모리 소자마다 구분 제작할 수 있다.
또한, 본 발명의 실시 형태 5에 관한 메모리 어레이 시트를 제조할 때는, 반도체층을 형성할 때까지의 각 공정에 있어서, 동일 시트 상에 제작 예정의 전체 메모리 소자의 각 구성 요소를 일괄해서 형성한다고 하는, 일괄 프로세스를 사용할 수 있다. 게다가, 비트선 등의 배선과 메모리 소자를 전기적으로 접속하는 접속부를, 도포법에 의해 메모리 소자마다 구분 제작할 수 있다.
상술한 메모리 어레이 시트의 제조 방법의 어떤 경우에 있어서도, 도포법이라고 하는 간편한 방법을 사용함으로써 동일 공정에서, 「0」 또는 「1」의 어느 것의 정보를 기록하는 것이 가능한 메모리 소자를 구분 제작할 수 있다.
이러한 메모리 어레이 시트의 어느 것의 제조 방법도, 동일한 시트 상에, 각각 기록된 고유 정보가 다른 다수의 메모리 어레이를 제조할 때, 프로세스면 및 비용면에 있어서 유리하다. 각각 기록 정보가 다른 각 메모리 어레이는, 「0」의 정보를 기록하는 메모리 소자와 「1」의 정보를 기록하는 메모리 소자를 임의로 조합한 배열이 상이한 것이다. 메모리 어레이마다, 이들 2종류의 메모리 소자의 배열을, 다르도록 형성하고자 하면, 통상, 프로세스나 비용이 증가한다. 예를 들어, 각각 기록 정보가 다른 다수의 메모리 어레이를 제조하는 경우, 각 메모리 어레이에 대하여, 기록하는 정보에 대응한 포토마스크를 준비할 필요가 있고, 포토마스크의 사이즈는 유한하기 때문에, 마스크 사이즈에 따라, 제조할 수 있는 메모리 어레이의 수는 제한된다. 그 때문에, 동일한 시트 상에, 각각 기록된 고유 정보의 다른 메모리 어레이를 추가로 제조하고자 한 경우, 그 고유 정보에 대응한 별도의 포토마스크를 준비할 필요가 있다. 본 발명의 실시 형태 4, 5에 관한 메모리 어레이 시트의 제조 방법에 의하면, 반도체층이나 제1 절연층 및 제2 절연층 등의 도포층, 혹은 접속부 등의 배선 패턴의 형성 대상으로 하는 메모리 소자의 위치를, 마스크를 사용하지 않고 간이하게 메모리 어레이마다 변화시킬 수 있고, 이에 의해, 상기 2종류의 메모리 소자의 배열이 상이한 다종류의 메모리 어레이를 제조할 수 있다. 그 때문에, 각각 기록 정보가 다른 다수의 메모리 어레이가 동일 시트 상에 형성된 메모리 어레이 시트를, 간편한 프로세스, 또한 저비용으로 제조하는 것이 가능하게 된다. 또한, 이러한 메모리 어레이 시트를 메모리 어레이마다 잘라 나눔으로써, 이들 다수의 메모리 어레이를 간이하게 얻을 수 있다.
<무선 통신 장치>
본 발명에 관한 메모리 어레이를 함유하는 무선 통신 장치에 대해서 설명한다. 이 무선 통신 장치는, 예를 들어 RFID 태그와 같이, 리더/라이터에 탑재된 안테나로부터 송신되는 무선 신호(반송파)를 수신함으로써, 전기 통신을 행하는 장치이다.
무선 통신 장치의 일례로서의 RFID 태그의 구체적인 동작은, 예를 들어 이하와 같다. 리더/라이터에 탑재된 안테나로부터 송신된 무선 신호를, RFID 태그의 안테나가 수신한다. 수신된 무선 신호는, RFID 태그의 정류 회로에 의해 직류 전류로 변환된다. 이 직류 전류에 기초하여, RFID 태그가 기전한다. 다음에, 기전된 RFID 태그는, 리더/라이터로부터의 무선 신호를 바탕으로 커맨드를 취득하고, 이 커맨드에 따른 동작을 행한다. 그 후, RFID 태그는, 이 커맨드에 따른 결과의 회답을, 자신의 안테나로부터 리더/라이터의 안테나에 대한 무선 신호로서 송신한다. 또한, 커맨드에 따른 동작은, 적어도, 공지된 복조 회로, 제어 회로, 변조 회로에서 행해진다.
본 발명에 관한 무선 통신 장치는, 상술한 메모리 어레이를 갖는 메모리 회로와, 트랜지스터와, 안테나를, 적어도 갖는다. 트랜지스터는, 정류 회로 및 로직 회로에 있어서의 구성 요소이다. 로직 회로에는, 적어도, 복조 회로와, 제어 회로와, 변조 회로가 포함된다.
도 24는, 본 발명에 관한 메모리 어레이를 사용한 무선 통신 장치의 일 구성예를 도시하는 블록도이다. 도 24에 도시한 바와 같이, 이 무선 통신 장치(120)는, 메모리 회로(121)와, 안테나(122)와, 전원 생성부(123)와, 복조 회로(124)와, 변조 회로(125)와, 제어 회로(126)를 구비한다. 메모리 회로(121)는, 도 14에 도시한 메모리 회로(130)에 예시되는 바와 같이, ID 번호 등의 고유 정보가 판독 가능하게 기록된 메모리 어레이를 사용해서 구성된다. 이 메모리 회로(121)에 사용되는 메모리 어레이는, 상술한 실시 형태 1 내지 3에 관한 메모리 어레이, 또는 상술한 실시 형태 4, 5에 관한 메모리 어레이 시트로부터 잘라 나누어져 이루어지는 메모리 어레이이다. 안테나(122)는 리더/라이터 등의 외부 장치 사이에서 무선 신호를 송수신하는 것이다. 전원 생성부(123)는, 무선 통신 장치(120)에 있어서의 정류 회로로서 기능하는 것이다. 복조 회로(124), 변조 회로(125) 및 제어 회로(126)는, 무선 통신 장치(120)에 있어서의 로직 회로를 구성하는 회로이다. 이들 각 회로 및 안테나(122)는, 도 24에 도시한 바와 같이, 각각 배선을 개재해서 전기적으로 접속되어 있다.
이러한 무선 통신 장치(120)에 있어서, 안테나(122)는 외부 장치로부터 송신된 무선 신호(변조파 신호)를 수신한다. 전원 생성부(123)는 안테나(122)에서 수신된 변조파 신호를 직류 전류로 변환하는 정류를 행하고, 이에 의해 얻어진 직류 전류(전원)를 무선 통신 장치(120)의 각 구성부에 공급한다. 복조 회로(124)는, 이 변조파 신호를 복조하고, 이에 의해 얻어진 전기 신호(커맨드)를 제어 회로(126)로 송신한다. 메모리 회로(121)는, 메모리 어레이에 기록된 고유 정보를 데이터로 해서 유지하고 있다. 제어 회로(126)는, 복조 회로(124)로부터 수신한 전기 신호를 바탕으로 입수한 커맨드에 기초하여, 메모리 회로(121)로부터 데이터를 판독하고, 이 판독한 데이터를 변조 회로(125)로 송신한다. 변조 회로(125)는, 제어 회로(126)로부터 수신한 데이터를 변조하고, 이에 의해 생성한 변조파 신호를 안테나(122)로 송신한다. 안테나(122)는, 이 변조 회로(125)로부터의 변조파 신호를, 상기 데이터를 포함하는 무선 신호로서 외부 장치로 송신한다.
무선 통신 장치(120)는, 상술한 실시 형태 1 내지 3에 관한 메모리 어레이 또는 실시 형태 4, 5에 관한 메모리 어레이 시트로부터 잘라 나누어져 이루어지는 메모리 어레이를 사용해서 메모리 회로(121)가 구성되므로, 간편한 프로세스를 사용해서 저비용으로 제조되고 또한 다른 메모리 어레이와 상이한 고유 정보가 기록된 메모리 어레이를 구비할 수 있다.
무선 통신 장치(120)에 있어서, 입력 단자, 출력 단자, 안테나(122), 각 회로에 포함되는 트랜지스터는 일반적으로 사용되는 것이면 되고, 이들에 사용되는 재료, 이들 형상은 특별히 한정되지 않는다. 또한, 이들을 각각 전기적으로 접속하는 배선 등의 재료도, 일반적으로 사용될 수 있는 도전성 재료이면, 어떠한 것이든 무방하다. 이들 접속 방법도, 전기적으로 도통을 취할 수 있으면, 어떠한 방법이어도 되고, 접속을 위한 배선이나 전극 등의 폭, 두께는 임의이다.
실시예
이하, 본 발명을 실시예에 기초하여 더욱 구체적으로 설명한다. 또한, 본 발명은 하기의 실시예에 한정되는 것은 아니다.
(반도체 용액의 제작)
반도체 용액의 제작에서는, 먼저, P3HT(알드리치사 제조, 폴리(3-헥실티오펜))를 2.0㎎ 함유하는 클로로포름 용액(10ml)에, CNT(CNI사 제조, 단층 CNT, 순도 95%)를 1.0㎎ 첨가하고, 빙냉하면서, 초음파 호모지나이저(도쿄 리카 기카이 가부시키가이샤 제조, VCX-500)를 사용해서 출력 20%로 4시간 초음파 교반했다. 이에 의해, CNT 분산액 A11(용매에 대한 CNT 복합체 농도가 0.96g/l인 것)을 얻었다.
다음에, 멤브레인 필터(구멍 직경 10㎛, 직경 25㎜, 밀리포어사 제조 옴니포어 멤브레인)를 사용하여, 상기 CNT 분산액 A11의 여과를 행하고, 길이 10㎛ 이상의 CNT 복합체를 제거했다. 이에 의해 얻어진 여과액에, o-DCB(와코 쥰야꾸 고교 가부시키가이샤 제조)를 5ml 첨가한 후, 로터리 증발기를 사용하여, 저비점 용매인 클로로포름을 증류 제거하고, 이에 의해, 용매를 o-DCB에서 치환하고, CNT 분산액 B11을 얻었다. CNT 분산액 B11(1ml)에, o-DCB를 3ml 첨가하고, 이에 의해, 반도체 용액 A1(용매에 대한 CNT 복합체 농도가 0.03g/l인 것)을 얻었다.
(조성물의 제작예 1)
조성물의 제작예 1에서는, 절연층 용액 A2를 제작했다. 구체적으로는, 먼저, 메틸트리메톡시실란(61.29g(0.45몰)), 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란(12.31g(0.05몰)) 및 페닐트리메톡시실란(99.15g(0.5몰))을, 203.36g의 프로필렌글리콜모노부틸에테르(비점 170℃)에 용해했다. 여기에, 물(54.90g) 및 인산(0.864g)을, 교반하면서 첨가했다. 이에 의해 얻어진 용액을 배스 온도 105℃에서 2시간 가열하고, 내온을 90℃까지 올리고, 주로 부생하는 메탄올을 포함하는 성분을 유출시켰다. 계속해서, 배스 온도 130℃에서 2시간 가열하고, 내온을 118℃까지 올리고, 주로 물과 프로필렌글리콜모노부틸에테르를 포함하는 성분을 유출시켰다. 그 후, 실온까지 냉각하고, 고형분 농도 26.0중량%의 폴리실록산 용액 A3을 얻었다. 얻어진 폴리실록산 용액 A3 중의 폴리실록산의 중량 평균 분자량은, 6000이었다.
다음에, 얻어진 폴리실록산 용액 A3을 10g 칭량하고, 여기에, 프로필렌글리콜모노에틸에테르아세테이트(이하, PGMEA라고 한다)를 54.4g 혼합하고, 실온에서 2시간 교반했다. 이와 같이 해서, 절연층 용액 A2를 얻었다.
(조성물의 제작예 2)
조성물의 제작예 2에서는, 절연층 용액 B2를 제작했다. 구체적으로는, 폴리실록산 용액 A3을 10g 칭량하고, 여기에, 소정의 알루미늄 유기 화합물(알루미늄 비스(에틸아세토아세테이트)모노(2,4-펜탄디오나토), 가와켄 파인 케미컬 가부시키가이샤 제조, 상품명 "알루미늄 킬레이트 D")(0.13g)과, 프로필렌글리콜모노에틸에테르아세테이트(이하, 「PGMEA」라고 한다)(54.4g)를 혼합하여, 실온에서 2시간 교반했다. 이 결과, 절연층 용액 B2를 얻었다. 본 용액 중의 상기 폴리머의 함유량은, 상기 소정의 알루미늄 유기 화합물(알루미늄 킬레이트 D)의 100중량부에 대하여 2000중량부였다. 이 절연층 용액 B2를 대기 중, 실온에서 보존한바, 1개월이 지나도 석출물은 관찰되지 않고 안정되었다.
(합성예 1)
합성예 1에서는, 유기 성분으로서의 화합물 P1을 합성했다. 이 합성예 1에 있어서, 에틸아크릴레이트(이하, 「EA」라고 한다)와, 메타크릴산2-에틸헥실(이하, 「2-EHMA」라고 한다)과, 스티렌(이하, 「St」라고 한다)과, 글리시딜메타크릴레이트(이하, 「GMA」라고 한다)와, 아크릴산(이하, 「AA」라고 한다)의 공중합 비율(중량 기준)은, 20:40:20:5:15이다.
구체적으로는, 먼저, 질소 분위기의 반응 용기 중에, 150g의 디에틸렌글리콜 모노에틸에테르아세테이트(이하, 「DMEA」라고 한다)를 투입하고, 오일 배스를 사용해서 80℃까지 승온했다. 여기에, 20g의 EA, 40g의 2-EHMA, 20g의 St, 15g의 AA, 0.8g의 2,2'-아조비스이소부티로니트릴 및 10g의 DMEA를 포함하는 혼합물을, 1시간에 걸쳐 적하했다. 적하 종료 후, 6시간 중합 반응을 더 행하였다. 그 후, 1g의 히드로퀴논모노메틸에테르를 첨가하여, 중합 반응을 정지했다. 계속해서, 5g의 GMA, 1g의 트리에틸벤질암모늄 클로라이드 및 10g의 DMEA를 포함하는 혼합물을, 0.5시간에 걸쳐 적하했다. 적하 종료 후, 2시간 부가 반응을 더 행하였다. 이에 의해 얻어진 반응 용액을 메탄올로 정제함으로써 미반응 불순물을 제거하고, 추가로 24시간 진공 건조했다. 이 결과, 화합물 P1을 얻었다.
(합성예 2)
합성예 2에서는, 유기 성분으로서의 화합물 P2를 합성했다. 이 합성예 2에 있어서, 2관능 에폭시아크릴레이트 모노머(에폭시에스테르 3002A, 교에샤 가가꾸 가부시키가이샤 제조)와, 2관능 에폭시아크릴레이트 모노머(에폭시에스테르 70PA, 교에샤 가가꾸 가부시키가이샤 제조)와, GMA와, St와, AA와의 공중합 비율(중량 기준)은, 20:40:5:20:15이다.
구체적으로는, 먼저, 질소 분위기의 반응 용기 중에, 150g의 DMEA를 투입하고, 오일 배스를 사용해서 80℃까지 승온했다. 여기에, 20g의 에폭시 에스테르 3002A, 40g의 에폭시 에스테르 70PA, 20g의 St, 15g의 AA, 0.8g의 2,2'-아조비스이소부티로니트릴 및 10g의 DMEA를 포함하는 혼합물을, 1시간에 걸쳐 적하했다. 적하 종료 후, 6시간 중합 반응을 더 행하였다. 그 후, 1g의 히드로퀴논모노메틸에테르를 첨가하여, 중합 반응을 정지했다. 계속해서, 5g의 GMA, 1g의 트리에틸벤질암모늄클로라이드 및 10g의 DMEA를 포함하는 혼합물을, 0.5시간에 걸쳐 적하했다. 적하 종료 후, 2시간 부가 반응을 더 행하였다. 이에 의해 얻어진 반응 용액을 메탄올로 정제함으로써 미반응 불순물을 제거하고, 추가로 24시간 진공 건조했다. 이 결과, 화합물 P2를 얻었다.
(합성예 3)
합성예 3에서는, 유기 성분으로서의 화합물 P3을 합성했다. 화합물 P3은, 합성예 2에 있어서의 화합물 P2의 우레탄 변성 화합물이다.
구체적으로는, 먼저, 질소 분위기의 반응 용기 중에, 100g의 DMEA를 투입하고, 오일 배스를 사용해서 80℃까지 승온했다. 여기에, 10g의 화합물 P2(감광성 성분), 3.5g의 n-헥실이소시아네이트 및 10g의 DMEA를 포함하는 혼합물을, 1시간에 걸쳐 적하했다. 적하 종료 후, 추가로 3시간 반응을 행하였다. 이에 의해 얻어진 반응 용액을 메탄올로 정제함으로써 미반응 불순물을 제거하고, 추가로 24시간 진공 건조했다. 이 결과, 우레탄 결합을 갖는 화합물 P3을 얻었다.
(제조예 1)
제조예 1에서는, 도전 페이스트 A4를 제조했다. 구체적으로는, 먼저, 100ml의 클린 보틀에, 화합물 P1을 16g, 화합물 P3을 4g, 광중합 개시제 OXE-01(BASF 재팬 가부시키가이샤 제조)을 4g, 산 발생제 SI-110(산신 가가꾸 고교 가부시키가이샤 제조)을 0.6g, γ-부티로락톤(미쯔비시 가스 가가꾸 가부시키가이샤 제조)을 10g 넣고, 자전-공전 진공 믹서 "아와토리렌타로"(등록상표)(ARE-310, 가부시키가이샤 싱키 제조)로 혼합했다. 이에 의해, 감광성 수지 용액 46.6g(고형분78.5중량%)을 얻었다. 계속해서, 이 얻어진 감광성 수지 용액(8.0g)과 평균 입자 직경 0.2㎛의 Ag 입자(42.0g)을 혼합하고, 3개 롤러(상품명 "EXAKT M-50", EXAKT사 제조)를 사용해서 혼련했다. 이 결과, 50g의 도전 페이스트 A4를 얻었다.
(실시예 1)
실시예 1에서는, 본 발명의 실시 형태 1에 관한 메모리 어레이(도 1 내지 3 참조)를 제작했다. 구체적으로는, 먼저, 유리로 만든 기판(1)(막 두께 0.7㎜) 상에 저항 가열법에 의해, 마스크를 통해서 크롬을 5㎚ 및 금을 50㎚ 진공 증착하고, 이에 의해, 메모리 소자(14, 15, 16, 17)의 제3 전극(2), 워드선(10) 및 워드선(11)을 형성했다. 다음에, 절연층 용액 A2를, 상기 기판(1) 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하에서, 120℃에서 3분간 열처리하고, 질소 분위기 하 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(3)을 형성했다. 다음에, 저항 가열법에 의해, 금을 막 두께 50㎚가 되도록 진공 증착하고, 그 위에 포토레지스트(상품명 "LC100-10cP", 롬 앤드 하스 가부시키가이샤 제조)를 스핀 코트법으로 도포(1000rpm×20초)하고, 100℃에서 10분간 가열 건조했다.
계속해서, 상기와 같이 제작한 포토레지스트막을, 패럴렐라이트 마스크 얼라이너(캐논 가부시키가이샤 제조, PLA-501F)를 사용하여, 마스크를 개재해서 패턴 노광한 후, 자동 현상 장치(다키자와 산교 가부시키가이샤 제조, AD-2000)를 사용하여, 2.38중량%의 수산화 테트라메틸암모늄 수용액(상품명 "ELM-D", 미쯔비시 가스 가가꾸 가부시키가이샤 제조)으로 70초간 샤워 현상하고, 계속해서 물로 30초간 세정했다. 그 후, 에칭 처리액(상품명 "AURUM-302", 간또 가가꾸 가부시키가이샤 제조)으로 5분간 에칭 처리한 후, 물로 30초간 세정했다. 계속해서, 박리액(상품명 "AZ 리무버 100", AZ 일렉트로닉 머티리얼즈 가부시키가이샤 제조)에 5분간 침지해서 레지스트를 박리하고, 물로 30초간 세정 후, 120℃에서 20분간 가열 건조함으로써 제1 전극(5), 제2 전극(6), 비트선(12) 및 비트선(13)을 형성했다.
이들 제1 전극(5) 및 제2 전극(6)의 폭은 100㎛로 하고, 이들 전극간의 거리는 10㎛로 했다. 상기와 같이 전극이 형성된 기판(1) 상에 있어서, 메모리 소자(14, 17)에, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(4)을 형성했다. 이와 같이 해서, 실시예 1의 메모리 어레이를 얻었다.
다음에, 실시예 1의 메모리 어레이를 구성하는 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 구하였다.
실시예 1의 메모리 어레이의 메모리 소자(14 내지 17)에 있어서의 Id의 값(전류값)은, 후술하는 표 1에 나타낸다. 표 1을 참조하여 알 수 있는 바와 같이, 실시예 1에 있어서의, 반도체층(4)을 갖는 메모리 소자(14) 및 메모리 소자(17)와, 반도체층(4)을 갖고 있지 않은 메모리 소자(15) 및 메모리 소자(16)에 있어서, 제1 전극과 제2 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 1에 대해서, 메모리 소자(14) 및 메모리 소자(17)와, 메모리 소자(15) 및 메모리 소자(16) 사이에서, 서로 다른 정보가 기록되어 있는 것을 확인할 수 있었다.
(실시예 2)
실시예 2에서는, 상술한 실시예 1에 있어서의 유리로 만든 기판(1) 대신에 막 두께 50㎛의 PET 필름을 사용하고, 이 PET 필름제의 기판 상에, 도전 페이스트 A4를 스크린 인쇄로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치(상품명 "PEM-8M", 유니온 고가쿠 가부시키가이샤 제조)를 사용해서 노광한 후, 0.5%의 Na2CO3 용액으로 30초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 140℃, 30분간 큐어를 행하였다. 이에 의해, 메모리 소자(14, 15, 16, 17)의 제3 전극(2), 워드선(10) 및 워드선(11)을 형성했다.
다음에, 절연층 용액 A2를, 상기 PET 필름제의 기판 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하에서, 120℃에서 3분간 열처리하고, 질소 분위기 하 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(3)을 형성했다.
다음에, 상기 PET 필름제의 기판 상에 도전 페이스트 A4를 스크린 인쇄로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치 "PEM-8M"을 사용해서 노광한 후, 0.5%의 Na2CO3 용액으로 30초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 140℃, 30분간 큐어를 행하였다. 이에 의해, 제1 전극(5), 제2 전극(6), 비트선(12) 및 비트선(13)을 형성했다.
상기와 같이 전극이 형성된 기판 상에 있어서, 메모리 소자(14, 17)에, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(4)을 형성했다. 이와 같이 해서, 실시예 2의 메모리 어레이를 얻었다. 이 실시예 2의 메모리 어레이에 있어서의 각 메모리 소자의 제1 전극 및 제2 전극의 폭 및 간격은, 실시예 1과 마찬가지이다.
다음에, 실시예 2의 메모리 어레이를 구성하는 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 구하였다.
실시예 2의 메모리 어레이의 메모리 소자(14 내지 17)에 있어서의 Id의 값(전류값)은, 표 1에 나타낸다. 표 1을 참조하여 알 수 있는 바와 같이, 실시예 2에 있어서의, 반도체층(4)을 갖는 메모리 소자(14) 및 메모리 소자(17)와, 반도체층(4)을 갖고 있지 않은 메모리 소자(15) 및 메모리 소자(16)에 있어서, 제1 전극과 제2 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 2에 대해서, 메모리 소자(14) 및 메모리 소자(17)와, 메모리 소자(15) 및 메모리 소자(16) 사이에서, 서로 다른 정보가 기록되어 있는 것을 확인할 수 있었다.
(실시예 3)
실시예 3에서는, 본 발명의 실시 형태 2에 관한 메모리 어레이(도 4 내지 6 참조)를 제작했다. 구체적으로는, 먼저, 유리로 만든 기판(21)(막 두께 0.7㎜) 상에 저항 가열법에 의해, 마스크를 통해서 크롬을 5㎚ 및 금을 50㎚ 진공 증착하고, 이에 의해, 메모리 소자(34, 35, 36, 37)의 제3 전극(22) 및 워드선(30, 31)을 형성했다. 다음에, 절연층 용액 A2를, 상기 기판(21) 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하에서, 120℃에서 3분간 열처리하고, 질소 분위기 하에서, 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(23)을 형성했다. 다음에, 저항 가열법에 의해, 금을 막 두께 50㎚가 되도록 진공 증착하고, 그 위에 포토레지스트(상품명 "LC100-10cP", 롬 앤드 하스 가부시키가이샤 제조)을 스핀 코트법으로 도포(1000rpm×20초)하고, 100℃에서 10분간 가열 건조했다.
계속해서, 상기와 같이 제작한 포토레지스트막을, 패럴렐라이트 마스크 얼라이너(캐논 가부시키가이샤 제조, PLA-501F)를 사용하여, 마스크를 개재해서 패턴 노광한 후, 자동 현상 장치(다키자와 산교 가부시키가이샤 제조, AD-2000)를 사용하여, 2.38중량%의 수산화테트라메틸암모늄 수용액(상품명 "ELM-D", 미쯔비시 가스 가가꾸 가부시키가이샤 제조)으로 70초간 샤워 현상하고, 계속해서 물로 30초간 세정했다. 그 후, 에칭 처리액(상품명 "AURUM-302", 간또 가가꾸 가부시키가이샤 제조)으로 5분간 에칭 처리한 후, 물로 30초간 세정했다. 계속해서, 박리액(상품명 "AZ 리무버 100", AZ 일렉트로닉 머티리얼즈 가부시키가이샤 제조)에 5분간 침지해서 레지스트를 박리하고, 물로 30초간 세정 후, 120℃에서 20분간 가열 건조함으로써 제1 전극(25), 제2 전극(26), 비트선(32) 및 비트선(33)을 형성했다.
이들 제1 전극(25) 및 제2 전극(26)의 폭은 100㎛로 하고, 이들 전극간의 거리는 10㎛로 했다. 상기와 같이 전극이 형성된 기판(21) 상에 있어서, 메모리 소자(34, 37)에, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고 또한 메모리 소자(35, 36)에 20pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(24) 및 반도체층(27)을 형성했다. 이와 같이 해서, 실시예 3의 메모리 어레이를 얻었다.
다음에, 실시예 3의 메모리 어레이를 구성하는 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 구하였다.
실시예 3의 메모리 어레이의 메모리 소자(34 내지 37)에 있어서의 Id의 값(전류값)은, 후술하는 표 2에 나타낸다. 표 2를 참조하여 알 수 있는 바와 같이, 실시예 3에 있어서의, 반도체층(24)을 갖는 메모리 소자(34) 및 메모리 소자(37)와, 반도체층(27)을 갖는 메모리 소자(35) 및 메모리 소자(36)에 있어서, 제1 전극과 제2 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 3에 대해서, 메모리 소자(34) 및 메모리 소자(37)와, 메모리 소자(35) 및 메모리 소자(36) 사이에서, 서로 다른 정보가 기록되어 있는 것을 확인할 수 있었다.
(실시예 4)
실시예 4에서는, 본 발명의 실시 형태 3에 관한 메모리 어레이(도 8 내지 10 참조)를 제작했다. 구체적으로는, 먼저, 유리로 만든 기판(41)(막 두께 0.7㎜) 상에 저항 가열법에 의해, 마스크를 통해서 크롬을 5㎚ 및 금을 50㎚ 진공 증착하고, 이에 의해, 메모리 소자(54, 55, 56, 57)의 제3 전극(42) 및 워드선(50, 51)을 형성했다. 다음에, 절연층 용액 B2를, 상기 기판(41) 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하에서, 120℃에서 3분간 열처리하고, 질소 분위기 하에서, 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(43)을 형성했다. 다음에, 저항 가열법에 의해, 금을 막 두께 50㎚가 되도록 진공 증착하고, 그 위에 포토레지스트(상품명 "LC100-10cP", 롬 앤드 하스 가부시키가이샤 제조)를 스핀 코트법으로 도포(1000rpm×20초)하고, 100℃에서 10분간 가열 건조했다.
계속해서, 상기와 같이 제작한 포토레지스트막을, 패럴렐라이트 마스크 얼라이너(캐논 가부시키가이샤 제조, PLA-501F)를 사용하여, 마스크를 개재해서 패턴 노광한 후, 자동 현상 장치(다키자와 산교 가부시키가이샤 제조, AD-2000)를 사용하여, 2.38중량%의 수산화 테트라메틸암모늄 수용액(상품명 "ELM-D", 미쯔비시 가스 가가꾸 가부시키가이샤 제조)으로 70초간 샤워 현상하고, 계속해서 물로 30초간 세정했다. 그 후, 에칭 처리액(상품명 "AURUM-302", 간또 가가꾸 가부시키가이샤 제조)으로 5분간 에칭 처리한 후, 물로 30초간 세정했다. 계속해서, 박리액(상품명 "AZ 리무버 100", AZ 일렉트로닉 머티리얼즈 가부시키가이샤 제조)에 5분간 침지해서 레지스트를 박리하고, 물로 30초간 세정 후, 120℃에서 20분간 가열 건조함으로써 제1 전극(45), 제2 전극(46), 비트선(52) 및 비트선(53)을 형성했다.
이들 제1 전극(45) 및 제2 전극(46)의 폭은 100㎛로 하고, 이들 전극간의 거리는 10㎛로 했다. 상기와 같이 전극이 형성된 기판(41) 상에 있어서, 메모리 소자(54, 55, 56, 57)에, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(44)을 형성했다.
다음에, 폴리비닐알코올(PVA, 나카라이테스크 가부시키가이샤 제조)을 2중량%가 되도록 물에 용해하고, 이것을, 메모리 소자(54) 및 메모리 소자(57)의 각 반도체층(44) 상에 반도체층(44)을 덮도록 잉크젯법으로 150pl 도포했다. 또한, 폴리스티렌을 5중량%가 되도록 메틸에틸케톤(이하, 「MEK」라고 한다)에 용해하고, 이것을, 메모리 소자(55) 및 메모리 소자(56)의 각 반도체층(44) 상에 반도체층(44)을 덮도록 잉크젯법으로 150pl 도포했다. 그 후, 이들 도포액을, 질소 기류 하, 100℃, 10분간 열처리함으로써, 메모리 소자(54) 및 메모리 소자(57)의 각 반도체층(44) 상에 제1 절연층(48)을 형성하고, 또한 메모리 소자(55) 및 메모리 소자(56)의 각 반도체층(44) 상에 제2 절연층(49)을 형성했다. 이와 같이 해서, 실시예 4의 메모리 어레이를 얻었다.
다음에, 실시예 4의 메모리 어레이를 구성하는 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 구하였다.
실시예 4의 메모리 어레이의 메모리 소자(54 내지 57)에 있어서의 Id의 값(전류값)은, 후술하는 표 3에 나타낸다. 표 3을 참조하여 알 수 있는 바와 같이, 실시예 4에 있어서의, 제1 절연층(48)을 갖는 메모리 소자(54) 및 메모리 소자(57)와, 제2 절연층(49)을 갖는 메모리 소자(55) 및 메모리 소자(56)에 있어서, 제1 전극과 제2 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 4에 대해서, 메모리 소자(54) 및 메모리 소자(57)와, 메모리 소자(55) 및 메모리 소자(56) 사이에서, 서로 다른 정보가 기록되어 있는 것을 확인할 수 있었다.
(실시예 5 내지 13)
실시예 5 내지 13에서는, 표 3에 나타낸 조건에서, 상술한 실시예 4와 마찬가지로 하여 메모리 어레이를 제작했다. 얻어진 각 메모리 어레이의 메모리 소자에 대해서, 상술한 실시예 4와 마찬가지로, Vg=-3V, Vsd=-5V에 있어서의 Id의 값을 구하였다. 얻어진 결과는, 표 3에 나타낸다.
또한, 표 3에는, 제1 절연층(48) 및 제2 절연층(49)에 각각 사용한 재료가, 약칭으로 나타나 있다. 이들 약칭으로 나타나는 재료는, 이하와 같다.
「PVA」는, 폴리비닐알코올(나카라이테스크 가부시키가이샤 제조)을 2중량%가 되도록 물에 용해한 것이다. 「PVP」는, 폴리비닐페놀(알드리치사 제조)을 5중량%가 되도록 1-부탄올에 용해한 것이다. 「PMF」는, 폴리(멜라민-co-포름알데히드)(알드리치사 제조, 고형분 농도 84중량%, 1-부탄올 용액)를 5중량%가 되도록 1-부탄올에 용해한 것이다. 「CYEP」는, 시아노에틸풀루란(신에쯔 가가꾸 고교 가부시키가이샤 제조)을 5중량%가 되도록 MEK에 용해한 것이다. 「P(VDF-TrFE)」는, 폴리(불화비닐리덴-트리플루오로에틸렌)(Solvay사 제조, Solvene·250)를 5중량%가 되도록 PGMEA에 용해한 것이다. 「폴리실록산 용액 A3」은, 폴리실록산 용액 A3을 3중량%가 되도록 PGMEA에 용해한 것이다. 「폴리스티렌+DBU」는, 폴리스티렌을 5중량%가 되도록 또한 1,8-디아자비시클로[5.4.0]운데크-7-엔(DBU, 도꾜 가세이 고교 가부시키가이샤 제조, 일급)을 0.5중량%가 되도록, MEK에 용해한 것이다. 「폴리스티렌+DBN」은, 폴리스티렌을 5중량%가 되도록 또한 1,5-디아자비시클로[4.3.0]논-5-엔(DBN, 도꾜 가세이 고교 가부시키가이샤 제조, 일급)을 0.5중량%가 되도록, MEK에 용해한 것이다.
실시예 5 내지 13의 각각의 메모리 소자(54 내지 57)에 있어서의 상기 Id의 값은, 표 3에 나타낸다. 표 3을 참조하여 알 수 있는 바와 같이, 실시예 5 내지 13의 각각에 있어서의, 제1 절연층(48)을 갖는 메모리 소자(54) 및 메모리 소자(57)와, 제2 절연층(49)을 갖는 메모리 소자(55) 및 메모리 소자(56)에 있어서, 제1 전극과 제2 전극 사이를 흐르는 Id에 충분한 차가 있었다. 이 결과로부터, 실시예 5 내지 13의 각각에 대해서, 메모리 소자(54) 및 메모리 소자(57)와, 메모리 소자(55) 및 메모리 소자(56) 사이에서, 서로 다른 정보가 기록되어 있는 것을 확인할 수 있었다.
(실시예 14)
실시예 14에서는, 본 발명의 실시 형태 4에 있어서의 메모리 소자(66, 67)(도 16 참조)를, 상술한 실시 형태 1에 있어서의 메모리 소자(14, 15)(도 2 참조)와 마찬가지 구성으로 각각 제작하고, 실시 형태 4의 제1 예에 있어서의 메모리 어레이(61 내지 64)를 갖는 메모리 어레이 시트를 제작했다.
구체적으로는, 먼저, 폴리이미드제의 시트(60)(막 두께 0.02㎜) 상에 도전 페이스트 A4를 슬릿 다이 코트법으로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치(상품명 "PEM-8M", 유니온 고가쿠 가부시키가이샤 제조)를 사용해서 노광한 후, 0.5%의 KOH 용액에서 60초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 200℃, 30분간 큐어를 행하였다. 이에 의해, 메모리 소자(66, 67)의 제3 전극(2), 워드선(10) 및 워드선(11)을 형성했다.
다음에, 절연층 용액 A2를, 상기 시트(60) 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하 120℃에서 3분간 열처리하고, 질소 분위기 하 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(3)을 형성했다. 다음에, 도전 페이스트 A4를, 상기 시트(60) 상에 슬릿 다이 코트법으로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치(상품명 "PEM-8M", 유니온 고가쿠 가부시키가이샤 제조)를 사용해서 노광한 후, 0.5%의 KOH 용액에서 60초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 200℃, 30분간 큐어를 행하였다. 이에 의해, 제1 전극(5), 제2 전극(6), 비트선(12) 및 비트선(13)을 형성했다.
이들 제1 전극(5) 및 제2 전극(6)의 폭은 100㎛로 하고, 이들 전극간의 거리는 10㎛로 했다. 상기와 같이 제1 전극(5) 및 제2 전극(6)이 형성된 시트(60) 상에 있어서, 메모리 소자(66)에, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(4)을 형성했다. 이와 같이 해서, 실시예 14의 메모리 어레이 시트를 얻었다.
다음에, 실시예 14의 메모리 어레이 시트 내의 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값(전류값)을 구하였다.
실시예 14에 있어서, 반도체층(4)을 갖는 메모리 소자(66)에서는, μA 오더의 Id의 값이 관측되었다. 한편, 반도체층(4)을 갖지 않은 메모리 소자(67)에서는, Id의 값이 관측되지 않았다. 이 결과로부터, 메모리 소자(66) 및 메모리 소자(67)가 「1」 또는 「0」 등의 서로 다른 정보를 각각 기록하고 있는 것을 확인할 수 있었다. 나아가, 메모리 어레이(61 내지 64)에 있어서, 메모리 소자(66) 및 메모리 소자(67)의 배열 패턴이 각각 다르기 때문에, 이들 메모리 어레이(61 내지 64)가 다른 고유 정보를 각각 기록하고 있는 것을 확인할 수 있었다.
(실시예 15)
실시예 15에서는, 본 발명의 실시 형태 5에 있어서의 메모리 소자(90 내지 105)(도 18 참조)를, 도 19에 도시한 메모리 소자(94, 95)와 마찬가지 구성으로 각각 제작하고, 실시 형태 5에 있어서의 메모리 어레이(71 내지 74)를 갖는 메모리 어레이 시트를 제작했다.
구체적으로는, 먼저, 폴리이미드제의 시트(70)(막 두께 0.02㎜) 상에 도전 페이스트 A4를 슬릿 다이 코트법으로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치(상품명 "PEM-8M", 유니온 고가쿠 가부시키가이샤 제조)를 사용해서 노광한 후, 0.5%의 KOH 용액에서 60초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 200℃, 30분간 큐어를 행하였다. 이에 의해, 메모리 소자(90 내지 105)의 제3 전극(88), 워드선(80), 워드선(81) 및 접속부(106 내지 109)를 형성했다.
다음에, 절연층 용액 A2를, 상기 시트(70) 상에 스핀 코트법으로 도포(1000rpm×20초)하고, 대기 분위기 하 120℃에서 3분간 열처리하고, 질소 분위기 하 150℃에서 120분간 열처리함으로써, 막 두께 0.5㎛의 절연층(87)을 형성했다. 다음에, 도전 페이스트 A4를, 상기 시트(70) 상에 슬릿 다이 코트법으로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행하였다. 그 후, 노광 장치(상품명 "PEM-8M", 유니온 고가쿠 가부시키가이샤 제조)를 사용해서 노광한 후, 0.5%의 KOH 용액에서 60초간 침지 현상하고, 초순수로 린스 후, 건조 오븐에서 200℃, 30분간 큐어를 행하였다. 이에 의해, 제1 전극(85), 제2 전극(86), 비트선(82) 및 비트선(83)을 형성했다.
이들 제1 전극(85) 및 제2 전극(86)의 폭은 100㎛로 하고, 이들 전극간의 거리는 10㎛로 했다. 상기와 같이 제1 전극(85) 및 제2 전극(86)이 형성된 시트(70) 상에 있어서, 100pl의 반도체 용액 A1을 잉크젯법으로 도포하고, 핫 플레이트 상에서 질소 기류 하, 150℃에서 30분간의 열처리를 행함으로써 반도체층(89)을 형성했다. 다음에, 제1 전극(85) 및 제2 전극(86)이 형성된 시트(70) 상에 있어서, 메모리 소자(90 내지 93, 95, 96, 99 내지 102)에만, 30pl의 도전 페이스트 A4를 잉크젯법으로 도포하고, 건조 오븐에서 100℃, 10분간 프리베이크를 행한 후, 건조 오븐에서 200℃, 30분간 큐어를 더 행함으로써 접속부(110 내지 119)를 형성했다. 이와 같이 해서, 실시예 15의 메모리 어레이 시트를 얻었다.
다음에, 실시예 15의 메모리 어레이 시트 내의 메모리 소자에 있어서의 제1 전극과 제2 전극 사이의 전기 특성을 측정했다. 구체적으로는, 이 전기 특성으로서, 메모리 소자에 있어서의 제3 전극의 전압(Vg)을 바꾸었을 때의, 제1 전극과 제2 전극 사이에 있어서의 전류(Id) 및 전압(Vsd)을 측정했다. 이 측정에는 반도체 특성 평가 시스템 4200-SCS형(케이슬리 인스트루먼츠 가부시키가이샤 제조)을 사용하여, 대기 중에서 측정했다. 이에 의해, Vg=-3V, Vsd=-5V에 있어서의 Id의 값(전류값)을 구하였다.
실시예 15에 있어서, 접속부(110 내지 119)를 갖는, 즉 제1 배선 패턴을 갖는 메모리 소자(90 내지 93, 95, 96, 99 내지 102)에서는, μA 오더의 Id의 값이 관측되었다. 한편, 제1 전극(85)과 비트선(82) 또는 비트선(83)을 전기적으로 접속하는 접속부를 갖지 않는, 즉 제2 배선 패턴을 갖는 메모리 소자(94, 97, 98, 103 내지 105)에서는, Id의 값이 관측되지 않았다. 이 결과로부터, 제1 배선 패턴의 메모리 소자 및 제2 배선 패턴의 메모리 소자가 「1」 또는 「0」 등의 서로 다른 정보를 각각 기록하고 있는 것을 확인할 수 있었다. 나아가, 메모리 어레이(71 내지 74)에 있어서, 제1 배선 패턴의 메모리 소자 및 제2 배선 패턴의 메모리 소자의 배열 패턴이 각각 다르기 때문에, 이들 메모리 어레이(71 내지 74)가 다른 고유 정보를 각각 기록하고 있는 것을 확인할 수 있었다.
Figure 112018116478561-pct00001
Figure 112018116478561-pct00002
Figure 112018116478561-pct00003
이상과 같이, 본 발명에 관한 메모리 어레이, 메모리 어레이의 제조 방법, 메모리 어레이 시트, 메모리 어레이 시트의 제조 방법 및 무선 통신 장치는, 간편한 프로세스를 사용해서 저비용으로 제조 가능하며, 제조할 때마다 다른 고유 정보를 기록할 수 있는 메모리 어레이, 이것을 사용한 메모리 어레이 시트 및 무선 통신 장치의 실현에 적합하다.
1 : 기판
2 : 제3 전극
3 : 절연층
4 : 반도체층
5 : 제1 전극
6 : 제2 전극
10, 11 : 워드선
12, 13 : 비트선
14, 15, 16, 17 : 메모리 소자
21 : 기판
22 : 제3 전극
23 : 절연층
24, 27 : 반도체층
25 : 제1 전극
26 : 제2 전극
30, 31 : 워드선
32, 33 : 비트선
34, 35, 36, 37 : 메모리 소자
41 : 기판
42 : 제3 전극
43 : 절연층
44 : 반도체층
45 : 제1 전극
46 : 제2 전극
48 : 제1 절연층
49 : 제2 절연층
50, 51 : 워드선
52, 53 : 비트선
54, 55, 56, 57 : 메모리 소자
60 : 시트
61, 62, 63, 64 : 메모리 어레이
61a, 62a, 63a, 64a : 영역
65 : 메모리 어레이 시트
66, 67 : 메모리 소자
70 : 시트
71, 72, 73, 74 : 메모리 어레이
71a, 72a, 73a, 74a : 영역
75 : 메모리 어레이 시트
80, 81 : 워드선
82, 83 : 비트선
85 : 제1 전극
86 : 제2 전극
87 : 절연층
88 : 제3 전극
89 : 반도체층
90, 91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105 : 메모리 소자
106, 107, 108, 109, 110, 111, 112, 113, 114, 115, 116, 117, 118, 119 : 접속부
120 : 무선 통신 장치
121 : 메모리 회로
122 : 안테나
123 : 전원 생성부
124 : 복조 회로
125 : 변조 회로
126 : 제어 회로
130 : 메모리 회로
131 : 메모리 어레이
132 : 링 오실레이터 회로
133 : 카운터 회로
134 : 플립플롭 회로
200, 300, 500 : 메모리 어레이

Claims (27)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 복수의 제1 배선과,
    상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과,
    상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자
    를 기판 상에 구비하며,
    상기 제1 전극 및 상기 제2 전극의 어느 한쪽은, 상기 복수의 제1 배선 중 1개에 접속되고,
    상기 복수의 메모리 소자 중 적어도 1개는, 상기 제1 전극과 상기 제2 전극 사이의 영역에 도포층을 갖고,
    상기 복수의 메모리 소자는, 상기 도포층에 의해 상기 제1 전극과 상기 제2 전극 사이의 전기 특성이 서로 다른 2종류의 메모리 소자를 포함하고, 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과 접하도록 도포된 반도체 재료를 포함하는 반도체층을 각각 갖고,
    상기 도포층은, 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 도포된 절연성 재료를 포함하고, 상기 반도체층의 전기 특성을 서로 다른 전기 특성으로 변화시키는 제1 절연층 또는 제2 절연층이고,
    상기 2종류의 메모리 소자 중, 한쪽 종류의 메모리 소자는 상기 제1 절연층을 갖는 메모리 소자이고, 다른 쪽 종류의 메모리 소자는 상기 제2 절연층을 갖는 메모리 소자이고,
    상기 한쪽 종류의 메모리 소자 및 상기 다른 쪽 종류의 메모리 소자는, 상기 제1 절연층과 상기 제2 절연층에 의한 상기 반도체층의 전기 특성의 상이에 따라, 서로 다른 각 정보를 각각 기록하고,
    상기 2종류의 메모리 소자를 임의로 조합한 배열에 의해, 기록되는 정보가 결정되는 것을 특징으로 하는 메모리 어레이.
  8. 제7항에 있어서, 상기 반도체층은, 카본 나노 튜브, 그래핀, 풀러렌 및 유기 반도체로 이루어지는 군에서 선택되는 1종류 이상을 함유하는 것을 특징으로 하는 메모리 어레이.
  9. 제8항에 있어서, 상기 반도체층은, 카본 나노 튜브를 함유하는 것을 특징으로 하는 메모리 어레이.
  10. 제8항 또는 제9항에 있어서, 상기 카본 나노 튜브는, 상기 카본 나노 튜브의 표면의 적어도 일부에 공액계 중합체가 부착된 카본 나노 튜브 복합체를 함유하는 것을 특징으로 하는 메모리 어레이.
  11. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 기판 상에 구비하는 메모리 어레이의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하고,
    상기 도포층은, 반도체층이고,
    상기 도포 공정은, 기록되는 정보에 대응하여 상기 복수의 메모리 소자 중에서 선택된 도포 대상의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 반도체층을 형성하는 것을 특징으로 하는 메모리 어레이의 제조 방법.
  12. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 기판 상에 구비하는 메모리 어레이의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하고,
    상기 도포층은, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이고,
    상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 제1 반도체층 또는 상기 제2 반도체층을 형성하는 것을 특징으로 하는 메모리 어레이의 제조 방법.
  13. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 기판 상에 구비하는 메모리 어레이의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하고,
    상기 도포층은, 서로 전기 특성이 다른 제1 절연층 또는 제2 절연층이고,
    상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에는, 상기 절연층과 접하는 반도체층이 미리 형성되어 있고,
    상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 상기 제1 절연층 또는 상기 제2 절연층을 형성하는 것을 특징으로 하는 메모리 어레이의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 도포법은, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 어레이의 제조 방법.
  15. 제7항에 기재된 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트로서,
    상기 시트 상에 형성되는 복수의 상기 메모리 어레이에 각각 기록되는 각 정보는, 서로 다른 것을 특징으로 하는 메모리 어레이 시트.
  16. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하며,
    상기 도포층은, 반도체층이고,
    상기 도포 공정은, 기록되는 정보에 대응하여 상기 복수의 메모리 소자 중에서 선택된 도포 대상의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 반도체층을 형성하고,
    상기 시트 상에 형성되는 복수의 상기 메모리 어레이 각각에, 서로 다른 정보가 기록되는 것을 특징으로 하는 메모리 어레이 시트의 제조 방법.
  17. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하며,
    상기 도포층은, 서로 전기 특성이 다른 제1 반도체층 또는 제2 반도체층이고,
    상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 제1 반도체층 또는 상기 제2 반도체층을 형성하고,
    상기 시트 상에 형성되는 복수의 상기 메모리 어레이 각각에, 서로 다른 정보가 기록되는 것을 특징으로 하는 메모리 어레이 시트의 제조 방법.
  18. 복수의 제1 배선과, 상기 복수의 제1 배선과 교차하는 적어도 1개의 제2 배선과, 상기 복수의 제1 배선과 상기 적어도 1개의 제2 배선의 각 교점에 대응해서 설치되고, 서로 이격해서 배치되는 제1 전극 및 제2 전극과, 상기 적어도 1개의 제2 배선 중 1개에 접속되는 제3 전극과, 상기 제1 전극 및 상기 제2 전극과 상기 제3 전극을 전기적으로 절연하는 절연층을 각각 갖는 복수의 메모리 소자를 구비하는 메모리 어레이를 시트 상에 복수 조합하여 이루어지는 메모리 어레이 시트의 제조 방법으로서,
    상기 복수의 메모리 소자 중 적어도 1개의 메모리 소자에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 도포법에 의해 도포층을 형성하는 도포 공정을 포함하며,
    상기 도포층은, 서로 전기 특성이 다른 제1 절연층 또는 제2 절연층이고,
    상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에는, 상기 절연층과 접하는 반도체층이 미리 형성되어 있고,
    상기 도포 공정은, 기록되는 정보에 대응하여, 상기 복수의 메모리 소자 각각에 있어서의 상기 제1 전극과 상기 제2 전극 사이의 영역에, 상기 절연층과는 반대측으로부터 상기 반도체층과 접하도록 상기 제1 절연층 또는 상기 제2 절연층을 형성하고,
    상기 시트 상에 형성되는 복수의 상기 메모리 어레이 각각에, 서로 다른 정보가 기록되는 것을 특징으로 하는 메모리 어레이 시트의 제조 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 도포법은, 잉크젯법, 디스펜서법 및 스프레이법으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 메모리 어레이 시트의 제조 방법.
  20. 제7항에 기재된 메모리 어레이와,
    안테나
    를 적어도 구비하는 것을 특징으로 하는 무선 통신 장치.
  21. 제15항에 기재된 메모리 어레이 시트로부터 잘라 나누어져서 이루어지는 메모리 어레이와,
    안테나
    를 적어도 구비하는 것을 특징으로 하는 무선 통신 장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3706166B1 (en) * 2017-11-02 2023-02-08 Toray Industries, Inc. Integrated circuit, method for manufacturing same, and radio communication device using same
JP7354838B2 (ja) 2018-07-31 2023-10-03 東レ株式会社 半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法
JP7226331B2 (ja) * 2018-10-18 2023-02-21 東レ株式会社 電界効果型トランジスタの製造方法および無線通信装置の製造方法
JP7259368B2 (ja) * 2019-02-01 2023-04-18 富士通株式会社 抵抗変化素子の製造方法
US10991433B2 (en) 2019-09-03 2021-04-27 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7060863B2 (ja) * 2017-10-06 2022-04-27 株式会社Skb 戸パネルの支持構造

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288463A (ja) 1985-06-17 1986-12-18 Hitachi Ltd 半導体マスクリ−ドオンリメモリ
JPH0760863B2 (ja) * 1992-06-23 1995-06-28 カシオ計算機株式会社 薄膜マスクｒｏｍ
JP2000260886A (ja) 1999-03-11 2000-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US6417548B1 (en) * 1999-07-19 2002-07-09 United Microelectronics Corp. Variable work function transistor high density mask ROM
JP3484380B2 (ja) 1999-09-22 2004-01-06 沖電気工業株式会社 リードオンリメモリ
EP1679752B1 (en) 2003-10-30 2011-11-30 Panasonic Corporation Conductive thin film and thin-film transistor
JP4946438B2 (ja) * 2004-07-06 2012-06-06 コニカミノルタホールディングス株式会社 半導体装置、その製造方法及び電子装置
EP1717862A3 (en) * 2005-04-28 2012-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US7742351B2 (en) 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2008034083A (ja) * 2006-06-30 2008-02-14 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
US7541213B2 (en) 2006-07-21 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5400279B2 (ja) * 2007-06-07 2014-01-29 スパンション エルエルシー 半導体装置及びその製造方法並びに半導体製造装置
KR20100094192A (ko) 2009-02-18 2010-08-26 삼성전자주식회사 탄소나노튜브 박막을 이용한 에스램
JP2011139052A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体記憶装置
KR20130053097A (ko) * 2011-11-15 2013-05-23 한밭대학교 산학협력단 인쇄기술을 이용한 낸드 플래시 유기메모리 및 이의 제조방법
JP2014157941A (ja) * 2013-02-15 2014-08-28 Fujikura Ltd 有機薄膜トランジスタ及びその製造方法
JP6455008B2 (ja) 2013-08-29 2019-01-23 日鉄ケミカル＆マテリアル株式会社 ゲート絶縁膜、有機薄膜トランジスタ、及び有機薄膜トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7060863B2 (ja) * 2017-10-06 2022-04-27 株式会社Skb 戸パネルの支持構造

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