JP2022151732A - メモリセル、その製造方法、半導体記憶装置ならびにそれを備えた半導体装置、無線通信装置、センサ制御装置およびフレキシブルデバイス - Google Patents

Abstract

【課題】簡易な回路構成で、回路動作速度を維持または向上しながら、消費電流を低下し、安定したロジックレベル出力が可能であるメモリセル及びそれを用いた半導体記憶装置を提供すること。【解決手段】メモリセル０１０は、基材と、基材上に１つ以上の第１の素子５０１及び１つ以上の第２の素子５１１を備える。第１の素子と第２の素子は、それぞれ少なくともゲート電極１０１、１１１、ソース又はドレイン電極３０１、３０２、３１１、３１２及びゲート絶縁層２０１、２１１を有し、第１の素子におけるソース又はドレイン電極のうちの一方が、第２の素子におけるソース又はドレイン電極のうちの一方と電気的に接続され、第１の素子と第２の素子とのうち少なくとも一方は、ソース又はドレイン電極の両方に接する半導体層４０１、４１１を有する。第１の素子の電気的特性と、第２の素子の電気的特性とは、互いに異なる。【選択図】図１

Description

本発明は、メモリセル、その製造方法、半導体記憶装置ならびにそれを備えた半導体装置、無線通信装置、センサ制御装置およびフレキシブルデバイスに関する。

近年、低コスト、大面積、フレキシブル、ベンダブルな電子機器の実現を目指して、インクジェット技術やスクリーン印刷などの塗布・印刷技術を用いた電子機器の製造方法が注目されている。そして、そのような塗布・印刷技術が適用できる半導体材料として、カーボンナノチューブ（ＣＮＴ）やグラフェン、有機半導体などの研究や開発が盛んに行われている。電子機器としては、例えば、ディスプレイやセンサ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）等の無線通信装置などが挙げられ、それらの制御回路やＩＣチップ内の駆動回路などに半導体素子が使用される。

一般的に、これらの装置はその回路内部に設定値や固有識別情報などを持たせるメモリを搭載している。特に、物流管理、商品管理、万引き防止などの様々な用途で利用が想定されるＲＦＩＤタグを用いたシステムでは、個々のＲＦＩＤタグが有する固有IＤそのものが重要な機能となる。

広く用いられるシリコン半導体や無機化合物半導体からなる素子を用いたＩＣでは、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）、フラッシュメモリなどのメモリ技術が活用されている。その原理は、マスクＲＯＭの場合は、トランジスタの閾値制御や、接続ビアや配線の有無により情報を記憶するものである。また、ＯＴＰの場合は、配線の通電による断線やトランジスタの電気的な破壊により情報を記憶するものである。また、フラッシュメモリの場合は、浮遊ゲートへの電気的な電荷の注入により情報を記憶するものである。

一方、塗布・印刷技術を用いたメモリにおいては、半導体そのものを塗布工程により位置選択的に形成できることから、半導体層の有無によりメモリの状態を定めるメモリアレイが開示されている。（例えば、特許文献１参照）

特許第６３５０７５７号公報

特許文献１に記載の技術は、１つの素子が半導体層の有無に応じて１ビットの情報を保持するものであるが、メモリアレイを構成し、各メモリセルの読み出しを行う際には、センスアンプなどの読み出し回路や、負荷となる抵抗やトランジスタなどの素子が必要である。

センスアンプを形成するにあたっては、素子のアナログ特性が極めて重要であり、例えばＭＯＳＦＥＴ（金属－酸化物－半導体電界効果トランジスタ）を用いる場合、その飽和領域におけるドレイン電圧依存性が小さいこと、また個々のＭＯＳＦＥＴの特性ばらつきが非常に少ないことなどが重要な要素になる。しかしながら、塗布・印刷技術を用いる半導体においては、各素子の特性ばらつきが、例えばシリコンのような無機結晶系の半導体素子に比べて大きくなる傾向にあり、高精度なセンスアンプの実現は難しいという課題があった。

一方、負荷を用いる場合には、負荷の値を適切に設計することでメモリ読み出し線の電圧レベルを“０”と“１”のデジタル化した値として読み出すことができ、アナログ回路を使用しない読み出し回路構成を実現することが可能である。しかしながら、塗布・印刷技術を用いる半導体ではメモリ素子そのものの特性ばらつきが大きく、負荷の設計が難しいとの課題があった。

そこで本発明は、メモリ読み出し速度を維持または向上しながら、消費電流が小さく、安定した出力が可能であるメモリセル、およびそれを用いた半導体記憶装置を提供することを目的とする。

本発明は、上記の課題を鑑みてなされたものであり、
基材と、前記基材上の１つ以上の第１の素子および１つ以上の第２の素子と、を備えてなるメモリセルであって、
前記第１の素子と前記第２の素子は、それぞれ少なくともゲート電極、ソース電極、ドレイン電極およびゲート絶縁層を有し、
前記第１の素子におけるソース電極またはドレイン電極のうちの一方が、前記第２の素子におけるソース電極またはドレイン電極のうちの一方と電気的に接続され、
前記第１の素子と前記第２の素子とのうち少なくとも一方は、ソース電極およびドレイン電極の両方に接する半導体層を有し、
前記第１の素子の電気的特性と、前記第２の素子の電気的特性と、が互いに異なること、
を特徴とするメモリセルである。

本発明により、簡易な回路構成で、回路動作速度を維持または向上しながら消費電流を低減し、安定した出力が可能であるメモリセル、およびそれを用いた半導体記憶装置が提供される。

図１は、本発明の実施の形態１に係るメモリセルを示す概略鳥瞰図である。 図２は、薄膜トランジスタ（ＴＦＴ）の電気的特性を模式的に示した一例である。 図３は、本発明の実施の形態２に係るメモリセルを示す概略鳥瞰図である。 図４は、本発明の実施の形態２に係るメモリセルを示す概略等価回路図である。 図５は、本発明の実施の形態３に係る半導体記憶装置を示す概略等価回路図である。 図６は、本発明の実施の形態４に係る半導体記憶装置を示す概略等価回路図である。 図７は、本発明の実施の形態に係る無線通信装置を示す模式図である。 図８は、本発明の実施の形態に係るセンサ制御装置を示す模式図である。 図９は、本発明の実施の形態に係る半導体装置を示す模式図である。 図１０は、本発明の実施例３における無線通信装置を示す模式図である。

以下、添付図面を参照して、本発明を実施するための形態（以下、「実施の形態」という）を説明する。なお、図面は模式的なものである。また、本発明は以下に説明する実施の形態によって限定されるものではない。以下において、特に注記のない場合、ＴＦＴは薄膜トランジスタのことを意味する。

＜メモリセル、半導体記憶装置＞
（実施の形態１）
図１は、本発明の実施の形態１に係るメモリセル０１０を模式的に示した概略鳥瞰図である。図１では、例えばＰＥＴ（ポリエチレンテレフタラート）等からなる基材００１の上に、１つのゲート電極１０１と、ゲート電極１０１上に形成されたゲート絶縁層２０１と、ソースもしくはドレインとなる２つの電極３０１、３０２と、電極３０１および３０２の両方に接する半導体層４０１と、からなる第１の素子５０１が形成されている。また、同一基材００１上に、１つのゲート電極１１１と、ゲート電極１１１上に形成されたゲート絶縁層２１１と、ソースまたはドレインとなる電極３１１、３１２と、電極３１１および３１２の両方に接する半導体層４１１と、からなる第２の素子５１１が形成されている。さらに、第１の素子５０１のソースまたはドレインとなる電極の一方である電極３０２と、第２の素子５１１のソースまたはドレインとなる電極の一方である電極３１２は、配線６０１により互いに電気的に接続されている。

本実施の形態１では、第１の素子５０１と第２の素子５１１はいずれもＴＦＴである。第１の素子５０１と第２の素子５１１は、例えば、それぞれの半導体層４０１と４１１の材料やその組成、密度などが異なることにより、互いに異なる電気的特性を示す。メモリセル０１０に記録された情報は、第１の素子５０１と第２の素子５１１の電気的特性の違いを利用した電気的な信号として読み出すことができる。

電気的特性の違いは、ソース電極－ゲート電極間の印加電圧に対するドレイン電流の特性差であることが、出力信号を電圧として容易に取り出せる観点から好ましい。また、電気的特性の違いは、第１の素子５０１と第２の素子５１１のそれぞれのソース電極－ゲート電極間に、素子がオン状態となる電圧を加えた場合のドレイン電流の差、すなわちＴＦＴのオン抵抗値の差であることがより好ましい。本実施の形態１においては、素子がオン状態となる電圧は、ＴＦＴのしきい値電圧を超える電圧を意味するが、必ずしもそれに限定されず、素子が有する電気的特性の違いを利用する限りにおいては、その方法は限定されない。なお、ＴＦＴのしきい値電圧は、ｇｍ法（外挿法）、極大法、定電流法などを用いて算出することができる。

上記の如き構成とすることにより、簡易な回路構成で、回路動作速度を維持または向上しながら、消費電流を低減し、安定した出力が可能であるメモリセルを提供することが可能となる。

メモリセルの読み出し動作について、以下に具体的に説明する。第１の素子５０１と第２の素子５１１に、各素子がオン状態となるソース電極－ゲート電極間電圧、例えば、ともに同じソース電極－ゲート電極間電圧となる電圧をそれぞれのゲートに印加すると、第１の素子５０１と第２の素子５１１が共にオン状態となる。そのため、電気的には、電極３０１が第１の素子５０１のオン抵抗を介して電極３０２に接続され、さらに電極３０２が配線６０１を介して電極３１２に接続され、電極３１２が第２の素子５１１のオン抵抗を介して電極３１１に接続される。ここで、各配線や各電極の抵抗、および各配線や各電極を接続するビア抵抗の値は、ＴＦＴのオン抵抗と比較すると無視できるほど小さい。そのため、電極３０１と電極３１１に印加された電圧差が、第１の素子５０１のオン抵抗と第２の素子５１１のオン抵抗の比率で決定される比に応じた電圧として、配線６０１に現れることになる。

この場合に、第１の素子５０１のオン抵抗が第２の素子５１１のオン抵抗より十分高ければ、電極６０１に現れる電圧は電極３１１に印加された電圧とほぼ等しくなる。そして、メモリセルとしては、電極３１１に印加された電圧にほぼ等しい電圧を出力することになる。一方、第１の素子５０１のオン抵抗が第２の素子５１１のオン抵抗より十分低ければ、電極６０１に現れる電圧は電極３０１に印加された電圧とほぼ等しくなる。そして、メモリセルとしては、電極３０１に印加された電圧にほぼ等しい電圧を出力することになる。ここで、電極３０１に印加された電圧にほぼ等しい電圧が出力される状態と、電極３１１に印加された電圧にほぼ等しい電圧が出力される状態を、それぞれメモリセルとしての記憶情報である“０”と“１”に当てはめることで、１ビットのメモリ情報を保持、読み出しすることが可能となる。

なお、第１の素子５０１のオン抵抗と第２の素子５１１のオン抵抗の間に十分な差がない場合には、配線６０１に出力される電圧は、電極３０１に印加された電圧と電極３１１に印加された電圧の間で、そのオン抵抗の比率に応じた任意の値をとることになる。その任意の値に複数のメモリ情報を当てはめることで、一つのメモリセルに複数ビットのメモリ情報を保存することも可能となる。

なお、読み出し時に第１の素子５０１のゲート電極に印加される電圧と第２の素子５１１のゲート電極に印加される電圧は、それぞれ等しい電圧でもかまわないし、異なる電圧であってもよい。各印加電圧は、第１の素子５０１および第２の素子５１１が所望の特性が得られる限りにおいては、特にその関係性は問わないが、第１の素子５０１および第２の素子５１１がともにオン状態となる電圧であることが好ましく、第１の素子５０１と第２の素子５１１それぞれに最適なオン状態を実現できる電圧であることがさらに好ましい。

なお、メモリセル０１０から情報を読み出さない場合には、第１の素子５０１および第２の素子５１１がともにオフ状態となる電圧をそれぞれのゲート電極に与えることが、消費電流や安定動作の点からは、好ましい。

ここで、第１の素子５０１の電気的特性と第２の素子５１１の電気的特性の違いについて、さらに好ましい形態を説明する。

図２は、ＴＦＴのドレイン電流の、ソース電極－ゲート電極間電圧依存性の特性を模式的に示した一例である。図２はｐチャネル型の導電型を有するＴＦＴの電流電圧特性であり、相互コンダクタンスｇｍがソース電極－ゲート電極間電圧Ｖｇｓ０の点で最大値ｇｍｍａｘをとるような特性を示す。

このような特性を有するＴＦＴにおいて、相互コンダクタンスの最大値ｇｍｍａｘをとるソース電極－ゲート電極間電圧Ｖｇｓが、第１の素子５０１ではＶｇｓ１、第２の素子５１１ではＶｇｓ２である場合を考える。このとき、Ｖｇｓ１≠Ｖｇｓ２とすることで、メモリセルの読み出し時に、第１の素子５０１のソース電極とゲート電極の間に印加する電圧と、第２の素子５１１のソース電極とゲート電極の間に印加する電圧が同じであっても、第１の素子５０１と第２の素子５１１のオン抵抗に差を生じさせることが可能となる。そのため、出力は第１の素子５０１と第２の素子５１１のオン抵抗の差に応じた電圧とすることができ、メモリセルとして所望の電圧を出力することが可能となる。

また、相互コンダクタンスの最大値ｇｍｍａｘが第１の素子５０１ではｇｍｍａｘ１、第２の素子５１１ではｇｍｍａｘ２である場合に、ｇｍｍａｘ１とｇｍｍａｘ２が異なることで、第１の素子５０１の電気的特性と第２の素子５１１の電気的特性が異なる状態を形成してもよい。この場合においても、メモリセル０１０からの情報の読み出し時に、第１の素子５０１のソース電極とゲート電極の間に印加する電圧と、第２の素子５１１のソース電極とゲート電極の間に印加する電圧が同じであっても、第１の素子５０１と第２の素子５１１のオン抵抗に差が生じる。そのため、出力は第１の素子５０１と第２の素子５１１のオン抵抗の差に応じた電圧となり、メモリセルとして所望の電圧を出力することが可能となる。

さらに、ｇｍｍａｘ１とｇｍｍａｘ２の差が一定以上であると、出力がよりデジタル化されやすくなり、より好ましい。特に、ｇｍｍａｘ１≧ｇｍｍａｘ２×２０、もしくはｇｍｍａｘ２≧ｇｍｍａｘ１×２０の関係性を満たすことで、出力がアナログ値ではなく、デジタル値として判定できるほど２値に分離しやすくなることから、より好ましい。さらに好ましくは、ｇｍｍａｘ１≧ｇｍｍａｘ２×５０、もしくはｇｍｍａｘ２≧ｇｍｍａｘ１×５０の関係性であり、さらにはｇｍｍａｘ１≧ｇｍｍａｘ２×１００、もしくはｇｍｍａｘ２≧ｇｍｍａｘ１×１００を満たすことがいっそう好ましい。

第１の素子５０１と第２の素子５１１の導電型が異なると、読み出し時の制御が容易になることから、より好ましい。これは、メモリセル０１０の記憶情報やそれぞれの素子の特性により、第１の素子５０１もしくは第２の素子５１１のソース電極電圧が変化するためである。その結果、素子に印加されるソース電極－ゲート電極間電圧が変化することになり、素子に印加するゲート電圧の制御が複雑になる。

例えば第１の素子５０１をｐチャネル型とし、第２の素子５１１をｎチャネル型とする場合を例に挙げる。このとき、第２の素子５１１の電極３１１の電圧に回路内部のローレベル電圧を印加し、第１の素子５０１の電極３０１に回路内部のハイレベル電圧を印加すると、第１の素子５０１のソース電極は電極３０１、第２の素子５１１のソース電極は電極３１１となる。第１の素子５０１および第２の素子５１１のソース電極がともに固定された電圧となり、それぞれの素子がオンの状態となるために、例えば、第１の素子５０１のゲート電極に回路内部のローレベル電圧を印加し、第２の素子５１１のゲート電極に回路内部のハイレベル電圧を印加するという、いわゆる単一電源の論理回路で用いるような、比較的単純な手法をとることができる。

本実施の形態１では、第１の素子５０１および第２の素子５１１は、ゲート電極がチャネル領域に対して基材側に存在する、いわゆるボトムゲート構造を示したが、所望の特性や効果が得られる限りにおいては、ゲート電極がチャネル領域に対して基材と反対側に存在する、いわゆるトップゲート構造でも良い。また、同様に、本実施の形態１では、半導体層がソース電極およびドレイン電極に対して基材と反対側で接する、いわゆるトップコンタクト型の構成を示したが、所望の特性や効果が得られる限りにおいては、半導体層がソース電極およびドレイン電極に対して基材側で接する、いわゆるボトムコンタクト型の構成でも良い。

第１の素子５０１および第２の素子５１１は、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁層が必ずしも１対である必要はなく、２対以上を並列接続したいわゆるマルチ構造や、複数のソース／ドレイン電極を共用して構成する、いわゆるフィンガー型構造であってもよい。さらに、ゲート電極が２つのＴＦＴの間で共通であり、かつ複数のソース・ドレイン電極およびチャネルを直列接続した、マルチゲート型であってもよい。

本実施の形態１において、メモリセルおよび半導体記憶装置を安価に実現する観点から、半導体層はいわゆる塗布・印刷法を用いて形成することが望ましい。さらに、半導体層を形成するために使用される材料の使用量を最小限に抑制するためには、ＴＦＴなどの素子を形成する部分にのみ半導体層を塗布・印刷することが好ましいことから、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷から選ばれる方法を用いることが好ましい。さらに、マスクや印刷版を事前に作製する必要がなく、メモリセルの情報パターンを任意に記録することが容易になるという観点から、インクジェット法、ディスペンサ法、ドロップキャスト法、ズル塗布法が特に好ましく用いられる。

本実施の形態１において、ゲート電極、ソース電極、ドレイン電極及び配線材料に用いられる材料は、一般的に電極として使用されうる導電材料であればいかなるものでもよい。例えば、酸化錫インジウム（ＩＴＯ）、金、銀、銅、アルミニウム、ポリシリコン、導電性ポリマー、炭素材料などが挙げられる。これらの電極材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。

本実施の形態１では、基材としてＰＥＴからなるフィルムを例示したが、基材は、少なくとも電極や素子が配置される面が絶縁されていればいかなる材質のものでもよい。例えば、シリコンウエハ、ガラス、ポリイミドなどが挙げられる。また、基材は、複数の材料が積層されたものであってもよい。なお、ロールツーロール等の安価な製造プロセスへの適用や、フレキシブルデバイス、ベンダブルデバイス等の曲率を有する装置への適用を踏まえると、基材はフィルム等のフレキシブル性に優れたものの方が好ましく、更に絶縁性や保護性など所望の機能性・特性が確保できる限りにおいては、極力薄いことが好ましい。

本実施の形態１において、ゲート絶縁層に含まれる材料は、所望の絶縁性が得られる限りにおいて、特に限定されない。例えば、酸化シリコン、アルミナ、ポリイミドなどが挙げられる。ロールツーロール等の安価な製造プロセスへの適用を踏まえ、塗布法や印刷法などに適用可能な材料である方が好ましい。

また、本実施の形態１において、半導体層４０１、４１１に含まれる材料は、所望の電気的特性が得られ、安価な製造プロセスが適用可能で、加工性に優れる限りにおいては特に限定されない。中でも、半導体層に含まれる材料が、有機半導体材料、カーボンナノチューブ（ＣＮＴ）、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上であることが、高い電気的特性を実現し、且つ塗布による形成が容易となる点で、より好ましい。特に、ＣＮＴが好ましく、ＣＮＴそのものの分散性といった加工性の観点から、ＣＮＴ表面の少なくとも一部に共役系重合体が付着したＣＮＴがいっそう好ましい。

また、複数のＣＮＴがネットワーク状に構成されることで、単体のＣＮＴを製造・配置することや複数のＣＮＴを配向させる場合に比べて、電気的特性と製造の簡便さを両立できることから、より好ましい。複数のＣＮＴがネットワーク状に構成される様子は、原子間力顕微鏡（ＡＦＭ）や透過電子顕微鏡（ＴＥＭ）により観察することができる。

更に、ＣＮＴは、ＴＦＴの特性ばらつきを抑制する点、および、複数のチャネル間に跨るリーク電流経路を抑制する点から、半導体型ＣＮＴを８０重量％以上含むことがより好ましい。さらに好ましくは、半導体型ＣＮＴを９０重量％以上含むことであり、特に好ましくは、半導体型ＣＮＴを９５重量％以上含むことである。

また、第１の素子５０１および第２の素子５１１の特性を調整するために、それぞれのＴＦＴの半導体層の上に電気的特性を変化させる第２絶縁層を配置してもよい。特に、導電型をｎ型とするためには、上記第２絶縁層が、例えば、アクリル樹脂、メタクリル樹脂、オレフィンポリマー、シクロオレフィンポリマー、ポリスチレン、ポリシロキサン、ポリイミド、ポリカーボネート、ビニルアルコール系樹脂、フェノール系樹脂の樹脂と、炭素原子と窒素原子との結合を含む有機化合物と、を含有するものであることが好ましい。また、上記有機化合物は、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有することが好ましい。より詳細には、有機化合物は、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物など、窒素原子およびリン原子の中から選ばれるいずれか１種以上を有する電子供与性化合物を含有することが好ましい。

なお、本実施の形態１では、図１で示したメモリセル内の第１の素子５０１と第２の素子５１１のゲート絶縁層２０１と２１１が分離されてなる一例を示したが、ゲート絶縁層は複数の素子にまたがって連続的に形成されていてもよい。

（実施の形態２）
図３は、本発明の実施の形態２に係るメモリセルを模式的に示した概略鳥瞰図であり、図３（ａ）は信号“１”を記憶するメモリセル０２１、図３（ｂ）は信号“０”を記憶するメモリセル０２２をそれぞれ示している。本実施の形態２は、メモリセルを形成する第１の素子および第２の素子のうち、いずれかの素子に半導体層が存在しないこと以外は、実施の形態１に示した構成と同様である。

図３（ａ）では、例えばＰＥＴ等からなるフィルム基材００２の上に、１つのゲート電極１０２と、ゲート電極１０２上に形成されたゲート絶縁層２０２と、ソースもしくはドレインとなる２つの電極３０３、３０４と、電極３０３および３０４の両方に接する半導体層４０２と、からなる第１の素子５０２が形成されている。また、同一基材００２上に、１つのゲート電極１１２と、ゲート電極１１２上に形成されたゲート絶縁層２１２と、ソースまたはドレインとなる電極３１３、３１４と、からなる第２の素子５１２が形成されている。さらに、第１の素子５０２のソースまたはドレインとなる電極の一方である電極３０４と、第２の素子５１２のソースまたはドレインとなる電極の一方である電極３１４は、配線６０２により互いに電気的に接続されている。メモリセル０２１を動作させる際は、電極３０３に印加される電圧が電極３１３に印加される電圧より高くなるように設定される。

また、図３（ｂ）では、例えばＰＥＴ等からなる基材フィルム基材００３の上に、１つのゲート電極１０３と、ゲート電極１０３上に形成されたゲート絶縁層２０３と、ソースもしくはドレインとなる１つの電極３０５、３０６と、からなる第１の素子５０３が形成されている。また、同一基材００３上に、１つのゲート電極１１３と、ゲート絶縁層２１３と、ソースまたはドレインとなる電極３１５、３１６と、電極３１５および３１６の両方に接する半導体層４１３と、からなる第２の素子５１３が形成されている。更に、第１の素子５０３のソースまたはドレインとなる電極３０６と、第２の素子５１３のソースまたはドレインとなる電極３１６は、配線６０３により互いに電気的に接続されている。メモリセル０２２を動作させる際は、電極３０５に印加される電圧が電極３１５に印加される電圧より高くなるように設定される。

メモリセル０２１、０２２はいずれも、ゲート電極－ソース電極間電圧に対するドレイン電流の電気的特性が異なる２つの素子を直列接続する構成のメモリセルである。

このとき、図３（ａ）においては、第１の素子５０２は半導体層４０２を有するＴＦＴである。また、第２の素子５１２は半導体層を有しておらず、電極３１３、３１４間が常に高抵抗状態の素子である。

また、図３（ｂ）においては、第１の素子５０３は半導体層を有しておらず、電極３０５、３０６間が常に高抵抗状態の素子である。また、第２の素子５１３は半導体層４１３を有するＴＦＴである。

本実施の形態２によれば、例えば、図３（ａ）のように第１の素子５０２にのみ半導体層４０２が存在し、電極３０３に印加される電圧を電極３１３に印加される電圧より高くする場合を“１”とし、図３（ｂ）のように第２の素子５１３にのみ半導体層４１３が存在し、電極３０５に印加される電圧を電極３１５に印加される電圧より高くする場合を“０”として記録するような、メモリセルを実現することができる。

メモリの読み出し時には、第１の素子と第２の素子のそれぞれにおいて、素子がオン状態となる電圧を印加する。このとき、半導体層のある素子のみが低抵抗状態となり、半導体層がない素子は高抵抗状態となる。そのため、低抵抗状態の素子側に印加された電圧が共通端子に出力され、出力がよりデジタル化されやすくなり、センスアンプなどの複雑な読み出し回路が不要となる。

例えば図３（ａ）のように、第１の素子５０２のみに半導体層４０２が存在すれば、第１の素子５０２は低抵抗状態、第２の素子５１２は高抵抗状態となり、出力である配線６０２には第１の素子５０２の電極３０３に印加されている電圧とほぼ同じ電圧が出力される。

なお、第１の素子および第２の素子それぞれにおいて、素子がＴＦＴである場合、そのトランジスタとしての導電型は特に限定されるものではなく、そのゲート電圧を制御回路において適切に制御できる限りにおいては、ｐチャネル型、ｎチャネル型、ａｍｂｉｐｏｌｅｒ型のいずれであってもよい。回路の制御をより容易にする観点からは、半導体層の存在する第１の素子はｐチャネル型の導電型を有し、半導体層の存在する第２の素子はｎチャネル型の導電型とすることが、好ましい。

図４は、図３の構造において、半導体層を有する第１の素子５０２をｐチャネル型のＴＦＴ、半導体層を有する第２の素子５１３をｎチャネル型ＴＦＴとした場合の等価回路図である。第１の素子５０２、５０３と第２の素子５１２、５１３のドレイン電極同士が配線６０２、６０３によりそれぞれ電気的に接続されている。また、図示しないが、第１の素子のソース電極３５３、３５４は回路内部のハイレベル電圧に、第２の素子のソース電極３５５、３５６は回路内部のローレベル電圧にそれぞれ接続されている。

ここで、図４に点線で示した第２の素子５１２と第１の素子５０３は、半導体層が存在しない素子を示している。このような構成とすることで、第１の素子と第２の素子が同じ導電型を有する場合のように、複数のゲート電極への印加電圧を回路内部に備える必要がなく、ゲート電圧を容易に制御することが可能となる。

本実施の形態２では、メモリセルへの記録情報が正論理の場合の例を示したが、メモリに記憶される情報は負論理であってもなんら問題はない。すなわち、図３（ａ）のように第１の素子５０２にのみ半導体層４０２が存在する場合を“０”、図３（ｂ）のように第２の素子５１３にのみ半導体層４１３が存在する場合を“１”として定義してもよい。

本実施の形態２におけるメモリセルは、第１の素子または第２の素子のいずれかに半導体層を形成することによって情報を記録する。したがって、半導体層を選択的に形成できることが望ましく、半導体層を全面に形成した後のエッチング処理、選択塗布形成、選択結晶成長などの方法が挙げられるが、プロセスコストおよび半導体材料使用量削減の観点から、選択塗布形成が好ましく、その方法はインクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷などが挙げられる。中でも、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法が、印刷版が不要との観点から好ましく、さらにインクジェット方式を用いることは、素子の形成サイズを微小化できる観点から、特に好ましい。

＜半導体記憶装置＞
（実施の形態３）
図５は、本発明の実施の形態３に係る半導体記憶装置を模式的に示した等価回路図である。この回路図に含まれるメモリセルは実施の形態２に示したものと同一である。図５（ａ）では、図４（ａ）に示した等価回路に対して、第１の素子５０２と第２の素子５１２のゲート電極に第１の制御回路７０１とそれへの入力配線７５１が追加されている。図５（ｂ）では、図４（ｂ）に示した等価回路に対して、第１の素子５０３と第２の素子５１３のゲート電極に第１の制御回路７０２とそれへの入力配線７５２が追加されている。

第１の制御回路７０１、７０２は、それぞれの入力配線７５１、７５２から入力される信号により、それぞれ接続されるゲート電極へ印加する電圧を制御する。具体的には、メモリセルの読み出し時には、各ゲート電極へ、それぞれの素子が共にオン状態となる電圧を印加する。また、メモリセルの非読み出し時には、各ゲート電極へ、それぞれの素子が共にオフ状態となる電圧を印加する。

上記の如き構成とすることにより、メモリセルの読み出し時、非読み出し時の制御が可能となり、簡易な回路構成で、回路動作速度を維持または向上させながら、消費電流を低減でき、安定した出力が可能である半導体記憶装置が提供できる。

（実施の形態４）
図６は、本発明の実施の形態４に係る半導体記憶装置を模式的に示した等価回路図である。この回路図に含まれるメモリセルは実施の形態３に示した構成と同一である。

図６では、１ビットのメモリ情報を保持するメモリセル５５０、５５１、５５２、５５３を備え、これらがメモリブロック５６０を構成している。ここで、本実施形態では４つのメモリセルの集合体をメモリブロックと称するが、一つのメモリブロック内のメモリセルの数や配置は特に限定されない。

それぞれのメモリセル５５０、５５１、５５２、５５３に含まれる第１の素子は、そのソース電極またはドレイン電極のうち、第２の素子のソース電極またはドレイン電極と接続されていない方の全ての電極が、第１の共通配線６３０に接続されている。第１の共通配線６３０は、ｐチャネル型の導電型を有するＴＦＴからなる第３の素子８００のドレイン電極と接続される。

また、それぞれのメモリセル５５０、５５１、５５２、５５３に含まれる第２の素子は、そのソース電極またはドレイン電極のうち、第１の素子のソース電極またはドレイン電極と接続されていない方の全ての電極が、第２の共通配線６３１に接続されている。第２の共通配線６３１は、ｎチャネル型の導電型を有するＴＦＴからなら第４の素子８０１のドレイン電極と接続される。

さらに、それぞれのメモリセル５５０、５５１、５５２、５５３は、第１の制御回路７０３、７０４、７０５、７０６により、読み出し状態と非読み出し状態がそれぞれ個別に制御される。さらに、メモリセル５５０、５５１、５５２、５５３からの出力は、出力配線６５１で共通に接続されている。また、第３の素子８００のソース電極は、回路内の電源に接続され、第４の素子８０１のソース電極は、回路内の基準電位、例えばグランド電位に接続され、第３の素子８００と第４の素子８０１のゲート電圧は、第２の制御回路７１０により制御される。

上記の如き構成とすることにより、簡易な回路構成で、回路動作速度を維持しまたは向上させながら、メモリブロックのサイズが小さく、消費電流が小さい、安定した出力が可能である半導体記憶装置が提供できる。

より具体的には、第３の素子８００および第４の素子８０１は、メモリブロック５６０の読み出し時と非読み出し時を切り替える動作を担うスイッチの役割を果たす。つまり、メモリブロック５６０内のメモリセルを読み出す場合には、第３の素子８００と第４の素子８０１がともにオン状態となるゲート電圧を第２の制御回路７１０から出力し、メモリブロック５６０を読み出し可能状態とする。それに対し、他のメモリブロックを読み出す際には、第２の制御回路７１０から第３の素子８００と第４の素子８０１がオフとなるゲート電圧を出力することで、メモリブロック５６０を読み出し不可状態とする。

このような構成とすることにより、例えば、複数のメモリブロックを備える回路において、メモリセルの読み出し、非読み出しの制御回路である７０３、７０４、７０５、７０６を複数のメモリブロックで共用することが可能となり、回路面積の削減が可能となる。また、出力配線６５１についても、複数のメモリブロックの間で共用することが可能となり、それぞれのメモリセルに保持されたメモリ情報を連続的なシリアルデータとして追加回路なく出力することが可能となり、回路面積の低減に寄与することもできる。また、併せて、メモリブロック５６０が非読み出し時に、第３の素子８００と第４の素子８０１がオフ状態となることで、メモリブロック５６０のリーク電流を低減することも可能となり、低消費電力化にも寄与する。

なお、本実施の形態４に示す半導体記憶装置において、それぞれのメモリブロックに保持されるメモリ情報は、半導体記憶装置の製造時に書き込まれる。なお、いわゆるマスクＲＯＭのようにフォトマスクを用いて書き込むと、フォトマスクに予めデザインされた情報しか書き込めず、多数の異なる情報を有する半導体記憶装置を製造するためには、多くのフォトマスクを必要とする。それに対し、インクジェット法、ディスペンサ法、ドロップキャスト法、またはノズル塗布法を用いて、メモリ情報の異なる半導体記憶装置を作り分けると、マスクや印刷版を事前に作製する必要がなく、メモリセルの情報パターンを任意に記録することが容易になるという観点から、特に好ましい。つまり、インクジェット法、ディスペンサ法、ドロップキャスト法、またはノズル塗布法を用いてメモリセルを製造することで、任意のメモリ情報が製造時に書き込まれたメモリブロックを複数有する半導体装置の製造が容易になる。

さらに、本半導体記憶装置を複数含み、それらの中に、互いに異なる情報が記録される半導体記憶装置が存在するような半導体記憶装置（なお、このようなものは、「上記半導体記憶装置の集合体」あるいは「上記メモリブロックを記憶部とする半導体記憶装置であって、前記記憶部を複数含み、それらの中に互いに異なる情報が記録される記憶部が存在するような半導体記憶装置」ということもできる。）、も容易に製造することが可能となる。このような半導体記憶装置とは、例えば、上記実施の形態４に係る半導体記憶装置を複数用いた半導体記憶装置を例に挙げると、第１の半導体記憶装置には“１０１０”、第２の半導体記憶装置には“１１１１”、第３の半導体記憶装置には“００１１”、のように、各半導体記憶装置に記録される情報が互いに異なるものである。なお、これらの中に同一の情報が記録される半導体記憶装置が含まれていてもよい。

＜半導体装置＞
本発明の実施の形態に係る半導体装置は、上記のメモリセルや半導体記憶装置を少なくとも１つと、内部制御回路を少なくとも１つ備えるものである。図９は、本実施の形態に係る半導体装置の一例を模式的に示した図である。図９に示す半導体装置は、内部電源電圧の生成や接続先システムとのデータ送受信を担う、電源／入出力回路９２１と、内部演算や、メモリセルのタイミング信号生成、ビット列とワード列のデコード、メモリ出力回路の制御信号生成などをおこなう担う内部制御回路９２２と、合計２４ビットのデータが記録された半導体記憶装置５７２と、半導体記憶装置から出力された信号を選択して内部制御回路に送信するメモリ信号出力回路９２３と、で構成される。

電源／入出力回路９２１は外部電力源から入力された電力から安定した内部電圧を生成するとともに、外部からの制御信号や基準周波数信号を受け付け、内部に記録されたデータやその演算結果を外部回路や外部システムに転送することを可能にする。

電源回路は、交流信号を直流信号に変換する整流回路や、直流電圧を回路動作に適した電圧に変換するコンバータなどによって構成される。入力電圧の変動を吸収して安定した電圧を供給するレギュレータが含まれることは回路動作の安定化の観点から好ましい。また、回路構成によっては定電流源のような回路を用いることもできる。更に、サージ等の高電圧から回路を保護するクランプ回路などの保護回路を用いてもよい。

入出力回路は通信形式によって、入力回路はシングルエンドバッファや差動レシーバ、出力側はシングルエンドドライバや差動トランシーバなどによって構成される。アナログ通信の場合はコンパレータやアンプを用いることもできる。また、出力先が無線通信用のアンテナなどである場合、出力回路はバックスキャッタ用のスイッチとなってもよい。また、出力回路にＡＭ（Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）、ＦＭ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ－Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、ＰＳＫ（Ｐｈａｓｅ－Ｓｈｉｆｔ Ｋｅｙｉｎｇ）などの変調回路や、ＲＺ（Ｒｅｔｕｅｎ ｔｏ Ｚｅｒｏ）、ＡＭＩ（Ａｌｔｅｒｎａｔｅ ｍａｒｋ ｉｎｖｅｒｓｉｏｎ）、ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）、マンチェスター等の符号化回路が含まれてもよい。

内部制御回路９２２は、入力信号や内部で生成した信号を演算し、システムとして所望の機能を実現するための信号処理を行う。制御回路は、所望の機能を得られる限りにおいてその構成は特に限定されるものではない。制御回路の具体的な例としては、オシレータ、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）、分周器等のクロック源生成器や、カウンタ、デコーダ、フィルタ、マスク回路等のタイミング信号生成器、加算器や乗算器等の演算回路、ＮＡＮＤ、ＮＯＲ、ＮＯＴ、ＸＯＲ等の論理ゲート回路、設定を一時的に保持するレジスタ等があげられる。制御回路としてゲートアレイを用いることもできる。

半導体記憶装置５７２は、例えば、実施の形態３に係る半導体記憶装置や、実施の形態４に係る半導体記憶装置を用いることができる。図９に示した例では、半導体記憶装置５７２は、実施の形態２に示したメモリセル４個をそれぞれ備えるメモリブロック５６２を６個と、各メモリセルのゲートに接続される制御回路を４個、それぞれ備える半導体記憶装置である。制御回路は、６個のメモリブロック間で共通の接続としている。このような構成は、ビットラインの制御回路を共有化し、回路規模を小さくできる観点から好ましい。メモリセルからの出力はメモリブロック単位でメモリ出力回路９２３に転送される。

メモリ信号出力回路９２３は、半導体記憶装置５７２からの出力データを信号処理し、内部制御回路に所望のデータを送信する機能を備える。具体的な例としては、内部制御回路からのタイミング信号を受け、半導体記憶装置の出力を選択するマルチプレクサ回路などを用いることができる。マルチプレクサ回路の構成は論理ゲートによるセレクタ、トライステートバッファ／インバータアレイ、アナログスイッチアレイなどを用いることができる。

上記の如き構成とすることで、簡便な作製方法で、回路動作速度を維持しまたは向上させながら、消費電力を低減した記憶領域を有する半導体装置が提供できる。このような半導体装置は、例えば柔軟性を有するプラスチックフィルム上に形成してフレキシブルデバイスとすることで、巻き取り可能なディスプレイやウェアラブルデバイス、ソフトロボットの制御回路等へ応用することもできる。さらに、電極や半導体層の形成を塗布により行うことで簡便に大面積のデバイスを作製することができ、ディスプレイや電子ペーパ、窓・壁用透明スクリーンなどへの応用も可能になる。

なお、本実施の形態では電源／入出力回路、内部制御回路、半導体記憶装置、メモリ信号出力回路を備えた半導体装置を示したが、これらの回路を含まない構成や、その他の回路を含む構成であってもよい。少なくとも１つ以上の半導体記憶装置と、少なくとも１つ以上の内部制御回路を含んでいる限りにおいては、システム構成や回路構成は限定されない。

また、本形態ではメモリセルを４ビット×６ブロックの合計２４個含む半導体記憶装置を示したが、半導体記憶装置の構成やメモリセルの数はこれに限定されるものではない。少なくとも１つ以上のメモリセルを含んでいる限りにおいては、その個数や半導体記憶装置の構成方法は限定しない。

＜無線通信装置＞
本発明に係る無線通信装置は、上記のメモリセルや半導体記憶装置と、アンテナとを備えるものである。図７は、本発明の実施の形態に係るメモリセルを用いた無線通信装置を模式的に示した図である。図７に示す無線通信装置は、アンテナ９００と、内部電源電圧の生成や無線電波の送受信を担う電源／出力回路９０１と、内部演算や各回路の制御信号を出力する内部制御回路９０２と、４つのメモリセルからなる半導体記憶装置５７０と、半導体記憶装置５７０から出力された出力信号を内部制御回路９０２に出力するメモリ信号出力回路９０３と、で構成される。

アンテナ９００は、無線通信に使用する周波数帯域に対して感度を有し、かつ接続される電源／出力回路９０１、内部制御回路９０２、半導体記憶装置５７０、信号出力回路９０３によって消費される電力を受電できる限りにおいて、特にその構成は限定されない。

アンテナ９００は、柔軟性があることが、ＲＦＩＤタグ等として使用する場合に貼付面の形状に制約がなくなる観点から好ましい。また、半導体記憶装置５７０などのアンテナ以外の部分も柔軟性を有する基材上に形成されることで、フレキシブル性を有する無線通信装置となることが好ましい。このような構成の具体例としては、半導体装置５７０等とアンテナ９００とが柔軟性を有する同一の基材上に形成されてなる構成や、半導体装置５７０等が柔軟性を有する一の基材上に形成され、かつアンテナ９００が柔軟性を有する別の基材上に形成されてなる構成等が挙げられる。後者の場合、各基板を貼り合わせて無線通信装置とすることができる。

電源／出力回路９０１は、アンテナから受信した電力から内部電源電圧を生成し、変調された無線電波を復調することでデータを受信し、かつ、内部データを変調することで無線電波として出力することを可能にする。

半導体記憶装置５７０としては、例えば、上記実施の形態４に係る半導体記憶装置を用いることができる。

本実施の形態に係る無線通信装置は、本発明の実施の形態に係るメモリセルや半導体記憶装置を備えているので、メモリセルに記憶された情報を簡易な回路構成で読み出し、低消費電力で、安定した動作が可能な、無線通信装置が実現できる。

なお、ここで電源／出力回路９０１は、アンテナ９００から受信した電力をもとに内部回路の電源電圧を生成する例を示したが、内部回路の電源電圧は、電池やその他電源に接続することで供給されてもよく、特にその構成は限定しない。また、本実施の形態に示した無線通信装置は無線でのデータの送受信を想定しているが、一方的にメモリセルに記憶された情報を送信するのみでもよい。

また、本実施の形態では、メモリセルを４つ含んだ半導体記憶装置を示したが、メモリセルの数は４つに限定されるものではなく、少なくとも１つ以上のメモリセルを含んでいる限りにおいては、その個数や半導体記憶装置の構成方法は限定しない。

また、回路の構成は本実施の形態に示した回路に限定されるものではなく、その他回路を含んでもよく、メモリセルの情報の全部もしくは一部を、外部装置との間で無線を用いた通信を行う限りにおいては、その構成や機能は特に限定しない。

＜センサ制御装置＞
本発明に係るセンサ制御装置は、上記のメモリセルや半導体記憶装置と、センサ信号処理回路を有する制御回路とを備えるものである。図８は、本発明の実施の形態に係るメモリセルを用いたセンサ制御装置９１０を模式的に示した図である。センサ制御装置９１０は、センシング素子９１５を制御することにより、例えば、温度や湿度、加速度、匂い、ガス濃度など、環境や物理状態、化学的状態などを電気信号に変換し、外部へ通信することを可能にする。

センサ制御装置９１０は、回路内部に電源電圧を供給し、またセンシングデータを外部に出力することが可能な電源／出力回路９１１と、内部回路の制御を行う内部制御回路９１２と、４つのメモリセルからなる半導体記憶装置５７１と、半導体記憶装置５７１から出力された出力信号を内部制御回路９１２に出力するメモリ信号出力回路９１３と、センシング素子９１５へ制御信号を出力し、センシング素子からのデータを受信するセンサ信号処理回路９１４と、からなる。

半導体記憶装置５７１としては、例えば、上記実施の形態４に係る半導体記憶装置を用いることができる。

本実施の形態に係るセンサ制御装置は、本発明の実施の形態に係るメモリセルや半導体記憶装置を備えているので、メモリセルに記憶された情報を簡易な回路構成で読み出し、低消費電力で、安定した動作が可能で、メモリセルの情報に応じたセンシング素子の制御が可能なセンサ制御装置が実現できる。

なお、本実施の形態では、メモリセルを４つ含んだメモリブロックを示したが、メモリセルの数は４つに限定されるものではなく、少なくとも１つ以上のメモリセルを含んでいる限りにおいては、その個数やメモリブロックの構成方法は限定しない。また、回路の構成は本実施の形態に示した回路に限定されるものではなく、その他回路を含んでもよく、メモリセルの情報の全部もしくは一部を用いてセンシング素子の制御を行う限りにおいては、その構成や機能は特に限定しない。

以上それぞれの実施の形態について、図面を参照しながら説明したが、これら実施の形態によって形成される半導体記憶装置は、柔軟性を有する基材上に形成させることが可能であり、例えばウェアラブルセンサのようなフレキシブルデバイスの実現が可能となる。ここでウェアラブルデバイスを実現するためには、基材はフィルム等のフレキシブル性に優れたものが好ましく、更に絶縁性や保護性など所望の機能性・特性が確保できる限りにおいては、極力薄いことが好ましい。

以下、本発明の実施例の一つを具体的に示す。なお、本発明は下記実施例に限定されるものではない。

＜実施例１＞
（１）半導体溶液の作製
純度が９５％のＣＮＴ１（ＣＮＩ社製、単層ＣＮＴ）を１．５ｍｇと、ドデシル硫酸ナトリウム（和光純薬工業社製）を１．５ｍｇとを、３０ｍｌの水中に加え、氷冷しながら超音波ホモジナイザーを用いて、出力を２５０Ｗとして３時間超音波撹拌し、溶媒に対するＣＮＴ複合体濃度が０．０５ｇ／ｌのＣＮＴ複合体分散液を得た。得られたＣＮＴ複合体分散液を、遠心分離機（日立工機社製、ＣＴ１５Ｅ）を用いて、２１０００Ｇで３０分間遠心分離した後、上澄みの８０体積％を取り出すことによって半導体溶液Ａを得た。

（２）ゲート絶縁層材料の作製
三口フラスコにメチルトリメトキシシラン（以下「ＭＴＭＳｉ」）を１０．９０ｇ（０．０８ｍｏｌ）、３－トリメトキシシリルプロピルコハク酸無水物（以下、「ＳｕｃＳｉ」）を５．２５ｇ（０．０２ｍｏｌ）、１－ナフチルトリメトキシシラン（以下「ＮａｐＳｉ」）を２４．８４ｇ（０．１０ｍｏｌ）、２０．６質量％の酸化チタン－酸化ケイ素複合粒子メタノール分散液である“オプトレイク（登録商標）”ＴＲ－５５０（日揮触媒化成（株）製）を２００．５２ｇ（オルガノシランが完全縮合した場合の質量（２７．５４ｇ）１００質量部に対して、粒子含有量１５０質量部）、ジアセトンアルコール（ＤＡＡ、沸点１６８℃）を１２７．８５ｇ仕込み、室温で撹拌しながら水１１．１６ｇにリン酸０．２０５ｇ（仕込みモノマーに対して０．５０質量％）を溶かしたリン酸水溶液を１０分間かけて添加した。その後、フラスコを４０℃のオイルバスに浸けて６０分間撹拌した後、オイルバスを３０分間かけて１１５℃まで昇温した。昇温開始１時間後に溶液の内温が１００℃に到達し、そこから２時間加熱撹拌した（内温は１００～１１０℃）。加熱撹拌して得られた樹脂溶液を氷浴にて冷却した後、陰イオン交換樹脂および陽イオン交換樹脂を、それぞれ樹脂溶液に対して２重量％加えて１２時間撹拌した。撹拌後、陰イオン交換樹脂および陽イオン交換樹脂をろ過して除去し、無機粒子が結合したポリシロキサン（以下、「ＰＳ－０１」）の溶液を得た。なお、昇温および加熱撹拌中、窒素を０．０５Ｌ／ｍｉｎで流した。反応中に副生成物であるメタノール、水が合計１７１．８８ｇ留出した。得られた無機粒子が結合したポリシロキサンの溶液ＰＳ－０１の固形分濃度は３３質量％であった。

次に乾燥窒素気流下、Ｐｈ－ｃｃ－ＡＰ－ＭＦ（商品名、本州化学工業（株）製）１５．３２ｇ（０．０５ｍｏｌ）と５－ナフトキノンジアジドスルホニル酸クロリド３７．６２ｇ（０．１４ｍｏｌ）を１，４－ジオキサン４５０ｇに溶解させ、室温にした。ここに、１，４－ジオキサン５０ｇと混合させたトリエチルアミン１５．５８ｇ（０．１５４ｍｏｌ）を系内が３５℃以上にならないように滴下した。滴下後３０℃で２時間撹拌した。トリエチルアミン塩を濾過し、濾液を水に投入した。その後、析出した沈殿を濾過で集めた。この沈殿を真空乾燥機で乾燥させ、下記構造のキノンジアジド化合物（以下、「ＱＤ－０１」）を得た。

次にＰＳ－０１を６９．４９ｇ、ＱＤ－０１を２．０６ｇ、ＤＦＸ－１８（フッ素系界面活性剤、（株）ネオス製）を１００ｐｐｍ、ＤＡＡを１００．０６ｇ、ＰＧＭＥＡを３６．６５ｇ仕込み、黄色灯下で混合、撹拌して均一溶液とすることでゲート絶縁層材料Ｂ（固形分濃度１２質量％）を得た。

（３）第２絶縁層材料の作製
ポリメチルメタクリレート（富士フィルム和光純薬株式会社製）２．５ｇをＮ，Ｎ－ジメチルホルムアミド７．５ｇに溶解し、ポリマー溶液Ｃを調製した。次に、Ｎ，Ｎ，Ｎ’，Ｎ’－テトラメチル－１，４－フェニレンジアミン（東京化成工業株式会社製）１ｇをＮ，Ｎ－ジメチルホルムアミド９．０ｇに溶解し、化合物溶液Ｄを調製した。ポリマー溶液Ｃ０．６８ｇに化合物溶液Ｄ０．３０ｇを添加し、第２絶縁層作製用の溶液Ｅを得た。

（４）半導体記憶装置の作製
本例では、実施の形態３で示した第１の素子および第２の素子からなるメモリセルを４個と、各メモリセルのゲート電圧を制御する第１の制御回路とからなるメモリブロックを含む半導体記憶装置を、以下の作製条件にて、複数個作成した。

厚さ１ｍｍのガラス製基板を用い、抵抗加熱法により、厚さ１００ｎｍのアルミニウム薄膜を真空蒸着した。その上にフォトレジスト（商品名「ＬＣ１００－１０ｃＰ」、ローム・アンド・ハース（株）製）をスピンコート塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分加熱乾燥した。作製したフォトレジスト膜をパラレルライトマスクアライナー（キヤノン（株）製ＰＬＡ－５０１Ｆ）を用いて、マスクを介してパターン露光した後、２．３８重量％水酸化テトラメチルアンモニウム水溶液であるＥＬＭ－Ｄ（商品名、三菱ガス化学（株）製）で３０秒間撹拌しながら現像し、次いで水で３０秒間洗浄した。その後、混酸（商品名ＳＥＡ－５、関東化学（株）製）で６分間エッチング処理した後、水で３０秒間洗浄した。ＡＺリムーバ１００（商品名、ＡＺエレクトロニックマテリアルズ（株）製）に２分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することでゲート電極を形成した。

その後、ゲート絶縁層材料Ｂを基板上に滴下し、スピンコーターで２００ｒｐｍ／５秒間回転の後、７００ｒｐｍ／１５秒間回転させることにより均一に塗布し、一定の熱処理を加えるアニール処理を加えることで絶縁層を硬化させ、厚さ３５０ｎｍのゲート絶縁層を得た。更に、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光した後、所定の位置のゲート絶縁層をＥＬＭ－Ｄで４０秒ディップ現像し、水で３０秒洗浄することでコンタクトホール部分の電極を露出させた。

次に、抵抗加熱法により、厚さ６０ｎｍの金薄膜を真空蒸着した。その上にフォトレジストをスピンコート塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分加熱乾燥した。作製したフォトレジスト膜を、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業（株）製ＡＤ－２０００）を用いてＥＬＭ－Ｄで３０秒間撹拌しながら現像し、次いで水で３０秒間洗浄した。その後、ＡＵＲＵＭ－３０２（商品名、関東化学（株）製）で６分間エッチング処理した後、水で３０秒間洗浄した。ＡＺリムーバ１００に２分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することでソース電極、ドレイン電極を形成した。

次に、インクジェット法を用いてＣＮＴを含む半導体溶液Ａを、ゲート電圧を制御する第１の制御回路やメモリセルの各素子のソース電極とドレイン電極の間に素子１個あたり１μＬの量で滴下し、３０℃で１０分風乾した後、ホットプレート上で窒素気流下、１５０℃、３０分の熱処理を行い、ｐ型ＴＦＴの半導体層およびｎ型ＴＦＴの半導体層を形成した。このとき、各メモリセルにおいて、“０”を記録するセルは第２の素子にのみ、“１”を記録するセルは第１の素子にのみ、選択的に半導体溶液を滴下した。なお、複数個作製した半導体記憶装置について、それぞれのメモリセルの半導体滴下配置はそれぞれ異なる設定とし、１個目は“１００１”、２個目は“１１０１”など、メモリブロックの情報が異なる値になるように製造を行った。

次に、ゲート電圧を制御する第１の制御回路中のｎ型ＴＦＴとなる箇所全てと、メモリセルの第２の素子の全てに、第２絶縁層溶液Ｅをディスペンサ装置（武蔵エンジニアリング（株）製ＭＬ－８０８ＦＸｃｏｍ－ＣＥ）、シリンジおよびノズルを用いて、３５０ＭＰａで１秒吐出滴下した。その後、ホットプレート上で窒素気流下、１１０℃、３０分の熱処理を行い、ｎ型ＴＦＴ上の第２絶縁層を形成した。

以上の工程を経て、第１の素子および第２の素子からなるメモリセル４個と、各メモリセルのゲート電圧を制御する第１の制御回路からなるメモリブロックを含む半導体記憶装置を複数個作製した。

（４）半導体素子の評価
作製した半導体記憶装置の電気的特性を、電源装置（Ｋｅｙｓｉｇｈｔ社製Ｅ３６３１２Ａ）、ファンクションジェネレータ（エヌエフ回路ブロック社製ＷＦ１９７４、ＷＦ１９７３およびＫｅｙｓｉｇｈｔ社製３３５０９Ｂ）、オシロスコープ（Ｋｅｙｓｉｇｈｔ社製ＤＳＯ－Ｘ１２０４Ａ）を用いて測定し、メモリの記録状態読み出しについて評価を行った。

電源装置を用いて半導体記憶装置の電源配線と基準電位配線間に５Ｖを印加し、ファンクションジェネレータを用いて振幅５Ｖ、パルス幅１ｍｓの４ｂｉｔ読み出しタイミング信号を半導体記録装置に入力し、出力をオシロスコープで観測したところ、１個目の半導体記録装置からは“１００１”となる出力信号が、２個目の半導体記録装置からは“１１０１”となる出力信号がそれぞれ検出でき、記録された任意の情報を正しく読み出しできることを確認した。

＜実施例２＞
（１）半導体溶液の作製
実施例１の（１）に記載の方法と同様にして、半導体溶液Ａを得た。

（２）ゲート絶縁層材料の作製
三口フラスコに３－アクリロキシプロピルトリメトキシシラン（ＡｃｒＳｉ）を１８．７５ｇ（０．０８ｍｏｌ）、ＳｕｃＳｉを５．２５ｇ（０．０２ｍｏｌ）、ＮａｐＳｉを２４．８４ｇ（０．１０ｍｏｌ）、２０．６質量％のＴＲ－５５０を１７１．７８ｇ（オルガノシランが完全縮合した場合の質量（３５．３９ｇ）１００質量部に対して、粒子含有量１００質量部）、ＤＡＡを１３１．４４ｇ仕込み、室温で撹拌しながら水１１．１６ｇにリン酸０．２４４ｇ（仕込みモノマーに対して０．５０質量％）を溶かしたリン酸水溶液を１０分間かけて添加した。その後、フラスコを４０℃のオイルバスに浸けて６０分間撹拌した後、オイルバスを３０分間かけて１１５℃まで昇温した。昇温開始１時間後に溶液の内温が１００℃に到達し、そこから２時間加熱撹拌した（内温は１００～１１０℃）。加熱撹拌して得られた樹脂溶液を氷浴にて冷却した後、陰イオン交換樹脂および陽イオン交換樹脂を、それぞれ樹脂溶液に対して２重量％加えて１２時間撹拌した。撹拌後、陰イオン交換樹脂および陽イオン交換樹脂をろ過して除去し、無機粒子が結合したポリシロキサン（以下、「ＰＳ－０２」）の溶液を得た。なお、昇温および加熱撹拌中、窒素を０．０５Ｌ／ｍｉｎで流した。反応中に副生成物であるメタノール、水が合計１４８．７３ｇ留出した。得られた、無機粒子が結合したポリシロキサンの溶液ＰＳ－０２の固形分濃度は３３質量％であった。

次に、ＰＳ－０２を６９．４９ｇ、ＤＰＨＡ（「ＫＡＹＡＲＡＤ（登録商標）」、日本化薬（株）製；ジペンタエリスリトールヘキサアクリレート）を２．２９ｇ、ＯＸＥ－０１（「イルガキュア（登録商標）」、ＢＡＳＦ（株）製）を０．３４ｇ、ＤＦＸ－１８を１００ｐｐｍ、ＤＡＡを１００．０６ｇ、ＰＧＭＥＡを３６．６５ｇ仕込み、黄色灯下で混合、撹拌して均一溶液とすることでゲート絶縁材料Ｆ（固形分濃度１２質量％）を得た。本溶液中の上記ＤＰＨＡの含有量は、ポリシロキサン１００質量部に対して１０質量部であった。また、本溶液中の上記ＯＸＥ－０１の含有量は、ポリシロキサン１００質量部に対して１．５質量部であった。

（３）感光性導電性ペーストの調製
共重合比率（質量基準）：エチルアクリレート（以下、「ＥＡ」）／メタクリル酸２－エチルヘキシル（以下、「２－ＥＨＭＡ」）／スチレン（以下、「Ｓｔ」）／グリシジルメタクリレート（以下、「ＧＭＡ」）／アクリル酸（以下、「ＡＡ」）＝２０／４０／２０／５／１５。

窒素雰囲気の反応容器中に、１５０ｇのジエチレングリコールモノエチルエーテルアセテート（以下、「ＤＭＥＡ」）を仕込み、オイルバスを用いて８０℃まで昇温した。これに、２０ｇのＥＡ、４０ｇの２－ＥＨＭＡ、２０ｇのＳｔ、１５ｇのＡＡ、０．８ｇの２，２’－アゾビスイソブチロニトリルおよび１０ｇのＤＭＥＡからなる混合物を、１時間かけて滴下した。滴下終了後、さらに６時間重合反応を行った。その後、１ｇのハイドロキノンモノメチルエーテルを添加して、重合反応を停止した。引き続き、５ｇのＧＭＡ、１ｇのトリエチルベンジルアンモニウムクロライドおよび１０ｇのＤＭＥＡからなる混合物を、０．５時間かけて滴下した。滴下終了後、さらに２時間付加反応を行った。得られた反応溶液をメタノールで精製することで未反応不純物を除去し、さらに２４時間真空乾燥することで、カルボキシル基を有する化合物Ｇを得た。

次に、反応容器中に、２００ｇのエポキシエステル３０００Ａ（共栄社化学（株）製；ビスフェノールＡ骨格を有するエポキシアクリレート化合物）、２６０ｇのＣＡ、０．５ｇの２－メチルハイドロキノン（熱重合禁止剤）及び１２５ｇの２，２－ビス（ヒドロキシメチル）プロピオン酸を仕込み、オイルバスを用いて４５℃まで昇温させた。これに、１５０ｇのヘキサメチレンジイソシアネートを、反応温度が５０℃を超えないように徐々に滴下した。滴下終了後、反応温度を８０℃に昇温させ、６時間後に反応液を赤外吸収スペクトル測定法により分析して、２２５０ｃｍ－１付近の吸収がないことを確認した。この反応液に、２２ｇのグリシジルメタクリレート、１０ｇのＣＡ、０．４ｇの２－メチルハイドロキノン、１．５ｇのトリフェニルホスフィン（反応触媒）を添加後、さらに９５℃に昇温させ、６時間反応を行って固形分率が６４．９重量％のカルボキシル基を有する化合物Ｈを得た。

１００ｍｌクリーンボトルに、上記により得られた化合物Ｇを１６ｇ、化合物Ｈを４ｇ、炭素－炭素二重結合を有する化合物であるライトアクリレートＢＰ－４ＥＡ（共栄社化学（株）製）を２ｇ、ＯＸＥ－０１を４ｇ、γ－ブチロラクトン（三菱ガス化学株式会社製）を１０ｇ入れ、自転－公転真空ミキサー“あわとり練太郎”（登録商標）（ＡＲＥ－３１０；（株）シンキー製）で混合し、感光性樹脂溶液３６．０ｇを得た。得られた感光性樹脂溶液１３．０ｇと平均粒子径０．５μｍのＡｇ粒子３７．０ｇを混ぜ合わせ、３本ローラー“ＥＸＡＫＴ Ｍ－５０”（商品名、ＥＸＡＫＴ社製）を用いて混練し、５０ｇの感光性導電ペーストＩを得た。

（４）第２絶縁層材料の作製
実施例１の（３）に記載の方法と同様にして、第２絶縁層作製用の溶液Ｅを得た。

（５）半導体装置の作製
本例では、フレキシブル基材上に、図９に記載の電源／入出力回路９２１、内部制御回路９２２、半導体記憶装置５７２、メモリ信号出力回路９２３を含む半導体装置を以下の作製条件にて複数個作製した。

なお、本例における半導体記憶装置５７２は、実施の形態３に示した第１の素子および第２の素子によって構成されるメモリセルを４個含む、メモリブロック５６２が６個（メモリセルは４個×６ブロックの総数２４個）と、メモリセル４個のゲート電圧をそれぞれ制御する第１の制御回路４個（制御回路は６ワードで共通）からなる半導体記憶装置である。

厚さ５０μｍのＰＥＴフィルム基材上に、抵抗加熱法により厚さ１００ｎｍの銅薄膜を真空蒸着した。その上にフォトレジスト（ＬＣ１００－１０ｃＰ）をスリット塗布で全面連続印刷し、１００℃で４分加熱乾燥した。作製したフォトレジスト膜を、露光機を用いてフォトマスクを介してパターン露光した。露光後に２．３８重量％水酸化テトラメチルアンモニウム水溶液で３０秒間現像し、次いで水で１分間洗浄した。その後、銅用混酸系エッチング液（ＳＥＡ－５）を用いてエッチング後、水で３０秒洗浄し、ＡＺリムーバ１００に２分間浸漬してレジストを剥離し、水で３０秒間洗浄後、乾燥空気で水滴を除去し、８０℃で６０秒間加熱乾燥することでゲート電極および下部配線パターンを形成した。

次に、ゲート絶縁層材料Ｆをスリット塗布で全面連続印刷し、熱風乾燥炉にて大気雰囲気下、１００℃で３分間熱処理し、ＩＲ乾燥炉にて窒素雰囲気下１５０℃で２０分間熱処理することによって、厚さ３５０ｎｍのゲート絶縁層を得た。更に、露光機を用いてフォトマスクを介してパターン露光した後、ＥＬＭ－Ｄに４０秒浸漬して現像し、水で３０秒洗浄することでコンタクトホール部分の電極（下部配線）を露出させた。

次に、インクジェット法を用いてＣＮＴを含む半導体溶液Ａを、半導体装置中に含まれる各素子のソース電極とドレイン電極の間に素子１個あたり１μＬの量で滴下し、３０℃で１０分風乾した後、ホットプレート上で窒素気流下、１５０℃、３０分の熱処理を行い、ｐ型ＴＦＴの半導体層およびｎ型ＴＦＴの半導体層を形成した。このとき、各メモリセルにおいては、“０”を記録するセルは第２の素子にのみ、“１”を記録するセルは第１の素子にのみ、選択的に半導体溶液を滴下した。また、メモリセル以外の素子においては、全ての素子に半導体溶液を滴下した。なお、複数個作製した半導体記憶装置について、それぞれのメモリセルの半導体滴下配置はそれぞれ異なる設定とし、１個目の半導体装置は１６進数表記で“ＦＦ６８ＡＢ”、２個目は１６進数表記で“ＦＦ３Ａ５Ｂ”など、２４ビットのメモリブロックの情報が異なる値になるように製造を行った。

次に、感光性導電性ペーストＩをスクリーン印刷で塗布し、乾燥オーブンを用いて１００℃、１０分間乾燥した。更に作製した乾燥膜を、露光機を用いてフォトマスクを介してパターン露光した後、０．２重量％のＮａ₂ＣＯ₃溶液で４５秒間浸漬現像し、水で洗浄した。その後、得られたパターンを窒素気流下、１４０℃で３０分の熱処理を行い、上部電極を形成した。

次に、メモリセルの第２の素子の全てと、メモリセル以外の回路においてｎ型ＴＦＴとなる箇所全てに、第２絶縁層溶液Ｅをディスペンサ装置（ＭＬ－８０８ＦＸｃｏｍ－ＣＥ）、シリンジおよびノズルを用いて、３５０ＭＰａで１秒吐出滴下した。その後、ホットプレート上で窒素気流下、１１０℃、３０分の熱処理を行い、ｎ型ＴＦＴ上の第２絶縁層を形成した。

以上の工程を経て、図９に記載の電源／入出力回路９２１、内部制御回路９２２、半導体記憶装置５７２、メモリ信号出力回路９２３を含む、メモリデータ“ＦＦ６８ＡＢ”を有する半導体装置Ｊおよびメモリデータ“ＦＦ３Ａ５Ｂ”を有する半導体装置Ｋを作製した。

（６）半導体装置の評価
作製した半導体装置ＪおよびＫの電気的特性を、電源装置（Ｅ３６３１２Ａ）、デジタルマルチメータ（テクトロニクス・ケースレー社ＤＭＭ６５００）、およびオシロスコープ（ＤＳＯ－Ｘ１２０４Ａ）を用いて測定し、メモリの記録状態読み出し、および回路電流について評価を行った。

電源装置を用いて半導体装置の電源配線と基準電位配線間に５Ｖを印加し、デジタルマルチメータを用いて回路電流を測定、出力をオシロスコープで観測したところ、半導体装置Ｊからは“ＦＦ６８ＡＢ”（１６進数表記）となる出力信号が、半導体装置Ｋからは“ＦＦ３Ａ５Ｂ”（１６進数表記）となる出力信号がそれぞれ検出でき、記録された任意の情報を正しく読み出しできることを確認した。

＜比較例１＞
（１）半導体装置の作製
本例では、実施例２における半導体記憶装置５７２において、メモリセルを第１の素子のみで構成し、各メモリブロックにつき負荷となるｎ型ＴＦＴを１個付加したこと以外は実施例２と同様にして、半導体装置１個を作製した。本例においては、２４ビットのメモリデータは実施例２にて作製した半導体装置Ｋと同様のパターンである“ＦＦ３Ａ５Ｂ”（１６進数表記）とした。また、半導体記憶装置５７２の構成変更以外の回路構成は実施例２と同様とした。なお、前記負荷となるｎ型ＴＦＴのゲート電極は内部制御回路９０２に接続し、ドレイン電極は各メモリブロック内のメモリセル４個の第１の素子のドレイン電極全てに、ソース電極は全回路で共通のグランド電位となる配線にそれぞれ接続した。

また、本例では、製造工程における半導体層の形成において“０”を記録するセルは半導体溶液の滴下を行わず、“１”を記録するセルのみ第１の素子に選択的に半導体溶液を滴下した。本例の製造においては、半導体層の形成におけるメモリセルへの半導体溶液の滴下方法以外は、使用した材料を含めて、全て実施例２と同様の作製方法とした。以上の工程を経て、メモリデータ“ＦＦ３Ａ５Ｂ”を有する半導体装置Ｌを作製した。

（２）半導体装置の評価
作製した半導体装置Ｌの電気的特性を、実施例２と同様に測定した。半導体装置Ｌからは“ＦＦ３Ａ５Ｂ”（１６進数表記）となるビット列出力信号を観測した。これによって、記録された任意の情報を正しく読み出しできることを確認した。ここで、実施例２の半導体装置Ｋと本例の半導体装置Ｌの回路動作電流を比較すると、半導体装置Ｋ（実施例２）の回路電流は、半導体装置Ｌ（本例）の回路電流の７６．８％（２３．２％減）であった。これによって、本発明の構成を用いることで回路電流が低減していることを確認した。

＜実施例３＞
本例では、実施例２で作製した半導体回路Ｋとフレキシブルアンテナを接続して、図１０に示す無線通信装置を作製した。なお、図１０の無線通信装置は、図９の無線通信装置を、フレキシブル性を有するアンテナ９３０に接続したものであり、アンテナ９３０の給電点が電源／入出力回路９２１に接続されている。

（１）フレキシブルアンテナの作製
層厚５０μｍの銅箔テープ（寺岡製作所製 Ｎｏ．８３１５）をカッティングプロッタ（グラフテック社製 ＳＩＬＨＯＵＥＴＴＥ ＣＡＭＥＯ３）を用いてアンテナパターン（概形８ｃｍ×４．５ｃｍ）形状にカットし、 厚さ５０μｍのＰＥＴフィルム基材（東レ社製 ルミラー）に貼付することで、フィルム基材上に形成されたフレキシブルアンテナＭを得た。

（２）無線通信装置の作製
作製したフレキシブルアンテナＭの基材上に、実施例２で作製した半導体装置Ｋを、粘着シートを用いて貼付し、アンテナ給電点およびアンテナ基準電位と、半導体回路の電源／出力回路９０１における高周波電力入力端子、高周波基準電位端子をそれぞれ導電性銀ペースト液（Ｃｈｅｍｔｒｏｎｉｃｓ社製 ＣＷ２２００ＳＴＰ）を用いて接続することで、フレキシブル性を有するＲＦＩＤ無線通信装置Ｎを得た。

（３）無線通信装置の評価
無線通信装置Ｎを９２０ＭＨｚ帯ＲＦＩＤリーダー（自社開発品）にかざし、リーダーから高周波電力を印加することで無線通信装置の動作を確認した。リーダーから１Ｗの高周波電力を、平面アンテナを通じて出力し、無線通信装置に電力を送信した。

次に、無線通信装置に電力を送信した状態で、ＲＦＩＤリーダーの受信波形観測端子にオシロスコープを接続して時間対電圧波形を観測したところ、半導体装置Ｋに記録されたメモリデータ“ＦＦ３Ａ５Ｂ”に相当するビット列の通信波形を得た。これによって、半導体装置Ｋに記録された情報を無線通信により正しく読み出せることを確認した。

００１、００２、００３ 基材
０１０、０２１、０２２ メモリセル
１０１、１０２、１０３，１１１、１１２、１１３ ゲート電極
２０１、２０２、２０３，２１１、２１２、２１３ ゲート絶縁層
３０１～３０６、３１１～３１６ ソースもしくはドレイン電極
３５３、３５４、３５５、３５６ ソース電極
４０１、４０２、４１１，４１３ 半導体層
５０１、５０２、５０３ 第１の素子
５１１、５１２、５１３ 第２の素子
５５０～５５３ メモリセル
５６０、５６２ メモリブロック
５７０、５７１、５７２ 半導体記憶装置
６０１、６０２、６０３、６５１、７５１、７５２ 配線
６３０ 第１の共通配線
６３１ 第２の共通配線
７０１～７０６ 第１の制御回路
７１０ 第２の制御回路
８００ 第３の素子
８０１ 第４の素子
９００、９３０ アンテナ
９０１、９１１ 電源／出力回路
９２１ 電源／入出力回路
９０２、９１２、９２２ 内部制御回路
９０３、９１３、９２３ メモリ信号出力回路
９１０ センサ制御装置
９１４ センサ信号処理回路
９１５ センシング素子

Claims (21)

1. 基材と、前記基材上の１つ以上の第１の素子および１つ以上の第２の素子と、を備えてなるメモリセルであって、
   前記第１の素子と前記第２の素子は、それぞれ少なくともゲート電極、ソース電極、ドレイン電極およびゲート絶縁層を有し、
   前記第１の素子におけるソース電極またはドレイン電極のうちの一方が、前記第２の素子におけるソース電極またはドレイン電極のうちの一方と電気的に接続され、
   前記第１の素子と前記第２の素子とのうち少なくとも一方は、ソース電極およびドレイン電極の両方に接する半導体層を有し、
   前記第１の素子の電気的特性と、前記第２の素子の電気的特性と、が互いに異なること、
   を特徴とするメモリセル。
2. 前記第１の素子と前記第２の素子とのうち一方のみが前記半導体層を有する、請求項１に記載のメモリセル。
3. 前記第１の素子が、前記半導体層を有するｐチャネル型トランジスタである、請求項１または２に記載のメモリセル。
4. 前記第２の素子が、前記半導体層を有するｎチャネル型トランジスタである、請求項１または２に記載のメモリセル。
5. 前記第２の素子は、前記半導体層に接する第２絶縁層を有する、請求項４に記載のメモリセル。
6. 前記第１の素子と前記第２の素子が共に前記半導体層を有し、
   前記第１の素子の相互コンダクタンスが最大値を取る時の当該最大値をｇｍｍａｘ１、その時の前記第１の素子のゲート－ソース間電圧をＶｇｓ１とし、前記第２の素子の相互コンダクタンスが最大値を取る時の当該最大値をｇｍｍａｘ２、その時の前記第２の素子のゲート－ソース間電圧をＶｇｓ２とするとき、以下の（条件１）～（条件３）の少なくとも１つを満たす、請求項１に記載のメモリセル。
   （条件１） Ｖｇｓ１ ≠ Ｖｇｓ２
   （条件２） ｇｍｍａｘ１ ≧ ｇｍｍａｘ２ × ２０
   （条件３） ｇｍｍａｘ２ ≧ ｇｍｍａｘ１ × ２０
7. 前記第１の素子と前記第２の素子は互いに異なる導電型を有する、請求項１または６に記載のメモリセル。
8. 前記第１の素子と前記第２の素子の少なくとも一方は、前記半導体層に接する第２絶縁層を有する、請求項１、６または７に記載のメモリセル。
9. 前記半導体層が、有機半導体材料、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上の半導体材料を含む、請求項１～８のいずれかに記載のメモリセル。
10. 前記半導体層が、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する、請求項１～９のいずれかに記載のメモリセル。
11. 前記第２絶縁層は、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有する、請求項５または８に記載のメモリセル。
12. 請求項１～１１のいずれかに記載のメモリセルを１つ以上含む半導体記憶装置であって、
    前記メモリセルにおける前記第１の素子のゲート電極と前記第２の素子のゲート電極とに電気的に接続される第１の制御回路を１つ以上有し、
    前記第１の制御回路は、
    メモリセル読み出し時には、前記第１の素子と前記第２の素子を共にオン状態とするソース電極－ゲート電極間電圧を印加し、
    メモリセル非読み出し時には、前記第１の素子と前記第２の素子を共にオフ状態とするソース電極－ゲート電極間電圧を印加する、
    半導体記憶装置。
13. 請求項１２に記載の半導体記憶装置であって、
    少なくとも一つの、請求項１～１１のいずれかに記載のメモリセルを複数含んでなるメモリブロックと、
    第１の共通配線と、
    第２の共通配線と、
    少なくとも１つのｐチャネル型トランジスタからなる第３の素子と、
    少なくとも１つのｎチャネル型トランジスタからなる第４の素子と、
    前記第３の素子のゲート電極と前記第４のゲート電極とに電気的に接続される第２の制御回路と、を有し、
    前記第１の共通配線は、前記メモリブロック内の全メモリセルの、前記第１の素子のソース電極またはドレイン電極のうち前記第２の素子のソース電極またはドレイン電極と接続されていない方の電極の全てと、前記第３の素子のソース電極またはドレイン電極のうちのどちらか一方の電極と、を電気的に接続する配線であり、
    前記第２の共通配線は、前記メモリブロック内の全メモリセルの、前記第２の素子のソース電極またはドレイン電極のうち前記第１の素子のソース電極またはドレイン電極と接続されていない方の電極の全てと、前記第４の素子のソース電極またはドレイン電極のうちのどちらか一方の電極と、を電気的に接続する配線であり、
    前記第２の制御回路は、
    前記メモリブロックを読み出し可能状態にする際は、前記第３の素子と前記第４の素子を共にオン状態とするソース電極－ゲート電極間電圧を印加し、
    前記メモリブロックを読み出し無効状態にする際は、前記第３の素子と前記第４の素子を共にオフ状態とするソース電極－ゲート電極間電圧を印加する、
    半導体記憶装置。
14. 請求項１２もしくは１３に記載の半導体記憶装置を複数含み、それらの中に、それぞれ互いに異なる情報が記録される半導体記憶装置が存在する、半導体記憶装置。
15. 請求項１２もしくは１３に記載の半導体記憶装置を少なくとも１つと、内部制御回路を少なくとも１つ備える半導体装置。
16. 請求項１～１１のいずれかに記載のメモリセルもしくは請求項１２～１４のいずれかに記載の半導体記憶装置と、アンテナと、を備える無線通信装置。
17. 請求項１～１１のいずれかに記載のメモリセルもしくは請求項１２～１４のいずれかに記載の半導体記憶装置と、センサ信号処理回路と、を備えるセンサ制御装置。
18. 請求項１～１１のいずれかに記載のメモリセルもしくは請求項１２～１４のいずれかに記載の半導体記憶装置が、柔軟性を有する基材上に形成されてなる、フレキシブルデバイス。
19. 請求項１８に記載のフレキシブルデバイスと、柔軟性を有するアンテナと、を備える無線通信装置。
20. 請求項１８に記載のフレキシブルデバイスと、センサ信号処理回路と、センサ素子と、を備えるセンシング装置であって、前記センサ信号処理回路と前記センサ素子とが柔軟性を有する基材上に形成されてなる、センシング装置。
21. 請求項１～１１のいずれかに記載のメモリセルの製造方法であって、半導体層を、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法から選ばれる塗布法により形成する、メモリセルの製造方法。

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