JPS61288463A - 半導体マスクリ−ドオンリメモリ - Google Patents
半導体マスクリ−ドオンリメモリInfo
- Publication number
- JPS61288463A JPS61288463A JP60129813A JP12981385A JPS61288463A JP S61288463 A JPS61288463 A JP S61288463A JP 60129813 A JP60129813 A JP 60129813A JP 12981385 A JP12981385 A JP 12981385A JP S61288463 A JPS61288463 A JP S61288463A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor
- threshold voltage
- mis transistor
- normally
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１半導体マスクリードオンリメモリに関する。
半導体マスクＲＯＭ（リードオンリメモリ）のプログラ
ム方式として、例えば電子通信学会誌Ｍｏ１．６７、Ｎ
ｏ、 １１の１１６９〜１１７７頁に述べられているよ
うに、メモリセルトランジスタのスレッシ冒ルド電圧を
チャネルイオン注入によって制御し、これによって、固
定データをプログラムするイオン注入プログラミング方
式がメモリセルの小型化による高集積化に有益であるこ
とが知られている。
ム方式として、例えば電子通信学会誌Ｍｏ１．６７、Ｎ
ｏ、 １１の１１６９〜１１７７頁に述べられているよ
うに、メモリセルトランジスタのスレッシ冒ルド電圧を
チャネルイオン注入によって制御し、これによって、固
定データをプログラムするイオン注入プログラミング方
式がメモリセルの小型化による高集積化に有益であるこ
とが知られている。
しかしこの従来方式は、スレッシ冒ルド電圧がばらつく
という問題がある。これは、超微細金属・絶縁物・半導
体構造デバイスによる高集。
という問題がある。これは、超微細金属・絶縁物・半導
体構造デバイスによる高集。
種半導体マスクＲＯＭを実現する上で、実効チャネル長
Ｌｓｆｆ ＝０．１μｍ１実効チヤネル幅Ｗｅｆｆ ＝
０．１μｍのデバイスでは、基板濃度が３ Ｘ １０”
／ａｍ の高濃度不純物レベルでも、空乏層に存在する
不純物の数は約１００個となり、不純物の存在数に統計
的なゆらぎがある為である。
Ｌｓｆｆ ＝０．１μｍ１実効チヤネル幅Ｗｅｆｆ ＝
０．１μｍのデバイスでは、基板濃度が３ Ｘ １０”
／ａｍ の高濃度不純物レベルでも、空乏層に存在する
不純物の数は約１００個となり、不純物の存在数に統計
的なゆらぎがある為である。
本発明の目的は、上記従来技術の問題点をなくシ、固定
データをプログジムする場合にスレッショルド電圧のば
らつきがない、高信頼度を具備する半導体マスクＲＯＭ
を提供することにある。
データをプログジムする場合にスレッショルド電圧のば
らつきがない、高信頼度を具備する半導体マスクＲＯＭ
を提供することにある。
本発明の半導体マスクＲＯＭでは、メモリセルトランジ
スタのゲート電極を、仕事関数の異なる兵糧のゲート電
極材料のうち、任意の材料で形成し、異種のゲート電極
材料と半導体基板の組合せを変えることにより、当該メ
モリセルトランジスタのスレッショルド電圧を制御し【
固定データのプログラムを行なう０ 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。
スタのゲート電極を、仕事関数の異なる兵糧のゲート電
極材料のうち、任意の材料で形成し、異種のゲート電極
材料と半導体基板の組合せを変えることにより、当該メ
モリセルトランジスタのスレッショルド電圧を制御し【
固定データのプログラムを行なう０ 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。
図は本発明の一実施例を示す半導体マスクＲＯＭの回路
図であ°る。
図であ°る。
ＲＯＭは、Ｘアドレス情報１をデコードしてＸアドレス
選択線５ａ〜５ｄに出力するＸアドレスデコーダ２と、
Ｙアドレス情報３をデコードしてＹアドレス選択線６ａ
〜６Ｃに出力スルエアドレスデコーダ４と、メモリマト
リクス１０を構成するメモリセルトランジスタ９ａ〜９
ｔと、Ｙアドレスデコーダ４の出力によってビット線を
選択するビット線選択用トランジスタ７ａ〜７ｃと、ビ
ット線８ａ〜８Ｃ上の信号をデータ線１３に伝えるビッ
ト線センス用トランジスタｌｌａ〜ｌｌｃと、データ線
１３上の信号をデータ出力１５に出力するセンスアンプ
１４と、ＶＤＤ電源端子１２等から成っている０この回
路における固定データのプログラムは、メモリマトリク
ス１０上に、ノーマリオンタイプあるいはノーマリオフ
タイプのいずれかの金属・絶縁物・半導体構造トランジ
スタ（以下、ＭＩＳ）ランジスタと略す。）を任意にメ
モリセルとして形成することによって行う、ＭＩＳトラ
ンジスタをノーマリオンタイプとするかノーマリオフタ
イプとするかは、それぞれスレッショルド電圧ＶＴをＶ
Ｔ （ＯとするかＶＴ ） ０とするかによって決まる
０ 金属・絶縁物・半導体構造において、金属と半導体の仕
事関数が一致して（する理想ＭＩＳトランジスタのスレ
ッショルド電圧なＶＴＩとすると、ｖＴＩに与える諸効
果を考慮した場合のＭＩＳトランジスタのスレッショル
ド電圧■Ｔ ｋｔ次式（１）によって表わされる０ ＶＴＩ ：理想ＭＩＳ構造トランジスタのスレッショル
ド電圧０ φＤ ：ゲート電極材料と半導体の仕事関数差。
選択線５ａ〜５ｄに出力するＸアドレスデコーダ２と、
Ｙアドレス情報３をデコードしてＹアドレス選択線６ａ
〜６Ｃに出力スルエアドレスデコーダ４と、メモリマト
リクス１０を構成するメモリセルトランジスタ９ａ〜９
ｔと、Ｙアドレスデコーダ４の出力によってビット線を
選択するビット線選択用トランジスタ７ａ〜７ｃと、ビ
ット線８ａ〜８Ｃ上の信号をデータ線１３に伝えるビッ
ト線センス用トランジスタｌｌａ〜ｌｌｃと、データ線
１３上の信号をデータ出力１５に出力するセンスアンプ
１４と、ＶＤＤ電源端子１２等から成っている０この回
路における固定データのプログラムは、メモリマトリク
ス１０上に、ノーマリオンタイプあるいはノーマリオフ
タイプのいずれかの金属・絶縁物・半導体構造トランジ
スタ（以下、ＭＩＳ）ランジスタと略す。）を任意にメ
モリセルとして形成することによって行う、ＭＩＳトラ
ンジスタをノーマリオンタイプとするかノーマリオフタ
イプとするかは、それぞれスレッショルド電圧ＶＴをＶ
Ｔ （ＯとするかＶＴ ） ０とするかによって決まる
０ 金属・絶縁物・半導体構造において、金属と半導体の仕
事関数が一致して（する理想ＭＩＳトランジスタのスレ
ッショルド電圧なＶＴＩとすると、ｖＴＩに与える諸効
果を考慮した場合のＭＩＳトランジスタのスレッショル
ド電圧■Ｔ ｋｔ次式（１）によって表わされる０ ＶＴＩ ：理想ＭＩＳ構造トランジスタのスレッショル
ド電圧０ φＤ ：ゲート電極材料と半導体の仕事関数差。
Ｑｓｓ ：絶縁体と半導体の境界の固定表面電荷密度０
Ｃｏｘ ：絶縁膜の単位面積当りの容量。
式（１）ヨリ、Ｍ Ｉ Ｓ ）ランジスタのスレッショ
ルド電圧ＶＴを制御するには、ゲート電極材料と半導体
の仕事関数差φｐ１ 絶縁体と半導体の境界の固定表面
電荷密度Ｑｓｓ 、絶縁膜の単位面積当りの容ｊｌｋｃ
ｏｘを制御すればよいことがわかる０そこで為本発明で
は、ゲート電極材料と半導体の仕事関数差φＤに着目し
、仕事関数の異なる異種のゲート電極材料のうち任意の
材料でゲート電極を形成するＭＩＳト？ンジスタをメモ
リマトリクス１０に任意に形成することにより、メモリ
マトリクス１０の任意の個所にノーマリオンタイプある
いはノーマリオフタイプのいずれかのＭＩＳ）ランジス
タを形成し任意の固定データをプログラムする。
ルド電圧ＶＴを制御するには、ゲート電極材料と半導体
の仕事関数差φｐ１ 絶縁体と半導体の境界の固定表面
電荷密度Ｑｓｓ 、絶縁膜の単位面積当りの容ｊｌｋｃ
ｏｘを制御すればよいことがわかる０そこで為本発明で
は、ゲート電極材料と半導体の仕事関数差φＤに着目し
、仕事関数の異なる異種のゲート電極材料のうち任意の
材料でゲート電極を形成するＭＩＳト？ンジスタをメモ
リマトリクス１０に任意に形成することにより、メモリ
マトリクス１０の任意の個所にノーマリオンタイプある
いはノーマリオフタイプのいずれかのＭＩＳ）ランジス
タを形成し任意の固定データをプログラムする。
図において、メモリマトリクス１０上のメモリセルトラ
ンジスタ９ａ、９ｃ〜９ｔがノーマリオフタイプで形成
され、また、メモリセルトランジスタ９ｂがノーマリオ
ンタイプで形成されているとして、以下、回路の動作を
説明する。
ンジスタ９ａ、９ｃ〜９ｔがノーマリオフタイプで形成
され、また、メモリセルトランジスタ９ｂがノーマリオ
ンタイプで形成されているとして、以下、回路の動作を
説明する。
Ｘアドレスデコーダ２は、Ｘアドレス情報１０入力によ
り、Ｘアドレス選択線５ａ〜５ｄが、選択時に「０」レ
ベル、非選択時に「１」レベにとな？）、Ｘアドレスデ
コーダ４は、Ｘアドレス情報３の入力により、Ｙアドレ
ス選択線６ａ〜６゜が、選択時に「１」レベル、非選択
時にｒＯＪレベルとなるように構成されている０ここで
、Ｘアドレス情報１およびＸアドレス情報３が、それぞ
れＸアドレスデコーダ２およびＸアドレスデコーダ４に
入力されたときに、メモリセルトランジスタ９ｂが選択
される場合を考える。この場合、Ｘアドレス選択線５ｂ
は選択され「０」レベルとなり、その他のＸアドレス選
択線５ａおよび５ｃ〜５ｄは非選択となり「１」レベル
となる。また、Ｘアドレス選択線６ａは選択され「１」
レベルになり、その他のＹアドレス選択線６ｂおよび６
ｃは「０」レベルとなる。このとき、ビット線選択用ト
ランジスタ７ａは、Ｘアドレス選択線６ａが「１」レベ
ルとなるため、オン状態となり、ビット線８ａが選択さ
れる。また、メモリセルトランジスタ９ａおよび９ｃ〜
９ｄ、は、Ｘアドレス選択線が「１」レベルとなりオン
状態となっている。一方、メモリセルトランジスタ９ｂ
はノーマリオンタイプであるため、Ｘアドレス選択線の
レベルに関係な（オン状態にある。したがって、この状
態では、メモリセルトランジスタ９ａ〜９ｄはすべてオ
ン状態にあり、ビット線８ａはｒＯＪレベルとなる０そ
して、ピッ） 線８ ａのレベルはビット線センス用ト
ランジスタｌｌａによって反転し、データ線１３に「１
」レベルとして伝えられ、センスアンプ１４によってデ
ータ出力１５として「１」レベルが出力される０同様に
して、メモリセルトランジスタ９ａが選択される場合は
、Ｘアドレス選択線５ａがｒＯＪレベルとなり、ノーマ
リオフタイプであるメモリセルトランジスタ９ａはカッ
トオフとなる。また、このとき、Ｘアドレス選択線５ｂ
〜５ｄは「１」レベルとなり、メモリセルトランジスタ
９ｂ〜９ｄはすべてオン状態となるｏしたがって、ビッ
ト線８ａは、メモリセルトランジスタ９ａがカットオフ
であるため、「１」レベルとなり、ビット線センス用ト
ランジスタｌｌａおよびセンスアンプ１４を介して、デ
ータ出力１５に「０」しゝルが出力される。以上により
、メモリマトリクス１０にプログラムされた固定データ
の読出しが可能であることがわかる。したがって・メモ
リセルトランジスタ９ａ〜９ｔがノーマリオンタイプで
あるかノーマリオフタイプであるかによって、それぞれ
ｒＯＪ、「１」の任意の固定データのプログラムが可能
となる。メモリマトリクス１０上でノーマリオンタイプ
とノーマリオフタイプの２種類のメモリセルトランジス
タを実現するのに、前記したように、ゲート電極材料と
半導体の仕事関数差を異種のゲート電極材料と半導体の
組合せで変化させて、この仕事関数差により、スレッシ
ョルド電圧Ｖ丁を制御することによって行うため、メモ
リセルトランジスタのチャネル部へのイオン注入を必要
とせずに半導体マスクＲＯＭへの固定データのプログラ
ムが可能となり、スレッショルド電圧のばらつきが少な
いという効果がある。
り、Ｘアドレス選択線５ａ〜５ｄが、選択時に「０」レ
ベル、非選択時に「１」レベにとな？）、Ｘアドレスデ
コーダ４は、Ｘアドレス情報３の入力により、Ｙアドレ
ス選択線６ａ〜６゜が、選択時に「１」レベル、非選択
時にｒＯＪレベルとなるように構成されている０ここで
、Ｘアドレス情報１およびＸアドレス情報３が、それぞ
れＸアドレスデコーダ２およびＸアドレスデコーダ４に
入力されたときに、メモリセルトランジスタ９ｂが選択
される場合を考える。この場合、Ｘアドレス選択線５ｂ
は選択され「０」レベルとなり、その他のＸアドレス選
択線５ａおよび５ｃ〜５ｄは非選択となり「１」レベル
となる。また、Ｘアドレス選択線６ａは選択され「１」
レベルになり、その他のＹアドレス選択線６ｂおよび６
ｃは「０」レベルとなる。このとき、ビット線選択用ト
ランジスタ７ａは、Ｘアドレス選択線６ａが「１」レベ
ルとなるため、オン状態となり、ビット線８ａが選択さ
れる。また、メモリセルトランジスタ９ａおよび９ｃ〜
９ｄ、は、Ｘアドレス選択線が「１」レベルとなりオン
状態となっている。一方、メモリセルトランジスタ９ｂ
はノーマリオンタイプであるため、Ｘアドレス選択線の
レベルに関係な（オン状態にある。したがって、この状
態では、メモリセルトランジスタ９ａ〜９ｄはすべてオ
ン状態にあり、ビット線８ａはｒＯＪレベルとなる０そ
して、ピッ） 線８ ａのレベルはビット線センス用ト
ランジスタｌｌａによって反転し、データ線１３に「１
」レベルとして伝えられ、センスアンプ１４によってデ
ータ出力１５として「１」レベルが出力される０同様に
して、メモリセルトランジスタ９ａが選択される場合は
、Ｘアドレス選択線５ａがｒＯＪレベルとなり、ノーマ
リオフタイプであるメモリセルトランジスタ９ａはカッ
トオフとなる。また、このとき、Ｘアドレス選択線５ｂ
〜５ｄは「１」レベルとなり、メモリセルトランジスタ
９ｂ〜９ｄはすべてオン状態となるｏしたがって、ビッ
ト線８ａは、メモリセルトランジスタ９ａがカットオフ
であるため、「１」レベルとなり、ビット線センス用ト
ランジスタｌｌａおよびセンスアンプ１４を介して、デ
ータ出力１５に「０」しゝルが出力される。以上により
、メモリマトリクス１０にプログラムされた固定データ
の読出しが可能であることがわかる。したがって・メモ
リセルトランジスタ９ａ〜９ｔがノーマリオンタイプで
あるかノーマリオフタイプであるかによって、それぞれ
ｒＯＪ、「１」の任意の固定データのプログラムが可能
となる。メモリマトリクス１０上でノーマリオンタイプ
とノーマリオフタイプの２種類のメモリセルトランジス
タを実現するのに、前記したように、ゲート電極材料と
半導体の仕事関数差を異種のゲート電極材料と半導体の
組合せで変化させて、この仕事関数差により、スレッシ
ョルド電圧Ｖ丁を制御することによって行うため、メモ
リセルトランジスタのチャネル部へのイオン注入を必要
とせずに半導体マスクＲＯＭへの固定データのプログラ
ムが可能となり、スレッショルド電圧のばらつきが少な
いという効果がある。
本発明によれば、スレッショルド電圧のばらつきがなく
、高信頼度な半導体マスクＲＯＭのプログラムができる
。
、高信頼度な半導体マスクＲＯＭのプログラムができる
。
図面は、本発明の一実施例に係る半導体マスクＲＯＭの
回路図である。 １・・・・・Ｘアドレス情報 ２・・・−Ｘアドレスデコーダ ３・・・・・Ｙアドレス情報 ４・・・・・Ｙアドレスデコーダ ５ａ〜５ｄ・・・・・Ｘアドレス選択線６ａ〜６ｃ・・
・・・Ｙアドレス選択線７ａ〜７ｃ・・・・・ビット線
選択用トランジスタ８ａ〜８ｃ・・・・・ビット線 ９ａ〜９ｔ・・・・・メモリセルトランジスタ１０・・
・・・メモリマトリクス １１ａ〜ｌｌｃ ・・・・・ビット線センス用トランジ
スタ １２・・・・・ＶＤＤ電源端子 １３・・・・・データ線 １４・・・・・センスアンプ １５・・・・・データ出力。
回路図である。 １・・・・・Ｘアドレス情報 ２・・・−Ｘアドレスデコーダ ３・・・・・Ｙアドレス情報 ４・・・・・Ｙアドレスデコーダ ５ａ〜５ｄ・・・・・Ｘアドレス選択線６ａ〜６ｃ・・
・・・Ｙアドレス選択線７ａ〜７ｃ・・・・・ビット線
選択用トランジスタ８ａ〜８ｃ・・・・・ビット線 ９ａ〜９ｔ・・・・・メモリセルトランジスタ１０・・
・・・メモリマトリクス １１ａ〜ｌｌｃ ・・・・・ビット線センス用トランジ
スタ １２・・・・・ＶＤＤ電源端子 １３・・・・・データ線 １４・・・・・センスアンプ １５・・・・・データ出力。
Claims (1)
- データのプログラムをウェーハプロセス中で行ない固
定データを記憶する半導体マスクリードオンリメモリに
おいて、メモリマトリクスを構成する金属・絶縁物・半
導体構造を持つメモリセルトランジスタ群のうち任意の
メモリセルトランジスタのゲート電極を、他のメモリセ
ルトランジスタのゲート電極材料とは仕事関数の異なる
異種のゲート電極材料で形成し、異種のゲート電極材料
と半導体基板の組合せを変えることによりゲート電極材
料と半導体基板との仕事関数差を制御して該メモリセル
トランジスタのスレッショルド電圧を制御し、固定デー
タのプログラムを行なうようにしたことを特徴とする半
導体マスクリードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129813A JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129813A JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288463A true JPS61288463A (ja) | 1986-12-18 |
Family
ID=15018854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129813A Pending JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417548B1 (en) * | 1999-07-19 | 2002-07-09 | United Microelectronics Corp. | Variable work function transistor high density mask ROM |
| EP3471133A4 (en) * | 2016-06-06 | 2020-01-22 | Toray Industries, Inc. | MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE |
-
1985
- 1985-06-17 JP JP60129813A patent/JPS61288463A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417548B1 (en) * | 1999-07-19 | 2002-07-09 | United Microelectronics Corp. | Variable work function transistor high density mask ROM |
| EP3471133A4 (en) * | 2016-06-06 | 2020-01-22 | Toray Industries, Inc. | MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE |
| US11171179B2 (en) | 2016-06-06 | 2021-11-09 | Toray Industries, Inc. | Memory array, method for manufacturing memory array, memory array sheet, method for manufacturing memory array sheet, and wireless communication apparatus |
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