JPH0152840B2 - - Google Patents
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- JPH0152840B2 JPH0152840B2 JP5190881A JP5190881A JPH0152840B2 JP H0152840 B2 JPH0152840 B2 JP H0152840B2 JP 5190881 A JP5190881 A JP 5190881A JP 5190881 A JP5190881 A JP 5190881A JP H0152840 B2 JPH0152840 B2 JP H0152840B2
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Classifications
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/901—MOSFET substrate bias
Description
本発明はミニコンピユータに関し、特にプログ
ラム可能（programmable）でありかつユーザに
よつて電気的に消去可能な不揮発性リードオンメ
モリROMに関する。本発明は更に浮動ゲートト
ンネリングMOS（floating gate tunneling metal
oxide semiconductors、以下FATMOSと略称す
る）装置に関する。 通常ミニコンピユータは、ランダム・アクセ
ス・メモリ（RAM）に記憶されたデータをこの
RAMに記憶された命令に応答して演算処理をお
こなう中央演算処理装置（CPU）を含んでいる。
これらデータ及び命令はRAMにプログラムとし
てユーザにより記憶されかつユーザによつて容易
に変更できるソフトウエアである。RAMにユー
ザにより記憶された命令に応答してCPUによつ
ておこなわれる演算処理は１又はそれ以上の不揮
発性ROM内のCPU自体に永久的に記憶されたマ
イクロプログラムによつて制御される。 ミニコンピユータの汎用性は近年ROMによつ
て演じられる役割にその大部分が依存するように
なつた。ROMの内容をプログラムすることによ
りCPU操作モードは特定の応用に対するカスタ
ム仕様化され、従つてここに収納されかつユーザ
プログラムに応答するCPUによつて実行される
マイクロプログラムは特定タスク（task）を最も
効果的におこなうように適合されている。従来技
術に於いては、ROMはユーザによつて紫外線を
用いて消去できるだけであり、しかもそれには略
30分の時間を消費してしまう。従つてミニコンピ
ユータのユーザ又は購入者はROMの消去及びプ
ログラムは製造者側に依存しなければならないと
いう不便さがあつた。 特に最近は電気的に消去可能なプログラマブル
ROM（electrically erasable programmable
ROM、以下EEPROMと略称する）の発達がめ
ざましく、このEEPROMは上記消去において紫
外線等の放視線の使用を必要としない。従来技術
に於いてミニコンピユータ・ハードウエアは
ROMをプログラムするために工場技術者によつ
て物理的に変更されなければならないが、
EEPROMは上述した物理的変更は必要ない。な
ぜなら上記消去は電気的に制御されユーザが
CPUに正規な命令を入力することだけにより消
去をおこなうことができるからである。 EEPROMの各セルはFATMOSで形成され、
このFATMOSの特定型式は米国特許第4115914
号に開示されている。この特許はエリヤフウ・ハ
ラリ（Eliyahou Harari）に対して付与され、そ
の名称は“電気的消去可能な不揮発性半導体メモ
リ（Electrically Erasable Non−Volatile
Semiconductor Memory）”であつて既に当該出
願の受託人に譲渡されている。FATMOSの浮動
ゲート（floating gate）は電気的に充電又は放
電され、永久記憶論理“１”又は論理“０”の
夫々に対応してそのソース及びドレイン間の電流
を調整する。 最近開発されたEEPROMは8000の二値化ビツ
トを記憶可能な容量を備えており、例えば行及び
列のプレーナ・マトリクス中に構成された
FATMOSトランジスタを8192個含んでいる。こ
れらのFATMOSトランジスタの各行（row）は
共通制御ゲートを有し一方各列（colum）は共通
接続されたソース及びドレイン拡散を有してい
る。従つて１個のFATMOSトランジスタを具備
する各メモリセルは、メモリの特定行及び特定列
に電気信号を供給することによりアドレス可能と
なる。例えば、メモリの特定セルに論理“１”又
は“０”を書き込む場合、論理“１”又は“０”
のいずれかに対応する電圧を、被選択メモリセル
の列に対応するソース又はトレインに印加する間
に、上記被選択セルの行に対応する制御ゲートに
電圧を印加する。このような構成では後述する欠
点がある。即ち、メモリ内にデータを書き込む間
に、誤まつて他行でのメモリセルを書き込み又は
消去することなくユーザがメモリセルの１個の行
を選択することができるようにするために、各メ
モリセル内のANDゲートとして機能するMOS電
界効果トランジスタ（MOSFET）を設けること
が必要になることである。 最近のミニコンピユータの技術の発達はダイナ
ミツク密度の改善に向けられているが、不幸にも
各メモリセル内に上記MOSFETを付加的に設け
ることにより、メモリセルのサイズが２倍に増加
してしまい好ましくない。また誤まつて非選択セ
ルに書き込み又は消去することなく被選択セルの
行及び列に従つてアドレスされるメモリセル内に
２値化ビツトを書き込む可能性を提示する一方
EEPROMメモリセルから付加MOSFETを排除
するという解決方法が当業者によつて研究されて
いる。現行の上記解決方法の１つは所謂“半選択
（half−select）”方式であり、これは１個の
FATMOSトランジスタだけによつて構成される
メモリセル夫々の行及び列のゲート及びドレイン
に印加される３種類の電圧レベルを用いる方法で
ある。この方式において高電圧レベル及び低電圧
レベル間の電位差は、基板及びオーバレイ制御ゲ
ート間に印加される場合データを書き込み又は消
去するためにFATMOS浮動ゲートを充放電する
ために充分であるように設定され、第３電圧レベ
ルは上記２種の電圧レベルの略中間レベルに設定
されている。１個のメモリセルが書き込み選択さ
れるとき、いくつかのメモリセルはそれらの制御
ゲート及びドレイン間に電位差は無く（“非選択
（no select）”と称する）、他のメモリセルにはこ
れらセルの中間電圧レベルを印加するから、制御
ゲート及びドレイン間に必要電位差の略半分しか
与えられず（“半選択（half select）”と称する）、
被選択メモリセルだけがその制御ゲート及びドレ
イン間に全電位差をもつている。このような半選
択方式の欠点としては、半選択されたメモリセル
はそれらの浮動ゲートが不慮に充放電される危険
性が存在することである。従つて、上記半選択方
式が各メモリから付加MOSFETを排除できるに
も拘らず、多数メモリセルが不慮の誤まつた書き
込みがなされビツトエラーを生じせしめてしまう
という点で信頼性は低い。 本発明は上記事情を鑑みなされたものであつ
て、その目的は各メモリセルに付加MOSFETを
設ける必要がなく、半選択方式を用いることな
く、しかも不慮の同時消去を防止し又は非選択セ
ルに書き込む間にデータを書き込むべき１個のメ
モリセルを選択する場合の信頼性が高い
EEPROMを提供するにある。 本発明のFATMOSトランジスタは、従来技術
の半選択方式を必要とせず、各メモリセルに１個
のトランジスタをもつ新規なEEPROMの単一セ
ルとして有用である。本発明のFATMOSトラン
ジスタはｎ型基板上のｐ型ウエル内のｎチヤネル
素子として構成される。ｐ型ウエルには、その電
位が上昇又は下降され浮動ゲート（フローテイン
グゲート）の充放電（書き込み及び消去に夫々対
応）を電子で制御することができるという利点が
ある。浮動ゲートの充電は、その素子が正電位に
保持されたオーバレイ制御ゲートによりON状態
となるとき、電子をソースドレイン間チヤネルか
ら排除することによつておこなわれる。各メモリ
内に付加MOSFETを設ける必要を無くすため
に、ウエル領域と非選択FATMOSメモリセルの
ソース及びドレインとの電位は、書き込み操作に
おいて少数キヤリアが浮動ゲートから基板へ放出
することを防止しかつ被選択浮動ゲートが個々に
充電されるように選択されている。特に共通ｐ型
ウエル領域内の全てのFATMOS素子は、ｐ型ウ
エル領域を正電位に保持し、オーバレイ制御ゲー
トを接地電位に保持して浮動ゲート上に蓄積され
た電子を基板へ放出することによつて、最初に消
去される。次の書き込み操作間に、ｐ型ウエル領
域は接地電位に保持され、非選択FATMOS素子
のオーバレイ制御ゲートラインも同様に接地電位
に保持される。更に全てのFATMOS素子のソー
ス及びドレインライン及び書き込み選択された
FATMOS素子上を覆うゲートラインは正電位に
保持される。被選択FATMOS素子内に論理
“１”を書き込む場合、そのソースラインは接地
電位に保持され、更にチヤネルから浮動ゲートへ
の電子供給源となるソース・ドレイン間電子流を
生成する。この流動電子は被選択オーバレイ制御
ゲートの正電位によつて誘引される。もし被選択
FATMOS素子内に論理“０”が記憶された場合
は、そのソースラインは正電位にとどまり、この
被選択FATMOS素子にはソースからドレインへ
の電子流が発生せず、浮動ゲートはその充電を変
更しない。従つて書き込み操作間にFATMOSセ
ル内には、浮動ゲート上の小数キヤリアを誘引し
かつアンダレイ・チヤネルへ放出又は流動させる
ような電界は実質的に発生しない。 本発明の他の利点は、ウエル領域を誘引（正）
電位に設定しかつ全てのオーバレイ制御ゲートを
接地電位に設定することにより、全てのメモリセ
ルを同時に電気的に消去することができることで
ある。 本発明の他の特徴は、ソースドレイン間チヤネ
ル領域がソース及びドレインに対応して直列に配
設された２個の部分に分割されていることであ
り、上記浮動ゲートは第１部分において電流を調
整しかつオーバレイ制御電極は第２部分において
電流を独立的に調整し、従つてオーバレイ制御電
極は読み出し又は書き込み操作間でのANDゲー
ト機能をおこない、制御電極がメモリセルを“非
選択”とすることができる信頼性を助長すること
ができる。 第１図に示された従来のEEPROMの概略結線
図において、ジヨンソンら（Johnson et al）に
よつて1980年２月28日、「エレクトロニクス」113
乃至117ページに “16−KEE−PROMはバイトプログラムストレ
ージ用トンネリングに依存する （16−KEE−PROM Relies on Tunneling for
Byte Erasable Program storage）”として開示
されたEEPROMは、前出した米国特許第
4115914号中で開示されたものに類似する複数の
FATMOSトランジスタを含有している。
FATMOSトランジスタの構造は公知であり、ト
ンネル部１０ｂを有する浮動ゲート１０ａを含ん
でいる。このトンネル部１０ｂはアンダレイ半導
体基板から100乃至200Å程度に配置され、少数キ
ヤリアは印加電界の影響により浮動ゲート１０ａ
及びオーバレイ制御電極１０ｃを充放電するよう
に移動することができる。FATMOSトランジス
タ１０のドレインは行選択MOSFETトランジス
タ１２を介して列データライン１４に接続されて
おり、この列データライン１４は他の行選択トラ
ンジスタ１２を介して同一垂直列に存在する他の
FATMOSトランジスタ１０に接続されている。
各トランジスタ対１０，１２は第１図の
EEPROMの単一セルを備えている。 浮動ゲート１０ａを少数キヤリア（電子）で完
全に充電させることにより各メモリセルは消去さ
れるので、上記浮動ゲートはFATMOSトランジ
スタ１０を“オフ”状態（論理“０”）に保持し、
この状態においてはFATMOSトランジスタ１０
のソース・ドレイン間に電流は流れない。メモリ
セル１０，１２に論理“１”を書き込むことは、
浮動ゲートから電子を放出することを要求する。
正電位が制御電極１０ｃに印加される間に各メモ
リセルは、FATMOSトランジスタ１０のソース
ドレイン電圧を検出することによつて読み出され
る。FATMOSトランジスタ１０の行の制御ゲー
ト１０ｃの全てに接続された各プログラムライン
１６、MOSFET１２の行の全ゲートに接続され
た各選択ライン１８及び各列データライン１４に
印加される電圧を制御することにより、消去、書
き込み及び読み出し操作がおこなわれる。後示す
る各操作のライン電圧を規定する下記第Ａ表に応
じて被選択メモリセルのプログラム、データ及び
選択ライン１４，１６，１８を制御することによ
り、データは消去され、読み出され又は書き込ま
れる。
ラム可能（programmable）でありかつユーザに
よつて電気的に消去可能な不揮発性リードオンメ
モリROMに関する。本発明は更に浮動ゲートト
ンネリングMOS（floating gate tunneling metal
oxide semiconductors、以下FATMOSと略称す
る）装置に関する。 通常ミニコンピユータは、ランダム・アクセ
ス・メモリ（RAM）に記憶されたデータをこの
RAMに記憶された命令に応答して演算処理をお
こなう中央演算処理装置（CPU）を含んでいる。
これらデータ及び命令はRAMにプログラムとし
てユーザにより記憶されかつユーザによつて容易
に変更できるソフトウエアである。RAMにユー
ザにより記憶された命令に応答してCPUによつ
ておこなわれる演算処理は１又はそれ以上の不揮
発性ROM内のCPU自体に永久的に記憶されたマ
イクロプログラムによつて制御される。 ミニコンピユータの汎用性は近年ROMによつ
て演じられる役割にその大部分が依存するように
なつた。ROMの内容をプログラムすることによ
りCPU操作モードは特定の応用に対するカスタ
ム仕様化され、従つてここに収納されかつユーザ
プログラムに応答するCPUによつて実行される
マイクロプログラムは特定タスク（task）を最も
効果的におこなうように適合されている。従来技
術に於いては、ROMはユーザによつて紫外線を
用いて消去できるだけであり、しかもそれには略
30分の時間を消費してしまう。従つてミニコンピ
ユータのユーザ又は購入者はROMの消去及びプ
ログラムは製造者側に依存しなければならないと
いう不便さがあつた。 特に最近は電気的に消去可能なプログラマブル
ROM（electrically erasable programmable
ROM、以下EEPROMと略称する）の発達がめ
ざましく、このEEPROMは上記消去において紫
外線等の放視線の使用を必要としない。従来技術
に於いてミニコンピユータ・ハードウエアは
ROMをプログラムするために工場技術者によつ
て物理的に変更されなければならないが、
EEPROMは上述した物理的変更は必要ない。な
ぜなら上記消去は電気的に制御されユーザが
CPUに正規な命令を入力することだけにより消
去をおこなうことができるからである。 EEPROMの各セルはFATMOSで形成され、
このFATMOSの特定型式は米国特許第4115914
号に開示されている。この特許はエリヤフウ・ハ
ラリ（Eliyahou Harari）に対して付与され、そ
の名称は“電気的消去可能な不揮発性半導体メモ
リ（Electrically Erasable Non−Volatile
Semiconductor Memory）”であつて既に当該出
願の受託人に譲渡されている。FATMOSの浮動
ゲート（floating gate）は電気的に充電又は放
電され、永久記憶論理“１”又は論理“０”の
夫々に対応してそのソース及びドレイン間の電流
を調整する。 最近開発されたEEPROMは8000の二値化ビツ
トを記憶可能な容量を備えており、例えば行及び
列のプレーナ・マトリクス中に構成された
FATMOSトランジスタを8192個含んでいる。こ
れらのFATMOSトランジスタの各行（row）は
共通制御ゲートを有し一方各列（colum）は共通
接続されたソース及びドレイン拡散を有してい
る。従つて１個のFATMOSトランジスタを具備
する各メモリセルは、メモリの特定行及び特定列
に電気信号を供給することによりアドレス可能と
なる。例えば、メモリの特定セルに論理“１”又
は“０”を書き込む場合、論理“１”又は“０”
のいずれかに対応する電圧を、被選択メモリセル
の列に対応するソース又はトレインに印加する間
に、上記被選択セルの行に対応する制御ゲートに
電圧を印加する。このような構成では後述する欠
点がある。即ち、メモリ内にデータを書き込む間
に、誤まつて他行でのメモリセルを書き込み又は
消去することなくユーザがメモリセルの１個の行
を選択することができるようにするために、各メ
モリセル内のANDゲートとして機能するMOS電
界効果トランジスタ（MOSFET）を設けること
が必要になることである。 最近のミニコンピユータの技術の発達はダイナ
ミツク密度の改善に向けられているが、不幸にも
各メモリセル内に上記MOSFETを付加的に設け
ることにより、メモリセルのサイズが２倍に増加
してしまい好ましくない。また誤まつて非選択セ
ルに書き込み又は消去することなく被選択セルの
行及び列に従つてアドレスされるメモリセル内に
２値化ビツトを書き込む可能性を提示する一方
EEPROMメモリセルから付加MOSFETを排除
するという解決方法が当業者によつて研究されて
いる。現行の上記解決方法の１つは所謂“半選択
（half−select）”方式であり、これは１個の
FATMOSトランジスタだけによつて構成される
メモリセル夫々の行及び列のゲート及びドレイン
に印加される３種類の電圧レベルを用いる方法で
ある。この方式において高電圧レベル及び低電圧
レベル間の電位差は、基板及びオーバレイ制御ゲ
ート間に印加される場合データを書き込み又は消
去するためにFATMOS浮動ゲートを充放電する
ために充分であるように設定され、第３電圧レベ
ルは上記２種の電圧レベルの略中間レベルに設定
されている。１個のメモリセルが書き込み選択さ
れるとき、いくつかのメモリセルはそれらの制御
ゲート及びドレイン間に電位差は無く（“非選択
（no select）”と称する）、他のメモリセルにはこ
れらセルの中間電圧レベルを印加するから、制御
ゲート及びドレイン間に必要電位差の略半分しか
与えられず（“半選択（half select）”と称する）、
被選択メモリセルだけがその制御ゲート及びドレ
イン間に全電位差をもつている。このような半選
択方式の欠点としては、半選択されたメモリセル
はそれらの浮動ゲートが不慮に充放電される危険
性が存在することである。従つて、上記半選択方
式が各メモリから付加MOSFETを排除できるに
も拘らず、多数メモリセルが不慮の誤まつた書き
込みがなされビツトエラーを生じせしめてしまう
という点で信頼性は低い。 本発明は上記事情を鑑みなされたものであつ
て、その目的は各メモリセルに付加MOSFETを
設ける必要がなく、半選択方式を用いることな
く、しかも不慮の同時消去を防止し又は非選択セ
ルに書き込む間にデータを書き込むべき１個のメ
モリセルを選択する場合の信頼性が高い
EEPROMを提供するにある。 本発明のFATMOSトランジスタは、従来技術
の半選択方式を必要とせず、各メモリセルに１個
のトランジスタをもつ新規なEEPROMの単一セ
ルとして有用である。本発明のFATMOSトラン
ジスタはｎ型基板上のｐ型ウエル内のｎチヤネル
素子として構成される。ｐ型ウエルには、その電
位が上昇又は下降され浮動ゲート（フローテイン
グゲート）の充放電（書き込み及び消去に夫々対
応）を電子で制御することができるという利点が
ある。浮動ゲートの充電は、その素子が正電位に
保持されたオーバレイ制御ゲートによりON状態
となるとき、電子をソースドレイン間チヤネルか
ら排除することによつておこなわれる。各メモリ
内に付加MOSFETを設ける必要を無くすため
に、ウエル領域と非選択FATMOSメモリセルの
ソース及びドレインとの電位は、書き込み操作に
おいて少数キヤリアが浮動ゲートから基板へ放出
することを防止しかつ被選択浮動ゲートが個々に
充電されるように選択されている。特に共通ｐ型
ウエル領域内の全てのFATMOS素子は、ｐ型ウ
エル領域を正電位に保持し、オーバレイ制御ゲー
トを接地電位に保持して浮動ゲート上に蓄積され
た電子を基板へ放出することによつて、最初に消
去される。次の書き込み操作間に、ｐ型ウエル領
域は接地電位に保持され、非選択FATMOS素子
のオーバレイ制御ゲートラインも同様に接地電位
に保持される。更に全てのFATMOS素子のソー
ス及びドレインライン及び書き込み選択された
FATMOS素子上を覆うゲートラインは正電位に
保持される。被選択FATMOS素子内に論理
“１”を書き込む場合、そのソースラインは接地
電位に保持され、更にチヤネルから浮動ゲートへ
の電子供給源となるソース・ドレイン間電子流を
生成する。この流動電子は被選択オーバレイ制御
ゲートの正電位によつて誘引される。もし被選択
FATMOS素子内に論理“０”が記憶された場合
は、そのソースラインは正電位にとどまり、この
被選択FATMOS素子にはソースからドレインへ
の電子流が発生せず、浮動ゲートはその充電を変
更しない。従つて書き込み操作間にFATMOSセ
ル内には、浮動ゲート上の小数キヤリアを誘引し
かつアンダレイ・チヤネルへ放出又は流動させる
ような電界は実質的に発生しない。 本発明の他の利点は、ウエル領域を誘引（正）
電位に設定しかつ全てのオーバレイ制御ゲートを
接地電位に設定することにより、全てのメモリセ
ルを同時に電気的に消去することができることで
ある。 本発明の他の特徴は、ソースドレイン間チヤネ
ル領域がソース及びドレインに対応して直列に配
設された２個の部分に分割されていることであ
り、上記浮動ゲートは第１部分において電流を調
整しかつオーバレイ制御電極は第２部分において
電流を独立的に調整し、従つてオーバレイ制御電
極は読み出し又は書き込み操作間でのANDゲー
ト機能をおこない、制御電極がメモリセルを“非
選択”とすることができる信頼性を助長すること
ができる。 第１図に示された従来のEEPROMの概略結線
図において、ジヨンソンら（Johnson et al）に
よつて1980年２月28日、「エレクトロニクス」113
乃至117ページに “16−KEE−PROMはバイトプログラムストレ
ージ用トンネリングに依存する （16−KEE−PROM Relies on Tunneling for
Byte Erasable Program storage）”として開示
されたEEPROMは、前出した米国特許第
4115914号中で開示されたものに類似する複数の
FATMOSトランジスタを含有している。
FATMOSトランジスタの構造は公知であり、ト
ンネル部１０ｂを有する浮動ゲート１０ａを含ん
でいる。このトンネル部１０ｂはアンダレイ半導
体基板から100乃至200Å程度に配置され、少数キ
ヤリアは印加電界の影響により浮動ゲート１０ａ
及びオーバレイ制御電極１０ｃを充放電するよう
に移動することができる。FATMOSトランジス
タ１０のドレインは行選択MOSFETトランジス
タ１２を介して列データライン１４に接続されて
おり、この列データライン１４は他の行選択トラ
ンジスタ１２を介して同一垂直列に存在する他の
FATMOSトランジスタ１０に接続されている。
各トランジスタ対１０，１２は第１図の
EEPROMの単一セルを備えている。 浮動ゲート１０ａを少数キヤリア（電子）で完
全に充電させることにより各メモリセルは消去さ
れるので、上記浮動ゲートはFATMOSトランジ
スタ１０を“オフ”状態（論理“０”）に保持し、
この状態においてはFATMOSトランジスタ１０
のソース・ドレイン間に電流は流れない。メモリ
セル１０，１２に論理“１”を書き込むことは、
浮動ゲートから電子を放出することを要求する。
正電位が制御電極１０ｃに印加される間に各メモ
リセルは、FATMOSトランジスタ１０のソース
ドレイン電圧を検出することによつて読み出され
る。FATMOSトランジスタ１０の行の制御ゲー
ト１０ｃの全てに接続された各プログラムライン
１６、MOSFET１２の行の全ゲートに接続され
た各選択ライン１８及び各列データライン１４に
印加される電圧を制御することにより、消去、書
き込み及び読み出し操作がおこなわれる。後示す
る各操作のライン電圧を規定する下記第Ａ表に応
じて被選択メモリセルのプログラム、データ及び
選択ライン１４，１６，１８を制御することによ
り、データは消去され、読み出され又は書き込ま
れる。
【表】
被選択セルを除いた列でのメモリセルを読み出
したり又は書き込んだりしてしまうのを防止する
ために、付加MOSFET１２は必要である。しか
しながら、各MOSFET１２は多量のスペースが
必要となるので各メモリサイズは略２倍に拡大
し、EEPROMを小面積に収納することが制限さ
れてしまい、高集積度を得ることができないとい
う欠点がある。 従来技術によると、各メモリセル１０，１２内
の付加制御トランジスタが第２図に示す半選択方
式においては不要である。第２図の半選択
EEPROMは、各FATMOSトランジスタ１０を
制御する列データライン１４及び行データライン
１６に印加される３レベル電圧方式を使用するこ
とにより、他のセルを消去又は書き込みをしてし
まうことなく被選択メモリセル内に書き込むこと
ができる。しかしビツト選択可能書き込みを達成
する３レベル電圧方式を使用することは以下の点
で信頼性が低い。即ち書き込み操作間に非選択メ
モリセルにもその配置に依存して書き込み又は消
去がなされてしまい信頼性が低い。例えば、第３
図に示す結線図によると、全メモリセル１０を消
去しかつメモリセル１０′に論理“１”を書き込
む場合、データライン１４ｂにはOVが印加さ
れ、プログラムライン１６ａには＋17Vが印加さ
れ、FATMOSトランジスタ１０′の制御ゲート
及び基板間に17Vの電位差を生じせしめる。この
電位差は論理“１”を書き込むために浮動ゲート
から電子を放出するのに充分な値である。行プロ
グラムライン１６ａでの他のメモリセルに書き込
みするのを防止するために他データ列ライン１４
ａ，１４ｃ及びプログラムライン１６ｂ，１６ｃ
の全てに8Vの電圧を印加されなければならず、
他のセルに17Vのゲート基板間制御電圧を印加し
ないから、非選択セル内で書き込みや消去がおこ
なわれることが防止される。その結果、非選択メ
モリセル１０内の上記ゲート基板間制御電圧は非
選択時にはOV、半選択時には9Vがメモリセル配
列に応じて夫々印加される。半選択メモリセルの
9Vのゲート基板間制御電圧は、浮動ゲート及び
基板間に電流を流すには充分な値ではない。従つ
て一般には半選択メモリセル内にリーク電流が発
生してビツトエラーを生じせしめるので、半選択
方式は望ましくない。 以上述べたように、付加制御MOSFET１２が
必要なく、かつ上記半選択方式を用いることな
く、しかも信頼性の高いビツト選択可能で電気的
に消去可能なプログラマブルメモリの出現は当該
技術分野で強く望まれている。 第４ａ図及び第４ｂ図によれば、本発明による
新規なFATMOSトランジスタ２０においては、
メモリセル内に他のトランジスタを設ける必要が
なく、かつ低信頼性の半選択方式を用いることな
く、ビツト選択可能な書き込みを促進する。この
FATMOSトランジスタ２０はｎ型半導体基板２
２及びｐ型ウエル領域２４を有している。 上記ウエル領域２４は、制御ゲート電圧又は可
変ソース・ドレイン間電圧を設定することなくソ
ース・ドレイン間チヤネル領域での基板表面電位
を変化することができる。従つて、被選択メモリ
セルの書き込みは、以下詳述するように、非選択
メモリセルの消去又は書き込みを防止すると共に
新規な方法でおこなわれる。ウエル領域２４を使
用することにより各セル内の付加トランジスタ及
び従来の半選択書き込み方式は不要となる。 ソース及びドレイン拡散層２６，２８は、図示
しない他のFATMOSトランジスタと共有するこ
とができ、またウエル領域２４内の半導体基板２
２の頂表面部１２形成され、小数キヤリア（電
子）がソース２６からドレイン２８へ流れる通路
となるチヤネル領域３０を形成する。このチヤネ
ル領域３０上に多結晶シリコン浮動ゲート３２が
形成されており、浮動ゲート３２はゲート酸化誘
電層３４によつて絶縁されている。略100乃至200
Å厚の薄トンネル層３６は、オーバレイ・アルミ
ニウム制御ゲート３８によつて印加される電界中
でチヤネル領域３０及び浮動ゲート３２間を電子
が移動するように設けられる。この制御ゲート３
８は薄窒化シリコン層４０によつて浮動ゲート３
２から絶縁されている。 メモリセル２０は、第５ａ図及び第５ｂ図に従
つて予め浮動ゲート３２上に蓄積された電子を放
出することによつて消去される。消去前にこの
FATMOSメモリセル２０は、高濃度ｐ型領域２
４ａを介してウエル領域２４を接地することによ
り第５ａ図に示した準備状態に位置されている。
ソース２６及びドレイン２８は＋17Vに夫々保持
され、オーバレイ制御ゲート３８は接地されてい
る。ウエル領域２４が接地されているので、チヤ
ネル３０はソース２６及びドレイン２８に印加さ
れる＋17Vよりも低い電位に保持され、この間消
去はおこなわれることがない。その後、ウエル領
域２４の電位は＋17Vに上昇され、チヤネル領域
３０及びオーバレイ制御ゲート３８間の電位差は
＋17Vとなつて、浮動ゲート３２に蓄積された電
子を薄トンネル層３６を介してチヤネル領域３０
へ移動させて浮動ゲート３２を放電させるような
電界が発生する。 第５ｃ図、第５ｄ図及び第５ｅ図に示す書き込
み操作に従つて、電子をトンネル領域３６を介し
て浮動ゲート３２に充電させることにより、論理
“１”を被選択FATMOSメモリセル２０に書き
込む。最初、ウエル領域２４を接地しソース２６
及びドレイン２８に抵抗２８ａを介して＋17Vを
印加し、及びオーバレイ制御ゲート３８を接地す
ることにより、第５ｃ図に示された準備状態に係
属されている（抵抗２８ａはFATMOS素子のソ
ース・ドレイン間インピーダンスよりも大きい抵
抗値を有している）。ウエル領域２４を接地する
ことにより、非選択セル２０と同一のウエル領域
２４を共有する他のFATMOSセルが消去されて
しまうことを防止できる。従つて被選択メモリセ
ル２０のオーバレイ制御ゲート３８の電位は＋
17Vに上昇する。このとき、チヤネル領域３０の
表面電位はソース電位よりも電子誘引性が低く設
定されるので、ソース２６からチヤネル領域３０
への実質的電子移動はおこらず、基板２２内の熱
誘起電子はチヤネル領域３０の表面部へ誘引され
るよりも、ソース２６又はドレイン２８の方に誘
引される。従つて書き込みは確実に妨げられる。 被選択メモリセル２０に論理“１”を書き込む
ためには、制御ゲート３８の電位を＋17Vに上昇
し、ソース２６の電位を接地電位又は少なくとも
充分に低い電位に下降しなければならず、これに
より少数キヤリアである電子はソース２６からド
レイン２８へ自在に移動することができる。チヤ
ネル３０内を電流が流れ始めると、直ちにその表
面電位は略接地電位まで下降し、その結果誘引電
界が発生する。なぜならオーバレイゲート電極３
８に印加される電圧が＋17Vになるからである。
従つてチヤネル３０内を流れる小数キヤリア電子
はトンネル領域３６を貫通し第５ｅ図に示される
ように浮動ゲート３２を充電する。ソース電圧が
実質的に＋17V以下に下降しかつ制御ゲート３８
に印加される電圧が0Vから17Vに上昇したとき
に限り、第５ｃ図乃至第５ｅ図に示された書き込
み操作がおこなわれる。例えば、制御ゲート３８
が接地電位0Vに保持されると、チヤネル30を反
転するに充分な電界は発生せず、ソース２６が接
地されセル２０が制御ゲート３８によつて非選択
となるにも拘らず、メモリセル２０内に書き込み
はおこなわれない。 ドレイン２８が抵抗２８ａを介して＋17V電圧
源に接続され、FATMOSトランジスタ２０のソ
ース・ドレイン間電圧を検出することによりメモ
リセル２０の読み出しはおこなわれる。例えば、
論理“１”がメモリセル２０内に書き込まれてい
る場合には、浮動ゲート３２は電子によつて充電
され、斥（負）電界を形成する。この斥電界は浮
動ゲート３２によつて発生し、正電圧が制御ゲー
ト３８に印加されているか否かに拘らず少数キヤ
リアがチヤネル３０を介して流れることを禁止
し、ソース・ドレイン間電圧を略17Vの最大レベ
ルにする。他方、論理“０”がメモリセル２０に
書き込まれている場合は、浮動ゲート３２に電子
は蓄積されない。この場合、閾電圧より高い正電
圧がオーバレイ制御電極３８に印加されていると
きには、上記少数キヤリアは全チヤネル３０を流
れ、これによりソース・ドレイン間電圧は最小値
即ち略0Vに下降される。 制御ゲート３８が接地電位を維持していると
き、チヤネル３０内で反転を生じせしめる電界は
発生しないから、浮動ゲート３２状態はソース２
６で検出された（又は読み出された）電圧に実質
的な効果を与えず、従つて制御ゲート３８は
FATMOS２０を効果的に非選択状態とする。 制御ゲート３８がFATMOSセル２０を非選択
とする信頼性を向上させるため、浮動ゲート３２
はチヤネル３０上を部分的に延在し、チヤネル領
域３０の残部上にはオーバレイアルミニウム制御
ゲート３８が延在している。従つて第４ｂ図を参
照すると、チヤネル３０内の少数キヤリア電流は
浮動ゲート３２下に設けられている第１部３０ａ
と制御ゲート３８下の第２部３０ｂとに分割され
る。例えば、浮動ゲート３２がアンダレイチヤネ
ル部３０ａの反転を起こす場合でも、セル２０の
読み出し又は書き込みは、制御ゲート３８電圧が
操地電位に保持されている範囲で禁止される。な
ぜなら第２チヤネル部３０ｂの反転が禁止される
からである。従つて制御ゲート３８は、接地され
ているときはいつでもソースからドレインへの電
流を積極的に禁止することにより、付加的に
“ANDゲート”機能を有する。 ｎ型半導体基板２２の角部を示す第６図の平面
図に示された本発明の実施例において、前述した
利点が更に明瞭になる。ｐ型ウエル領域２４は基
板２２の表面の大部分上に形成される。各ソース
拡散層２６が横軸方向に存在し、上記ウエル領域
２４内の横行（transverse row）に設けられた
複数のFATMOSトランジスタ２０間に配設され
る。夫々対応するドレイン拡散層２８は
FATMOSトランジスタ２０の同一行によつて同
様にして共通に設けられる。各FATMOSトラン
ジスタ２０は１個の浮動ゲート３２とその相伴な
トンネル部３６とを含んでいる。各オーバレイ制
御ゲート３８は、縦列内に設けられた他の複数の
FATMOSトランジスタ２０を共通に含んでい
る。従つて特定の行及び列内の各FATMOSトラ
ンジスタ２０は、行内を横軸方向に延在する拡散
層のソースドレイン対と、列内を縦軸方向に延在
する制御ゲート３８とによつて形成される。消
去、書き込み及び読み出し操作は、各列の制御ゲ
ート３８に夫々接続されている複数の選択ライン
５２に印加される電圧と、各行の共通ソース拡散
層２６に夫々接続されている複数のデータライン
５４に印加される電圧と、全ドレイン拡散層２８
に個々の抵抗２８ａを介して＋17V電圧源に接続
するドレインライン５６に印加される電圧と、ウ
エル２４の高濃度ｐ型領域２４ａに接続されてい
る消去ライン５８に印加される電圧とを制御する
ことによりおこなわれる。注意すべきことは、
個々の抵抗２８ａを介してドレインライン５６に
共通接続されていることにより、ドレイン２８が
夫々制御されることができることである。メモリ
セル２０の１個の被選択セルにデータを書き込む
ためには、対応する選択ライン５２に印加される
電位を＋17Vに上昇させ、かつ他選択ライン５２
を接地電位とし、更に対応する行のデータライン
５４を接地しかつ他データライン５４を＋17Vに
保持することによつてその列がアドレスされ、従
つて対応する行及び列での被選択セル２０だけに
論理“１”が書き込まれることができる。 このとき＋17Vの誘引電圧が非選択メモリセル
の接地制御ゲート３８とそれらのソース２６及び
ドレイン２８との間に存在していたとしても、非
選択セルの浮動ゲート３２に蓄積され得る電子は
チヤネル３０に放出されない。なぜなら、ウエル
領域２４が接地され上記書き込み間の非選択セル
の消去は確実に禁止されるからである。 而して、メモリセル２０の全列は同時に選択さ
れ、選択ライン５２に＋17Vを印加することによ
り論理“１”及び“０”が書き込まれるが、この
とき他のものを接地し、第５ｃ図乃至第５ｄ図で
前述した書き込み操作に応じて全データライン５
４を制御する。従つて、論理“１”は非選択列の
メモリセル２０の特定セルに同時に書き込まれ
る。 特定の列での対応する選択ライン５２の電圧を
少なくとも閾ゲート電圧（例えば＋5V）に上昇
させ、他選択ラインを接地電位に保持して特定行
のデータライン５４の電位を検出することによつ
て、特定の行及び列内の個々の被選択メモリセル
からデータが読み出される。メモリセル２０の列
は、非選択列の選択ライン５２の電圧を上昇させ
かつ全データライン５４の電圧を同時に検出する
ことにより、メモリセル２０の列は同時に読み出
される。 第６図に示された本発明の実施例において、図
示しないCPUは、各選択ライン５２の電圧を制
御する列バツフア・デコーダ６０及び各データラ
イン５４を制御する行バツフア・デコーダ６２を
介して個々の列をアドレスすることにより、第６
図の個々のセル２０をアドレスすることができ
る。選択ライン５２、データライン５４、ドレイ
ンライン５６及び消去ライン５８の電圧を同時に
処理することにより、全メモリセルでのパルク消
去操作及び第５ａ図乃至第５ｄ図で前述した個々
の被選択メモリセル２０での書き込み読み出し操
作を実行するCPUが上記バツフア・デコーダ６
０，６２として用いることができる。第５ａ図乃
至第５ｄ図で前述した手順に応じて消去、書き込
み及び読み出し操作を実行するために個々の被選
択メモリセル２０の特定の行及び列に対応する選
択ライン及びデータラインの電圧を下記第Ｂ表に
示す。この第Ｂ表は１個の被選択メモリセルに対
応する選択ライン及びデータラインい印加される
電圧を示しているが、他の全ての選択ライン及び
データラインは、第Ｂ表中に“前”として示され
た特定電圧に保持されている。
したり又は書き込んだりしてしまうのを防止する
ために、付加MOSFET１２は必要である。しか
しながら、各MOSFET１２は多量のスペースが
必要となるので各メモリサイズは略２倍に拡大
し、EEPROMを小面積に収納することが制限さ
れてしまい、高集積度を得ることができないとい
う欠点がある。 従来技術によると、各メモリセル１０，１２内
の付加制御トランジスタが第２図に示す半選択方
式においては不要である。第２図の半選択
EEPROMは、各FATMOSトランジスタ１０を
制御する列データライン１４及び行データライン
１６に印加される３レベル電圧方式を使用するこ
とにより、他のセルを消去又は書き込みをしてし
まうことなく被選択メモリセル内に書き込むこと
ができる。しかしビツト選択可能書き込みを達成
する３レベル電圧方式を使用することは以下の点
で信頼性が低い。即ち書き込み操作間に非選択メ
モリセルにもその配置に依存して書き込み又は消
去がなされてしまい信頼性が低い。例えば、第３
図に示す結線図によると、全メモリセル１０を消
去しかつメモリセル１０′に論理“１”を書き込
む場合、データライン１４ｂにはOVが印加さ
れ、プログラムライン１６ａには＋17Vが印加さ
れ、FATMOSトランジスタ１０′の制御ゲート
及び基板間に17Vの電位差を生じせしめる。この
電位差は論理“１”を書き込むために浮動ゲート
から電子を放出するのに充分な値である。行プロ
グラムライン１６ａでの他のメモリセルに書き込
みするのを防止するために他データ列ライン１４
ａ，１４ｃ及びプログラムライン１６ｂ，１６ｃ
の全てに8Vの電圧を印加されなければならず、
他のセルに17Vのゲート基板間制御電圧を印加し
ないから、非選択セル内で書き込みや消去がおこ
なわれることが防止される。その結果、非選択メ
モリセル１０内の上記ゲート基板間制御電圧は非
選択時にはOV、半選択時には9Vがメモリセル配
列に応じて夫々印加される。半選択メモリセルの
9Vのゲート基板間制御電圧は、浮動ゲート及び
基板間に電流を流すには充分な値ではない。従つ
て一般には半選択メモリセル内にリーク電流が発
生してビツトエラーを生じせしめるので、半選択
方式は望ましくない。 以上述べたように、付加制御MOSFET１２が
必要なく、かつ上記半選択方式を用いることな
く、しかも信頼性の高いビツト選択可能で電気的
に消去可能なプログラマブルメモリの出現は当該
技術分野で強く望まれている。 第４ａ図及び第４ｂ図によれば、本発明による
新規なFATMOSトランジスタ２０においては、
メモリセル内に他のトランジスタを設ける必要が
なく、かつ低信頼性の半選択方式を用いることな
く、ビツト選択可能な書き込みを促進する。この
FATMOSトランジスタ２０はｎ型半導体基板２
２及びｐ型ウエル領域２４を有している。 上記ウエル領域２４は、制御ゲート電圧又は可
変ソース・ドレイン間電圧を設定することなくソ
ース・ドレイン間チヤネル領域での基板表面電位
を変化することができる。従つて、被選択メモリ
セルの書き込みは、以下詳述するように、非選択
メモリセルの消去又は書き込みを防止すると共に
新規な方法でおこなわれる。ウエル領域２４を使
用することにより各セル内の付加トランジスタ及
び従来の半選択書き込み方式は不要となる。 ソース及びドレイン拡散層２６，２８は、図示
しない他のFATMOSトランジスタと共有するこ
とができ、またウエル領域２４内の半導体基板２
２の頂表面部１２形成され、小数キヤリア（電
子）がソース２６からドレイン２８へ流れる通路
となるチヤネル領域３０を形成する。このチヤネ
ル領域３０上に多結晶シリコン浮動ゲート３２が
形成されており、浮動ゲート３２はゲート酸化誘
電層３４によつて絶縁されている。略100乃至200
Å厚の薄トンネル層３６は、オーバレイ・アルミ
ニウム制御ゲート３８によつて印加される電界中
でチヤネル領域３０及び浮動ゲート３２間を電子
が移動するように設けられる。この制御ゲート３
８は薄窒化シリコン層４０によつて浮動ゲート３
２から絶縁されている。 メモリセル２０は、第５ａ図及び第５ｂ図に従
つて予め浮動ゲート３２上に蓄積された電子を放
出することによつて消去される。消去前にこの
FATMOSメモリセル２０は、高濃度ｐ型領域２
４ａを介してウエル領域２４を接地することによ
り第５ａ図に示した準備状態に位置されている。
ソース２６及びドレイン２８は＋17Vに夫々保持
され、オーバレイ制御ゲート３８は接地されてい
る。ウエル領域２４が接地されているので、チヤ
ネル３０はソース２６及びドレイン２８に印加さ
れる＋17Vよりも低い電位に保持され、この間消
去はおこなわれることがない。その後、ウエル領
域２４の電位は＋17Vに上昇され、チヤネル領域
３０及びオーバレイ制御ゲート３８間の電位差は
＋17Vとなつて、浮動ゲート３２に蓄積された電
子を薄トンネル層３６を介してチヤネル領域３０
へ移動させて浮動ゲート３２を放電させるような
電界が発生する。 第５ｃ図、第５ｄ図及び第５ｅ図に示す書き込
み操作に従つて、電子をトンネル領域３６を介し
て浮動ゲート３２に充電させることにより、論理
“１”を被選択FATMOSメモリセル２０に書き
込む。最初、ウエル領域２４を接地しソース２６
及びドレイン２８に抵抗２８ａを介して＋17Vを
印加し、及びオーバレイ制御ゲート３８を接地す
ることにより、第５ｃ図に示された準備状態に係
属されている（抵抗２８ａはFATMOS素子のソ
ース・ドレイン間インピーダンスよりも大きい抵
抗値を有している）。ウエル領域２４を接地する
ことにより、非選択セル２０と同一のウエル領域
２４を共有する他のFATMOSセルが消去されて
しまうことを防止できる。従つて被選択メモリセ
ル２０のオーバレイ制御ゲート３８の電位は＋
17Vに上昇する。このとき、チヤネル領域３０の
表面電位はソース電位よりも電子誘引性が低く設
定されるので、ソース２６からチヤネル領域３０
への実質的電子移動はおこらず、基板２２内の熱
誘起電子はチヤネル領域３０の表面部へ誘引され
るよりも、ソース２６又はドレイン２８の方に誘
引される。従つて書き込みは確実に妨げられる。 被選択メモリセル２０に論理“１”を書き込む
ためには、制御ゲート３８の電位を＋17Vに上昇
し、ソース２６の電位を接地電位又は少なくとも
充分に低い電位に下降しなければならず、これに
より少数キヤリアである電子はソース２６からド
レイン２８へ自在に移動することができる。チヤ
ネル３０内を電流が流れ始めると、直ちにその表
面電位は略接地電位まで下降し、その結果誘引電
界が発生する。なぜならオーバレイゲート電極３
８に印加される電圧が＋17Vになるからである。
従つてチヤネル３０内を流れる小数キヤリア電子
はトンネル領域３６を貫通し第５ｅ図に示される
ように浮動ゲート３２を充電する。ソース電圧が
実質的に＋17V以下に下降しかつ制御ゲート３８
に印加される電圧が0Vから17Vに上昇したとき
に限り、第５ｃ図乃至第５ｅ図に示された書き込
み操作がおこなわれる。例えば、制御ゲート３８
が接地電位0Vに保持されると、チヤネル30を反
転するに充分な電界は発生せず、ソース２６が接
地されセル２０が制御ゲート３８によつて非選択
となるにも拘らず、メモリセル２０内に書き込み
はおこなわれない。 ドレイン２８が抵抗２８ａを介して＋17V電圧
源に接続され、FATMOSトランジスタ２０のソ
ース・ドレイン間電圧を検出することによりメモ
リセル２０の読み出しはおこなわれる。例えば、
論理“１”がメモリセル２０内に書き込まれてい
る場合には、浮動ゲート３２は電子によつて充電
され、斥（負）電界を形成する。この斥電界は浮
動ゲート３２によつて発生し、正電圧が制御ゲー
ト３８に印加されているか否かに拘らず少数キヤ
リアがチヤネル３０を介して流れることを禁止
し、ソース・ドレイン間電圧を略17Vの最大レベ
ルにする。他方、論理“０”がメモリセル２０に
書き込まれている場合は、浮動ゲート３２に電子
は蓄積されない。この場合、閾電圧より高い正電
圧がオーバレイ制御電極３８に印加されていると
きには、上記少数キヤリアは全チヤネル３０を流
れ、これによりソース・ドレイン間電圧は最小値
即ち略0Vに下降される。 制御ゲート３８が接地電位を維持していると
き、チヤネル３０内で反転を生じせしめる電界は
発生しないから、浮動ゲート３２状態はソース２
６で検出された（又は読み出された）電圧に実質
的な効果を与えず、従つて制御ゲート３８は
FATMOS２０を効果的に非選択状態とする。 制御ゲート３８がFATMOSセル２０を非選択
とする信頼性を向上させるため、浮動ゲート３２
はチヤネル３０上を部分的に延在し、チヤネル領
域３０の残部上にはオーバレイアルミニウム制御
ゲート３８が延在している。従つて第４ｂ図を参
照すると、チヤネル３０内の少数キヤリア電流は
浮動ゲート３２下に設けられている第１部３０ａ
と制御ゲート３８下の第２部３０ｂとに分割され
る。例えば、浮動ゲート３２がアンダレイチヤネ
ル部３０ａの反転を起こす場合でも、セル２０の
読み出し又は書き込みは、制御ゲート３８電圧が
操地電位に保持されている範囲で禁止される。な
ぜなら第２チヤネル部３０ｂの反転が禁止される
からである。従つて制御ゲート３８は、接地され
ているときはいつでもソースからドレインへの電
流を積極的に禁止することにより、付加的に
“ANDゲート”機能を有する。 ｎ型半導体基板２２の角部を示す第６図の平面
図に示された本発明の実施例において、前述した
利点が更に明瞭になる。ｐ型ウエル領域２４は基
板２２の表面の大部分上に形成される。各ソース
拡散層２６が横軸方向に存在し、上記ウエル領域
２４内の横行（transverse row）に設けられた
複数のFATMOSトランジスタ２０間に配設され
る。夫々対応するドレイン拡散層２８は
FATMOSトランジスタ２０の同一行によつて同
様にして共通に設けられる。各FATMOSトラン
ジスタ２０は１個の浮動ゲート３２とその相伴な
トンネル部３６とを含んでいる。各オーバレイ制
御ゲート３８は、縦列内に設けられた他の複数の
FATMOSトランジスタ２０を共通に含んでい
る。従つて特定の行及び列内の各FATMOSトラ
ンジスタ２０は、行内を横軸方向に延在する拡散
層のソースドレイン対と、列内を縦軸方向に延在
する制御ゲート３８とによつて形成される。消
去、書き込み及び読み出し操作は、各列の制御ゲ
ート３８に夫々接続されている複数の選択ライン
５２に印加される電圧と、各行の共通ソース拡散
層２６に夫々接続されている複数のデータライン
５４に印加される電圧と、全ドレイン拡散層２８
に個々の抵抗２８ａを介して＋17V電圧源に接続
するドレインライン５６に印加される電圧と、ウ
エル２４の高濃度ｐ型領域２４ａに接続されてい
る消去ライン５８に印加される電圧とを制御する
ことによりおこなわれる。注意すべきことは、
個々の抵抗２８ａを介してドレインライン５６に
共通接続されていることにより、ドレイン２８が
夫々制御されることができることである。メモリ
セル２０の１個の被選択セルにデータを書き込む
ためには、対応する選択ライン５２に印加される
電位を＋17Vに上昇させ、かつ他選択ライン５２
を接地電位とし、更に対応する行のデータライン
５４を接地しかつ他データライン５４を＋17Vに
保持することによつてその列がアドレスされ、従
つて対応する行及び列での被選択セル２０だけに
論理“１”が書き込まれることができる。 このとき＋17Vの誘引電圧が非選択メモリセル
の接地制御ゲート３８とそれらのソース２６及び
ドレイン２８との間に存在していたとしても、非
選択セルの浮動ゲート３２に蓄積され得る電子は
チヤネル３０に放出されない。なぜなら、ウエル
領域２４が接地され上記書き込み間の非選択セル
の消去は確実に禁止されるからである。 而して、メモリセル２０の全列は同時に選択さ
れ、選択ライン５２に＋17Vを印加することによ
り論理“１”及び“０”が書き込まれるが、この
とき他のものを接地し、第５ｃ図乃至第５ｄ図で
前述した書き込み操作に応じて全データライン５
４を制御する。従つて、論理“１”は非選択列の
メモリセル２０の特定セルに同時に書き込まれ
る。 特定の列での対応する選択ライン５２の電圧を
少なくとも閾ゲート電圧（例えば＋5V）に上昇
させ、他選択ラインを接地電位に保持して特定行
のデータライン５４の電位を検出することによつ
て、特定の行及び列内の個々の被選択メモリセル
からデータが読み出される。メモリセル２０の列
は、非選択列の選択ライン５２の電圧を上昇させ
かつ全データライン５４の電圧を同時に検出する
ことにより、メモリセル２０の列は同時に読み出
される。 第６図に示された本発明の実施例において、図
示しないCPUは、各選択ライン５２の電圧を制
御する列バツフア・デコーダ６０及び各データラ
イン５４を制御する行バツフア・デコーダ６２を
介して個々の列をアドレスすることにより、第６
図の個々のセル２０をアドレスすることができ
る。選択ライン５２、データライン５４、ドレイ
ンライン５６及び消去ライン５８の電圧を同時に
処理することにより、全メモリセルでのパルク消
去操作及び第５ａ図乃至第５ｄ図で前述した個々
の被選択メモリセル２０での書き込み読み出し操
作を実行するCPUが上記バツフア・デコーダ６
０，６２として用いることができる。第５ａ図乃
至第５ｄ図で前述した手順に応じて消去、書き込
み及び読み出し操作を実行するために個々の被選
択メモリセル２０の特定の行及び列に対応する選
択ライン及びデータラインの電圧を下記第Ｂ表に
示す。この第Ｂ表は１個の被選択メモリセルに対
応する選択ライン及びデータラインい印加される
電圧を示しているが、他の全ての選択ライン及び
データラインは、第Ｂ表中に“前”として示され
た特定電圧に保持されている。
【表】
読み出し操作期間に、ラツチ６４は各データラ
イン５４の出力電圧と基準トランジスタ６６の行
において基準トランジスタ６６のソース２６″か
ら出力される基準電圧とを個別的に比較し、
CPUに伝送されるリセツト可能な２つの論理レ
ベルのいずれか一方を選択する。上記基準トラン
ジスタ６６はFATMOSトランジスタと類似であ
つて、これらのFATMOSトランジスタは基準行
の共通ソース２６″及びドレイン２８″を有してい
る。更に各基準トランジスタ６６はFATMOSト
ランジスタ２０の列に対応する１個の共通制御ゲ
ート３８を有している。しかしながら各基準トラ
ンジスタ６６のゲート３２″は浮動ゲートではな
く、オーバレイ制御ゲート３８に接続されている
から、各基準トランジスタ６６の状態は
FATMOSトランジスタ２０の充電状態即ち論理
“１”の状態に対応して予め決められ、共通ソー
ス拡散層２６″に接続されている基準ライン６８
を介して上記ラツチ６４に供給される高信頼性の
比較電圧が得られる。ラツチ６４は、基準ライン
６８の基準電圧と各被選択データライン５４の検
出電圧とを比較し、複数の論理出力を発生する。 第Ｂ表に応じて制御ライン５２，５４，５６，
５８に印加される電圧を制御することによつて第
６図のメモリ消去はおこなわれ、消去ラインの電
位が0Vから＋17Vに上昇されるとメモリセル２
０の全ては同時に消去される。しかしながら、第
７図に示された本発明の他の実施例においては、
複数の個々のウエル領域２４′を形成することに
よりメモリはビツト消去され、このウエル領域２
０の１個内に各行FATMOSメモリセル２０が形
成されており、またウエル領域２４′は、基板に
ｎ型導電性間隙層を介在させることにより互いに
絶縁されている。第７図に示す上記実施例におい
て、行バツフア・デコーダ６２は複数のデータラ
イン５４を制御するだけでなく、行デコーダ６２
を介して個々にアドレス可能な複数の消去ライン
５８も制御することができる。また離間された行
デコーダが同様に用いられることもできる。消去
のために選択された特定メモリセルの列は、被選
択セルの列に対応するものを除いた全ての選択ラ
イン５２を＋17Vに保持することによりアドレス
される。消去被選択メモリセルの行は、被選択セ
ル行に対応するものを除いた全ての消去ライン５
８を、接地電位に保持することによつてアドレス
される。被選択セルは、その対応する選択ライン
５２を接地しかつその対応する消去ライン５８を
＋17Vに保持することによつて消去される。消去
操作間にはドレインライン５６及び全データライ
ン５４は＋17Vに保持されている。 要約するに、本発明のEEPROMによれば、各
メモリセル内の１個以上のトランジスタを設ける
必要は無くなる。このことは、前述した半選択技
術を用いたEEPROMによつてもおこなわれるこ
とができるが、本発明は半選択されたメモリセル
のトラブルを防止することができる。なぜなら本
発明の書き込み操作間に、制御ゲート基板間電位
は、書き込みのために選択されたものを除いた全
てのメモリセル内での移動に要求される閾電圧以
下に保持されているからである。制御ゲート基板
間電位が前述したようにｐタイプウエル領域２４
の電位を変化することによつて制御されるにも拘
らず、ｎチヤネル素子２０がｐ型基板２２′上に
形成され、消去及び書き込み操作間にウエル２４
の電位が制御された方法（第５ａ図乃至第５ｅ
図）と同一の方法によつて基板２２′の電圧自体
が制御されるならば、ウエル２４が不在しなくて
も同様な制御をおこなうことができる。しかしな
がら、上記に従つてｐ型ウエル２４を無くせば、
同一基板２２′上のデコーダ等の他の機能をもつ
ことができる。 上述した実施例において、多結晶シリコンの浮
動ゲート３２とアルミニウムのオーバレイ制御ゲ
ート３８とをもつｐ型ウエル２４内にｎチヤネル
FATMOSトランジスタ２０が形成されたが、こ
れに限らず、ｐ型基板上にｎ型ウエルを形成して
ｐチヤネルFATMOSトランジスタが設けられて
も良いのは勿論である。この場合、浮動ゲート３
２は、充分な電子数が除去されればソース・ドレ
イン間電流を防止することができ、従つて浮動ゲ
ート３２は実効正孔キヤリアを仮定しｎ型ウエル
領域から除去された電子で充電されるならば浮動
ゲート３２によつてソース・ドレイン間電流を流
すことができる。更に、浮動ゲート３２及びオー
バレイ制御電極３８を形成するのに他の物質を用
いても良い。第６図に示されたEEPROMを製造
するための好ましいバルクCMOSプロセスは以
下に述べる。 半導体基板２２をｎ型シリコンで形成する。二
酸化シリコンを生長させることにより半導体基板
２２の全表面上に略5000Å厚のフイールド酸化膜
を形成する。次にシリコン基板２２の表面上にボ
ロンを注入することによりｐ型ウエル領域２４を
形成する。次に上記シリコン基板２２には二酸化
シリコンがエツチ除去されウエル・パターンが形
成される。次にリン又は砒素等の不純物を拡散又
は注入することにより、複数のｎ型のソース及び
ドレイン領域２６，２８を形成する。接触領域２
４ａのｐ型導電性を増大するためにｐ型ウエルの
接触領域２４ａにボロンを注入又は拡散する。チ
ヤネル３０以外のｐ型ウエル２４の全頂表面にイ
オンを注入し、その後ウエル２４の外側領域にリ
ンを注入して、注入されたボロン及びリンイオン
の濃度は、制御電極３８等のオーバレイ導体を介
して基板２２表面を反転させることなく17V電圧
を印加するに充分となるように設定される。次に
チヤネル３０の表面を露光する。略500乃至1000
Å厚の層内に二酸化シリコンを生長させることに
より、ゲート酸化層３４を形成する。次に略100
乃至200Å厚のトンネル領域３６内に設けられた
ゲート酸化層３４の層厚を制御することにより、
トンネル領域３６を形成する。次に多結晶シリコ
ンの浮動ゲート３２を堆積し、この浮動ゲート３
２を絶縁するために全素子上に窒化シリコンを堆
積する。必要に応じて拡散層２６，２８及びゲー
ト３８に接触用開口部を形成した後、窒化膜上に
アルミニウム金属膜を堆積し、ソース及びドレイ
ン拡散層対２０，２８に対応する制御ゲート３８
及び導体ペース５４，５６を形成する。 本発明は上述した製造方法に限定されるもので
はなく、例えば自己整列シリコンゲート方法
（self−aligned silicon gate processes）等の現
在発展途上の技術を含むMOS製造技術を用いて
も良く、その他当業者によつて容易に変換し得る
他の技術を代替に用いても良いのは勿論である。
イン５４の出力電圧と基準トランジスタ６６の行
において基準トランジスタ６６のソース２６″か
ら出力される基準電圧とを個別的に比較し、
CPUに伝送されるリセツト可能な２つの論理レ
ベルのいずれか一方を選択する。上記基準トラン
ジスタ６６はFATMOSトランジスタと類似であ
つて、これらのFATMOSトランジスタは基準行
の共通ソース２６″及びドレイン２８″を有してい
る。更に各基準トランジスタ６６はFATMOSト
ランジスタ２０の列に対応する１個の共通制御ゲ
ート３８を有している。しかしながら各基準トラ
ンジスタ６６のゲート３２″は浮動ゲートではな
く、オーバレイ制御ゲート３８に接続されている
から、各基準トランジスタ６６の状態は
FATMOSトランジスタ２０の充電状態即ち論理
“１”の状態に対応して予め決められ、共通ソー
ス拡散層２６″に接続されている基準ライン６８
を介して上記ラツチ６４に供給される高信頼性の
比較電圧が得られる。ラツチ６４は、基準ライン
６８の基準電圧と各被選択データライン５４の検
出電圧とを比較し、複数の論理出力を発生する。 第Ｂ表に応じて制御ライン５２，５４，５６，
５８に印加される電圧を制御することによつて第
６図のメモリ消去はおこなわれ、消去ラインの電
位が0Vから＋17Vに上昇されるとメモリセル２
０の全ては同時に消去される。しかしながら、第
７図に示された本発明の他の実施例においては、
複数の個々のウエル領域２４′を形成することに
よりメモリはビツト消去され、このウエル領域２
０の１個内に各行FATMOSメモリセル２０が形
成されており、またウエル領域２４′は、基板に
ｎ型導電性間隙層を介在させることにより互いに
絶縁されている。第７図に示す上記実施例におい
て、行バツフア・デコーダ６２は複数のデータラ
イン５４を制御するだけでなく、行デコーダ６２
を介して個々にアドレス可能な複数の消去ライン
５８も制御することができる。また離間された行
デコーダが同様に用いられることもできる。消去
のために選択された特定メモリセルの列は、被選
択セルの列に対応するものを除いた全ての選択ラ
イン５２を＋17Vに保持することによりアドレス
される。消去被選択メモリセルの行は、被選択セ
ル行に対応するものを除いた全ての消去ライン５
８を、接地電位に保持することによつてアドレス
される。被選択セルは、その対応する選択ライン
５２を接地しかつその対応する消去ライン５８を
＋17Vに保持することによつて消去される。消去
操作間にはドレインライン５６及び全データライ
ン５４は＋17Vに保持されている。 要約するに、本発明のEEPROMによれば、各
メモリセル内の１個以上のトランジスタを設ける
必要は無くなる。このことは、前述した半選択技
術を用いたEEPROMによつてもおこなわれるこ
とができるが、本発明は半選択されたメモリセル
のトラブルを防止することができる。なぜなら本
発明の書き込み操作間に、制御ゲート基板間電位
は、書き込みのために選択されたものを除いた全
てのメモリセル内での移動に要求される閾電圧以
下に保持されているからである。制御ゲート基板
間電位が前述したようにｐタイプウエル領域２４
の電位を変化することによつて制御されるにも拘
らず、ｎチヤネル素子２０がｐ型基板２２′上に
形成され、消去及び書き込み操作間にウエル２４
の電位が制御された方法（第５ａ図乃至第５ｅ
図）と同一の方法によつて基板２２′の電圧自体
が制御されるならば、ウエル２４が不在しなくて
も同様な制御をおこなうことができる。しかしな
がら、上記に従つてｐ型ウエル２４を無くせば、
同一基板２２′上のデコーダ等の他の機能をもつ
ことができる。 上述した実施例において、多結晶シリコンの浮
動ゲート３２とアルミニウムのオーバレイ制御ゲ
ート３８とをもつｐ型ウエル２４内にｎチヤネル
FATMOSトランジスタ２０が形成されたが、こ
れに限らず、ｐ型基板上にｎ型ウエルを形成して
ｐチヤネルFATMOSトランジスタが設けられて
も良いのは勿論である。この場合、浮動ゲート３
２は、充分な電子数が除去されればソース・ドレ
イン間電流を防止することができ、従つて浮動ゲ
ート３２は実効正孔キヤリアを仮定しｎ型ウエル
領域から除去された電子で充電されるならば浮動
ゲート３２によつてソース・ドレイン間電流を流
すことができる。更に、浮動ゲート３２及びオー
バレイ制御電極３８を形成するのに他の物質を用
いても良い。第６図に示されたEEPROMを製造
するための好ましいバルクCMOSプロセスは以
下に述べる。 半導体基板２２をｎ型シリコンで形成する。二
酸化シリコンを生長させることにより半導体基板
２２の全表面上に略5000Å厚のフイールド酸化膜
を形成する。次にシリコン基板２２の表面上にボ
ロンを注入することによりｐ型ウエル領域２４を
形成する。次に上記シリコン基板２２には二酸化
シリコンがエツチ除去されウエル・パターンが形
成される。次にリン又は砒素等の不純物を拡散又
は注入することにより、複数のｎ型のソース及び
ドレイン領域２６，２８を形成する。接触領域２
４ａのｐ型導電性を増大するためにｐ型ウエルの
接触領域２４ａにボロンを注入又は拡散する。チ
ヤネル３０以外のｐ型ウエル２４の全頂表面にイ
オンを注入し、その後ウエル２４の外側領域にリ
ンを注入して、注入されたボロン及びリンイオン
の濃度は、制御電極３８等のオーバレイ導体を介
して基板２２表面を反転させることなく17V電圧
を印加するに充分となるように設定される。次に
チヤネル３０の表面を露光する。略500乃至1000
Å厚の層内に二酸化シリコンを生長させることに
より、ゲート酸化層３４を形成する。次に略100
乃至200Å厚のトンネル領域３６内に設けられた
ゲート酸化層３４の層厚を制御することにより、
トンネル領域３６を形成する。次に多結晶シリコ
ンの浮動ゲート３２を堆積し、この浮動ゲート３
２を絶縁するために全素子上に窒化シリコンを堆
積する。必要に応じて拡散層２６，２８及びゲー
ト３８に接触用開口部を形成した後、窒化膜上に
アルミニウム金属膜を堆積し、ソース及びドレイ
ン拡散層対２０，２８に対応する制御ゲート３８
及び導体ペース５４，５６を形成する。 本発明は上述した製造方法に限定されるもので
はなく、例えば自己整列シリコンゲート方法
（self−aligned silicon gate processes）等の現
在発展途上の技術を含むMOS製造技術を用いて
も良く、その他当業者によつて容易に変換し得る
他の技術を代替に用いても良いのは勿論である。
第１図は各メモリセルに２個のトランジスタを
有する従来のEEPROMの概略結線図、第２図は
従来の半選択方式EEPROMの概略結線図、第３
図は第２図の半選択EEPROMの操作を示す結線
図、第４ａ図は本発明のEEPROM・FATMOS
トランジスタの概略的平面図、第４ｂ図は第４ａ
図の平面図に対応する側面図、第５図は本発明の
１個のEEPROMセルの操作を示す概略構成図で
あつて第５ａ図は消去操作前のEEPROMセルを
示し、第５ｂ図は消去操作中のEEPROMセルを
示し、第５ｃ図は書き込み操作前のEEPROMを
示し、第５ｄ図は論理“０”の書き込み操作中の
EEPROMを示し第５ｅ図は論理“１”の書き込
み操作中のEEPROMを示している。更に第６図
は各メモリセルが第４図の新規なFATMOS装置
を具備している本発明のEEPROMの概略的平面
図、第７図は第６図のものに類似であるがビツト
消去可能な本発明の他の実施例であるEEPROM
の概略的平面図である。 ２０…FATMOSメモリセル、２２，２２′…
半導体基板、２４，２４′…ウエル領域、２６…
ソース拡散層、２８…ドレイン拡散層、３０…チ
ヤネル領域、３２，３２′…浮動ゲート、３６…
トンネル層、３８…制御ゲート、５２…選択ライ
ン、５４…データライン、５６…読み出しライ
ン、５８…消去ライン、６０…列バツフアデコー
ダ、６２…行バツフアデコーダ、６４…ラツチ、
６８…基準ライン。
有する従来のEEPROMの概略結線図、第２図は
従来の半選択方式EEPROMの概略結線図、第３
図は第２図の半選択EEPROMの操作を示す結線
図、第４ａ図は本発明のEEPROM・FATMOS
トランジスタの概略的平面図、第４ｂ図は第４ａ
図の平面図に対応する側面図、第５図は本発明の
１個のEEPROMセルの操作を示す概略構成図で
あつて第５ａ図は消去操作前のEEPROMセルを
示し、第５ｂ図は消去操作中のEEPROMセルを
示し、第５ｃ図は書き込み操作前のEEPROMを
示し、第５ｄ図は論理“０”の書き込み操作中の
EEPROMを示し第５ｅ図は論理“１”の書き込
み操作中のEEPROMを示している。更に第６図
は各メモリセルが第４図の新規なFATMOS装置
を具備している本発明のEEPROMの概略的平面
図、第７図は第６図のものに類似であるがビツト
消去可能な本発明の他の実施例であるEEPROM
の概略的平面図である。 ２０…FATMOSメモリセル、２２，２２′…
半導体基板、２４，２４′…ウエル領域、２６…
ソース拡散層、２８…ドレイン拡散層、３０…チ
ヤネル領域、３２，３２′…浮動ゲート、３６…
トンネル層、３８…制御ゲート、５２…選択ライ
ン、５４…データライン、５６…読み出しライ
ン、５８…消去ライン、６０…列バツフアデコー
ダ、６２…行バツフアデコーダ、６４…ラツチ、
６８…基準ライン。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の半導体基板と、前記基板に形成
される第二導電型の半導体ウエル領域と、前記ウ
エル領域内に設けられそれら間にチヤネル領域を
規定するソース及びドレインと、前記チヤネル領
域を少なくとも部分的に覆うように設けられる絶
縁されたフローテイングゲートと、前記フローテ
イングゲート及び前記基板間に設けられ前記チヤ
ネル領域を覆うトンネリング領域を有する絶縁薄
膜と、前記フローテイングゲート及び前記基板か
ら絶縁され前記フローテイングゲートを覆うと共
に前記チヤネル領域と交差して延在する制御ゲー
トとを具備し、前記ウエル領域を正電位に維持し
かつ前記制御ゲートを接地電位に設定することに
より消去されることを特徴とする電気的に消去可
能なプログラマブルトランジスタ。 ２ 前記ウエル領域及び前記制御ゲートを接地電
位に設定しかつ前記ソース及びドレインを正電位
に設定することにより論理“０”の書込み動作を
おこなうことを特徴とする請求項１記載の電気的
に消去可能なプログラマブルトランジスタ。 ３ 前記ウエル領域を接地電位に設定し、前記ド
レインを正電位に設定し、前記制御ゲートを正電
位に設定しかつ前記ソースを接地電位に設定する
ことにより論理“１”の書込み動作をおこなうこ
とを特徴とする請求項１記載の電気的に消去可能
なプログラマブルトランジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06138806 US4375087C1 (en) | 1980-04-09 | 1980-04-09 | Electrically erasable programmable read-only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718087A JPS5718087A (en) | 1982-01-29 |
| JPH0152840B2 true JPH0152840B2 (ja) | 1989-11-10 |
Family
ID=22483738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| IT1209227B (it) * | 1980-06-04 | 1989-07-16 | Sgs Microelettronica Spa | Cella di memoria non volatile a 'gate' flottante elettricamente alterabile. |
| US4495427A (en) * | 1980-12-05 | 1985-01-22 | Rca Corporation | Programmable logic gates and networks |
| DE3171836D1 (en) * | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| DE3174858D1 (en) * | 1980-12-25 | 1986-07-24 | Fujitsu Ltd | Nonvolatile semiconductor memory device |
| US4479203A (en) * | 1981-11-16 | 1984-10-23 | Motorola, Inc. | Electrically erasable programmable read only memory cell |
| WO1983003166A1 (en) * | 1982-03-09 | 1983-09-15 | Rca Corp | An electrically alterable, nonvolatile floating-gate memory device |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
| US4769340A (en) * | 1983-11-28 | 1988-09-06 | Exel Microelectronics, Inc. | Method for making electrically programmable memory device by doping the floating gate by implant |
| JPS61123169A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体集積回路 |
| US4783766A (en) * | 1986-05-30 | 1988-11-08 | Seeq Technology, Inc. | Block electrically erasable EEPROM |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS63249375A (ja) * | 1987-04-06 | 1988-10-17 | Oki Electric Ind Co Ltd | 半導体記憶装置のデ−タ消去方法 |
| JP2633252B2 (ja) * | 1987-06-11 | 1997-07-23 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| FR2621737B1 (fr) * | 1987-10-09 | 1991-04-05 | Thomson Semiconducteurs | Memoire en circuit integre |
| USRE35838E (en) * | 1987-12-28 | 1998-07-07 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure |
| US4953928A (en) * | 1989-06-09 | 1990-09-04 | Synaptics Inc. | MOS device for long-term learning |
| JP2609332B2 (ja) * | 1989-10-19 | 1997-05-14 | シャープ株式会社 | 半導体記憶装置 |
| US5094968A (en) * | 1990-11-21 | 1992-03-10 | Atmel Corporation | Fabricating a narrow width EEPROM with single diffusion electrode formation |
| US5086325A (en) * | 1990-11-21 | 1992-02-04 | Atmel Corporation | Narrow width EEPROM with single diffusion electrode formation |
| JP2655765B2 (ja) * | 1991-05-29 | 1997-09-24 | ローム株式会社 | 半導体装置 |
| US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5930171A (en) * | 1995-05-22 | 1999-07-27 | Siemens Aktiengesellschaft | Constant-current source with an EEPROM cell |
| DE19518728C2 (de) * | 1995-05-22 | 1998-12-24 | Siemens Ag | Konstantstromquelle mit einer EEPROM-Zelle |
| EP0752721B1 (en) * | 1995-06-29 | 2009-04-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| US5877054A (en) * | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| JP3366173B2 (ja) * | 1995-07-31 | 2003-01-14 | シャープ株式会社 | 不揮発性半導体メモリの製造方法 |
| DE19614010C2 (de) * | 1996-04-09 | 2002-09-19 | Infineon Technologies Ag | Halbleiterbauelement mit einstellbarer, auf einem tunnelstromgesteuerten Lawinendurchbruch basierender Stromverstärkung und Verfahren zu dessen Herstellung |
| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
| US5768186A (en) * | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
| US6906376B1 (en) * | 2002-06-13 | 2005-06-14 | A Plus Flash Technology, Inc. | EEPROM cell structure and array architecture |
| TWI244165B (en) * | 2002-10-07 | 2005-11-21 | Infineon Technologies Ag | Single bit nonvolatile memory cell and methods for programming and erasing thereof |
| DE602006004396D1 (de) * | 2005-05-18 | 2009-02-05 | St Microelectronics Sa | EEPROM-Speicherarchitektur |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507485A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS507440A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS507484A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5057779A (ja) * | 1973-09-21 | 1975-05-20 | ||
| JPS5412275A (en) * | 1978-06-01 | 1979-01-29 | Sanyo Electric Co Ltd | Charge releasing method in semiconductor memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3881180A (en) * | 1971-11-30 | 1975-04-29 | Texas Instruments Inc | Non-volatile memory cell |
| DE2525097C3 (de) * | 1975-06-05 | 1982-08-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Betrieb eines n-Kanal-Speicher-FET |
| US4051464A (en) * | 1975-09-08 | 1977-09-27 | Honeywell Inc. | Semiconductor memory cell |
| US4099196A (en) * | 1977-06-29 | 1978-07-04 | Intel Corporation | Triple layer polysilicon cell |
| US4162504A (en) * | 1977-12-27 | 1979-07-24 | Rca Corp. | Floating gate solid-state storage device |
| US4184207A (en) * | 1978-01-27 | 1980-01-15 | Texas Instruments Incorporated | High density floating gate electrically programmable ROM |
-
1980
- 1980-04-09 US US06138806 patent/US4375087C1/en not_active Expired - Lifetime
-
1981
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507485A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS507440A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS507484A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5057779A (ja) * | 1973-09-21 | 1975-05-20 | ||
| JPS5412275A (en) * | 1978-06-01 | 1979-01-29 | Sanyo Electric Co Ltd | Charge releasing method in semiconductor memory |
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