FR2480504A1 - Transistor programmable et effacable electriquement - Google Patents

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Abstract

L'INVENTION CONCERNE UN TRANSISTOR A SEMI-CONDUCTEUR OXYDE-METAL, A EFFET TUNNEL ET A GRILLE EN L'AIR. CE TRANSISTOR EST REALISE DANS UNE CUVETTE 24 D'UN SUBSTRAT SEMI-CONDUCTEUR 22 DONT LA CONDUCTIVITE EST DU TYPE OPPOSE A CELLE DE LA CUVETTE 24, AFIN QUE LA CHARGE ET LA DECHARGE D'UNE GRILLE EN L'AIR 32 SOIENT OBTENUES PAR LA COMMANDE DU POTENTIEL DE LA CUVETTE 24. ON OBTIENT AINSI UNE MEMOIRE MORTE PROGRAMMABLE ET EFFACABLE ELECTRIQUEMENT, DONT CHAQUE CELLULE NE DEMANDE QU'UN SEUL TRANSISTOR. DOMAINE D'APPLICATION: MEMOIRES POUR UNITES CENTRALES DE TRAITEMENT.

Description

i L'invention concerne les minicalculateurs, et en
particulier des mémoires mortes permanentes qui sont program-
mables et qui peuvent être effacées électriquement par l'utilisateur. L'invention concerne également des dispositifs semi-conducteurs métaloxyde à effet tunnel et grille en l'air,-ces dispositifs étant communément désignés
"dispositifs FATMOS".
Des minicalculateurs comprennent généralement une unité centrale de traitement qui effectue des calculs sur des données mémorisées dans une mémoire à accès direct, conformément à des instructions également mémorisées dans cette mémoire à accès direct (RAM"). Les données et les instructions constituent le logiciel que l'utilisateur emmagasine ("programme") dans la mémoire à accès direct et qu'il peut modifier aisément.. Les calculs exécutés par l'unité centrale de traitement en réponse aux instructions placées par l'utilisateur dans- la mémoire à accès direct sont commandés par des microprogrammes mémorisés de manière permanente dans l'unité centrale de traitement elle-même, et plus particulièrement dans une ou plusieurs mémoires mortes
permanentes ("ROM").
La souplesse des minicalculateurs a sensiblement augmenté récemment en raison, en grande partie, du rÈle joué par la mémoire morte. Le mode de fonctionnement de l'unité centrale de traitement peut être adapté à des applications spécifiques par une programmation du contenu de la mémoire morte afin que les microprogrammes qu'elle contient et qui sont exécutés par l'unité centrale de traitement sous la commande du logiciel de l'utilisateur soient adaptés à l'exécution la plus efficace d'une tâche spécifique. Dans l'art antérieur, une mémoire morte ne peut être effacée que par l'utilisation de lumière ultraviolette au cours d'une opération pouvant demander une demi-heure. Par
conséquent, l'utilisateur ou l'acheteur d'un mini-
calculateur doit faire appel au fabricant pour effacer et
reprogrammer les mémoires mortes.
Un perfectionnement très récent est constitué par la mémoire morte programmable et eff açable électriquement (mémoire UEEPROM") dont l'effacement complet n'exige pas l'utilisation d'un rayonnement ultraviolet ou autre. Alors que dans l'art antérieur, le matériel du minicalculateur doit être modifié physiquement en usine pour reprogrammer la mémoire morte, une mémoire programmable et effaçable électriquement ne nécessite pas une telle modification
physique, attendu que l'effacement est commandé électrique-
ment et qu'il peut donc être effectué par l'utilisateur auquel il suffit d'introduire l'ordre correct dans l'unité
centrale de traitement.
Chaque cellule de la mémoire morte programmable et effaçable électriquement est un transistor à effet de champ à semi-conducteur métaloxyde à effet tunnel et grille en l'air (IFATMOS"), dont un type particulier est décrit dans le brevet des Etats-Unis d'Amérique NO 4 115 914. La grille en l'air du transistor FATMOS peut être chargée ou déchargée électriquement pour réguler la circulation du courant entre la source et le drain de ce transistor, ce qui correspond*à un état logique "1" ou à un état logique "0", respectivement,
mémorisé de manière permanente.
Les mémoires EEPROM actuellement disponibles et capables d'emmagasiner 8000 bits, par exemple, comprennent 8192 transistors FATMOS disposés suivant une matrice plane de rangées et de colonnes, les rangées de transistors FATMOS possédant une grille commune de commande et les colonnes de transistors FATMOS se partageant des diffusions de source et de drain à connexion commune. Ainsi, chaque cellule de mémoire, constituée d'un seul transistor FATMOS, peut être adressée individuellement par l'application de signaux électriques à
une certaine rangée et à une certaine colonne de la mémoire.
Par exemple, pour décrire un état logique "1" ou "0O dans une cellule particulière de la mémoire, une tension est appliquée à la grille de commande correspondant à la rangée de la
cellule de mémoire choisie, alors qu'une tension correspon-
dant à un état logique "l" ou "0" est appliquée à la source
ou au drain correspondant à la colonne de la cellule choisie.
Un grave problème posé par ce montage est qu'il est
nécessaire d'utiliser un transistor supplémentaire à semi-
2480504.
conducteur métal-oxyde àeffet de champ ("MOSFET") commeporte "ET" dans chaque cellule de mémoire pour permettre à l'utilisateur de sélectionner une rangée unique de cellules de mémoire lors de l'écriture de données dans la mémoire, sans écriture ou effacement accidentel de cellules de mémoire situées dans
d'autres rangées.
Les efforts de développement actuels de la technologie des minicalculateurs visent un accroissement sensible de la densité. Malheureusement, la présence du transistor MOSFET supplémentaire dans chaque cellule de la mémoire EEPROM double presque la dimension de chaque cellule de mémoire, ce qui pousse l'homme de l'art à rechercher les solutions éliminant le transistor MOSFET supplémentaire de chaque cellule de la mémoire EEPROM, tout en laissant la possibilité d'écrire une information binaire dans une cellule -de mémoire choisie, adressée selon sa rangée et sa colonne, sans écriture ou effacement accidentels d'autres cellules. On a trouvé, dans l'art antérieur, une solution communément appelée "système à semi-sélection" qui consiste à utiliser trois tensions différentes pouvant être appliquées à la grille et au drain de rangées et de colonnes, respectivement, de cellules de mémoire, chaque cellule de mémoire comprenant un seul transistor FATMOS. La différence de potentiel entre la tension la plus élevée et la tension la plus basse est suffisante, dans ce système, lorsqu'elle est appliquée entre le substrat et la grille de commande globale, pour charger ou décharger la grille en l'air du transistor FATMOS afin d'écrire ou effacer des données, tandis que la troisième
tension est comprise entre les deux tensions précédentes.
Lorsqu'une cellule unique de mémoire est sélectionnée pour l'écriture d'une information, certaines cellules de mémoire ne présentent aucune différence de potentiel entre leur grille de commande et leur drain ("non sélection"); d'autres cellules ne présentent que la moitié de la différence de potentiel demandée entre leur grille de commande et leur drain ("semi-sélection") en raison de l'application de la tension intermédiaire à ces cellules; et seule la cellule de mémoire choisie présente la différence totale de potentiel entre sa grille de commande et le drain. Un inconvénient important du système à semi-sélection est que les cellules de mémoire faisant l'objet d'une semi-sélection sont soumises à une certaine charge ou décharge accidentelle de leurs grilles en l'air. Par conséquent, bien que le système à semi- sélection permette de supprimer le transistor MOSFET supplémentaire de chaque mémoire, il est peu sir, car une écriture accidentelle risque de se produire dans de nombreuses cellules de mémoire, faisant apparaître des
erreurs de bit dans la mémoire.
On tend donc actuellement, dans ce domaine, à
produire une mémoire morte programmable et effaçable électri-
quement, ne nécessitant pas de transistor MOSEET supplémen-
taire pour chaque cellule de mémoire, et ne demandant
également pas la mise en oeuvre d'un système à semi-
sélection, tout en permettant une sélection fiable d'une seule cellule de mémoire pour l'écriture de données, en même temps que l'effacement ou l'écriture accidentels et simultanés
soient évités dans des cellules non sélectionnées.
Le transistor à semi-conducteur métal-oxyde à effet tunnel et grille en l'air, ou transistor FATMOS, selon l'invention peut être utilisé comme une cellule unique d'une mémoire morte programmable et effaçable électriquement ou mémoire EEPROM perfectionnée, dont chaque cellule ne comporte
qu'un transistor, cette mémoire ne nécessitant pas l'utilisa-
tion du sytème à semi-sélection de l'art antérieur. Le transistor FATMOS selon l'invention se présente sous la forme d'un dispositif à canal n dans une cuvette du type E sur un substrat du type n. L'avantage de la cuvette du type 2 est que son potentiel peut être élevé ou abaissé pour commander la charge et la décharge (écriture et effacement) de la grille en l'air avec des électrons. La charge-de la grille en l'air est obtenue par déviation d'électrons du canal de la source vers le drain lorsque le dispositif est mis en conduction par une grille de commande surjacente maintenue à un potentiel positif. Pour rendre inutile le transistor MOSFET supplémentaire de chaque cellule de mémoire, les potentiels de la région de là cuvette et des sources et drains des cellules de mémoire FATMOS non sélectionnées sont choisis, au cours d'opérations d'écriture, afin d'empêcher des porteurs minoritaires d'être déchargés de l'une quelconque des grilles en l'air vers le substrat, tout en permettant à une grille en l'air sélectionnée séparément d'être chargée. En particulier, tous les dispositifs FATMOS d'une même région en cuvette du type p sont d'abord effacés par le maintien de cette région à un potentiel positif pendant que les grilles de commande surjacentes sont maintenues au potentiel de masse afin que les électrons emmagasinés sur les grilles en l'air se déchargent vers le substrat. Au cours de l'opération suivante d'écriture, la région de cuvette du type p est maintenue à un potentiel de masse tandis que des lignes de grilles de commande surjacentes de dispositifs PATMOS non sélectionnés sont également maintenues au potentiel de masse. En outre, les lignes de sources et de drains de tous les dispositifs FATMOS sont maintenues à un potentiel positif, tandis que la ligne de grilles recouvrant le dispositif FATMOS sélectionné pour
l'écriture est également maintenue à un potentiel positif.
Si un état logique "1" doit être introduit dans le dispositif FATMOS sélectionné, sa ligne-de source est maintenue au potentiel de masse afin d'engendrer un courant d'électrons de la source vers le drain pour produire une arrivée d'électrons qui passent, par effet tunnel du canal vers la grille en l'air, ces électrons étant attirés par le potentiel positif de la grille de commande surjacente choisie. Autrement, si un état logique "0" doit être mémorisé dans le dispositif FATMOS sélectionné, la ligne de source de ce dispositif reste à un potentiel positif afin que ledit dispositif FATMOS sélectionné ne soit pas parcouru par un courant d'électrons de la source vers le drain et que la charge de sa grille en l'air ne change pas. Au cours des opérations d'écriture, il n'existe pratiquement pas de champ électrique dans les cellules FATMOS, un tel champ risquant d'attirer des porteurs minoritaires sur une grille en l'air et de décharger ainsi ou
de diriger par effet tuenel ces porteurs vers le canal sous-
jacent. Un autre avantage de l'invention est que toutes les cellules de mémoire peuvent être effacées électriquement et simultanément par l'application à la cuvette d'un potentiel d'attraction (positif) et par l'application du potentiel de masse à toutes les grilles de commande surjacentes. Une autre caractéristique de l'invention est que la région du canal de la source vers le drain est divisée en deux tronçons disposés en série par rapport à la source et au drain, la grille en l'air réglant la circulation du courant dans le premier tronçon et l'électrode de commande surjacente réglant de façon indépendante la circulation du courant dans le second tronçon afin que l'électrode de commande surjacente assume la fonction d'une porte ET au cours des opérations de lecture ou d'écriture, ce qui améliore la fiabilité avec laquelle l'électrode de commande peut empêcher la sélection
d'une cellule de mémoire, c'est-à-dire l'isoler.
L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: - la figure 1 est un schéma d'une mémoire morte programmable et effaçable électriquement selon l'art antérieur, dont chaque cellule comporte deux transistors; - la figure 2 est un schéma d'une mémoire EEPROM à semi-sélection de l'art antérieur; - la figure 3 est un diagramme montrant le fonctionnement de la mémoire à semi-sélection de la figure 2: - la figure 4a est- une vue en plan partielle et simplifiée du transistor FATMOS de la mémoire EEPROM selon l'invention; - la figure 4b est une coupe transversale partielle correspondant à la vue en plan de la figure 4a;
- les figures 5â à 5e sont des coupes trans-
versales schématiques et simplifiées montrant le fonctionnement de la cellule unique EEPROM selon l'invention, la figure 5a montrant la cellule avant une opération d'effacement, la figure 5b montrant la cellule au cours d'une opération d'effacement, la figure 5c montrant la cellule avant une opération d'écriture, la figure 5d montrant la cellule au cours d'une opération-d'écriture d'un état "0" et la figure 5e montrant la cellule au cours d'une opération d'écriture d'un état "1"; - la figure 6 est une vue en plan simplifiée de la mémoire EEPROM selon l'invention dans laquelle chaque cellule est constituée du dispositif FATMOS perfectionné montré sur les figures 4a et 4b; et - la figure 7 est une vue en plan partielle et simplifiée d'une variante de la mémoire EEPROM selon l'invention, analogue à la forme de réalisation montrée sur la figure 6 mais pouvant être effacée par une information binaire. Comme représenté schématiquement sur la figure
1, une mémoire morte programmable et effaçable électrique-
ment, du type décrit par Johnson et collaborateurs dans l'article "16-K EE-PROM Relies on Tunneling for Byte Erasable Program Storage", Electronics, pages 113-117, 28 février 1980, comprend plusieurs transistors PATMOS analogues à celui décrit dans le brevet NI 4 115 914 précité. La structure du transistor FATMOS est bien connue et elle comprend une grille en l'air l0a qui comporte une partie 10b à effet tunnel,
située à une distance de 10 à 20 nanomètres du substrat semi-
conducteur sous-jacent, partie par laquelle les porteurs minoritaires peuvent circuler par effet tunnel pour charger ou décharger la grille en l'air lOa sous l'effet d'un champ électrique appliqué, le transistor comprenant également une électrode surjacente 10c.de commande. Le drain du transistor FATMOS 10 est relié par l'intermédiaire d'un transistor MOSFET 12 de sélection de rangée à une ligne 14 de données de colonne qui est reliée de la même manière, par d'autres transistors 12 de sélection de rangées, à d'autres
transistors FATMOS 10 placés dans la même colonne verticale.
Chaque paire de transistors 10, 12 constitue une seule
cellule de la mémoire EEPROM de la figure 1.
On efface chaque cellule de mémoire en chargeant totalement sa grille en l'air l0a de porteurs minoritaires (électrons) afin que ladite grille maintienne le transistor FATMOS 10 à l'état "bloqué" (état logique "0") dans lequel aucun courant ne peut circuler entre la source et le drain de ce transistor FATMOS 10. L'écriture d'un état logique "1" dans une cellule 10, 12 de mémoire demande la décharge des électrons de la grille en l'air. Chaque cellule de mémoire est lue par détection de la ten*sion de la source au drain du transistor FATMOS 10 pendant qu'une tension positive est appliquée à l'électrode 10c de commande. Les opérations d'effacement, d'écriture et de lecture sont effectuées sous la commande de tensions appliquées à chaque ligne 16 de programme (connectée à toutes les grilles 10c de commande d'une rangée de transistors FATMOS 10), à chaque ligne 18 de sélection (connectée à toutes les grilles d'une rangée de transistors MOSFET 12) et à chaque ligne 14 de données de colonne. Les données peuvent être effacées, lues ou écrites par la commande des lignes 14, 16 et 18 de programme, de données et de sélection de la cellule de mémoire choisie, conformément au tableau suivant qui indique la tension de
ligne pour chaque opération donnée.
TABLEAU wAm
Ligne Effacement Ecriture Lecture non "1" Sélection +20V +20V +20V +5V Programme +20V 0V QV +5V Données QV QV +20V (Sortie) Le transistor MOSFET supplémentaire 12 est nécessaire pour empêcher la lecture ou l'écriture de données dans des cellules de mémoire d'une colonne autre que celle de la cellule choisie. Cependant, chaque transistor MOSFET 12 prend une certaine place, ce qui accroft la dimension de chaque cellule de mémoire d'un facteur presque égal à 2, et ce qui limite donc notablement les possibilités de miniaturisation d'une telle mémoire EEPROM pour accroître sa
densité. Ceci constitue un inconvénient important.
Dans l'art antérieur, on a supprimé, dans le système à semi-sélection montré schématiquement sur la figure 2, le transistor supplémentaire 12 de commande de chaque cellule 10, 12 de mémoire. La mémoire EEPROM à semisélection de la Ligure 2 permet une écriture dans une cellule sélectionnée de mémoire sans effacement ni écriture dans d'autres cellules, par l'utilisation d'un système de tension à trois niveaux ou système à trois tensions, appliqué aux lignes 14 de données de colonnes et aux lignes 16 de programme
de rangées commandant chaque transistor FATMOS 10. Malheureu-
sement, l'utilisation d'un système à trois tensions pour parvenir à une écriture à sélection par bits est peu fiable car, au cours d'une opération d'écriture, certaines des cellules de mémoire non sélectionnées peuvent faire également l'objet d'une opération d'écriture ou d'effacement, suivant leur position. Par exemple, comme montré schématiquement sur la figure 3, si toutes les cellules 10 de mémoire ont été effacées et si l'on souhaite introduire un état logique D'1" dans la cellule de mémoire 10', une tension de 0 volt est appliquée à la ligne 14b de données, alors qu'une tension de +17 volts est appliquée à la ligne 16a de programme pour qu'une différence de potentiel de +17 volts soit établie entre la grille de commande et le substrat du transistor FATMOS 10', cette différence de +17 volts étant juste suffisante pour décharger des électrons de la grille en l'air
afin d'introduire un état logique "1" dans ce transistor.
Pour empêcher l'écriture dans d'autres cellules de mémoire de la rangée 16a, une tension de 8 volts doit être appliquée à toutes les autres lignes 14a, 14c de colonnes de données, et cette tension peut également être appliquée à toutes les autres lignes 16b, 16c de programme, de manière qu'aucune autre cellule ne soit soumise à un potentiel de 17 volts entre la grille de commande et le substrat, ce qui évite l'écriture ou l'effacement dans des cellules non sélectionnées. En conséquence, le potentiel entre la grille de commande et le substrat des cellules 10 de mémoire non sélectionnées est soit de 0 volt ("non sélection"), soit de 9 volts ("semi-sélection"), suivant la position de la cellule de mémoire. Le potentiel grille de commande-substrat de
9 volts, présent dans les cellules de mémoire semi-
sélectionnées, doit être insuffisant pour provoquer un effet
de tunnel entre les grilles en l'air et le substrat. Malheu-
reusement, -un certain courant de fuite apparaît généralement dans les cellules de mémoire semi-sélectionnées, ce qui entraîne des erreurs de bit. Le système à semi-sélection est donc peu fiable. Sur la figure 3, la semi-sélection en indiquée en SS, la pleine sélection en PS et l'absence de
sélection ou non sélection en NS.
En résumé, il est souhaitable, dans ce domaine,
de disposer d'une mémoire programmable et effaçable électri-
quement, permettant une sélection par bits, d'un fonctionne-
ment fiable, sans faire appel à un transistor supplémentaire MOSFET 12 de commande ni au système à semi-sélection décrit ci-dessus. Le transistor FATMOS perfectionné 20 selon l'invention, représenté sur les figures 4a et 4b, facilite l'écriture par sélection de bits, sans exiger la présence d'autres transistors dans la cellule de mémoire et sans faire appel au système peu fiable à semi-sélection. Le transistor FATMOS 20 comprend un substrat semi-conducteur 22 dont la conductivité est du type n, et une région 24 de cuvette dont la conductivité est du type p. La cuvette 24 permet de changer le potentiel de surface du substrat, dans la zone du canal de la source vers le drain, sans qu'il soit nécessaire de modifier la tension de la grille de commande ou les potentiels de la source et du drain, de sorte qu'une écriture dans une cellule de mémoire sélectionnée peut être exécutée d'une nouvelle manière tout en empêchant de façon fiable l'effacement ou l'écriture dans
des cellules de mémoire non sélectionnées, comme décrit ci-
après. L'utilisation de la cuvette 24 rend donc inutile la présence d'un transistor supplémentaire dans chaque cellule ou l'utilisation de systèmes d'écriture à semi-sélection de
l'art antérieur.
Des diffusions 26 et 28 de source et de drain, respectivement, qui peuvent être partagées avec d'autres il transistors FATMOS (non représentés sur les figures 4a et 4b), sont formées dans la surface supérieure 22a du substrat semi-conducteur 22, dans la cuvette 24, afin de définir entre elles une région 30 de canal par laquelle les porteurs minoritaires (électrons) peuvent circuler de -la source 26
vers le drain 28. Une grille en l'air 32 en silicium poly-
cristallin recouvre le canal 30 duquel elle est isolée par une couche diélectrique 34 d'oxyde. Une mince région 36 à effet tunnel (d'environ 10 à 20 nanomètres d'épaisseur) permet aux électrons de s'écouler par effet tunnel entre le canal 30 du substrat et la grille en l'air 32 sous l'influence d'un champ électrique appliqué par une grille surjacente 38 de commande en aluminium, isolée de la grille en l'air 32 par une mince couche sous-jacente 40 de nitrure
de silicium.
La cellule 20 de mémoire est effacée par la décharge d'électrons emmagasinés précédemment dans la grille en l'air 32, conformément au processus illustré sur les figures 5a et 5b. Avant l'effacement, la cellule de mémoire FATMOS 20 est placée dans un état préparatoire montré sur la figure 5a, par mise à la masse de la cuvette 24 à travers une région 24a de conductivité du type p accrue. La source et le drain 26 et 28 sont maintenus chacun à un potentiel de +17 volts, tandis que la grille surjacente 38 de commande est maintenue au potentiel de masse. Etant donné que la cuvette 24 est à la masse, le canal 30 est maintenu à un potentiel bas, malgré l'application de la tension de +17 volts à la source et au drain 26, 28, de sorte qu'aucun effacement ne peut se produire à ce moment. Ensuite, le potentiel de la cuvette 24 est élevé à + 17 volts afin que la différence de potentiel entre le canal 30 et la grille surjacente 38 de commande soit de l'ordre de +17 volts, ce qui engendre un champ électrique provoquant un écoulement par effet tunnel des électrons, emmagasinés sur la grille en l'air 32, à travers la mince région 36 à effet tunnel, vers le canal 30,
ce qui décharge la grille en l'air 32.
Un état logique "1" peut être écrit dans une cellule de mémoire FATMOS choisie 20 en chargeant la grille
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en l'air 32 d'électrons à travers la région 36 à effet tunnel, conformément au processus d'écriture illustré sur les figures 5c, 5d et 5e. Tout d'abord, la cellule 20 de mémoire est placée dans l'état préparatoire illustré sur la figure 5c, par mise à la masse de la cuvette 24, application d'un potentiel de +17 volts à la source 26 et au drain 28 par l'intermédiaire d'une résistance 28a et mise à la masse de l'électrode surjacente 38 de commande (la résistance 28a doit avoir une valeur supérieure à l'impédance source-drain du dispositif FATMOS). La mise à la masse de la cuvette 24 empêche de façon sûre l'effacement de toutes les cellules FATMOS se partageant la même cuvette 24 avec la cellule sélectionnée 20. Ensuite, le potentiel de la grille surjacente 38 de commande de la cellule de mémoire sélectionnée 20 est élevé à +17 volts. A ce moment, le potentiel de surface du canal 30 attire moins les électrons que le potentiel de la source 26, de sorte que pratiquement aucun électron ne circule de la source 26 vers le canal 30 et que les électrons d'origine thermique, présents dans le substrat 22, sont attirés vers la source 26 ou vers le drain 28 plutôt que vers la surface du canal 30. Ainsi, il ne circule pratiquement pas d'électrons par effet tunnel à
travers la région 36, du canal 30 vers la grille en l'air 32.
Toute écriture est donc empêchée de manière sûre.
Pour écrire un état logique "1" dans la cellule de mémoire sélectionnée, il faut non seulement que le potentiel de la grille 38 de commande soit élevé à +17 volts, mais également que la tension de la source 26 soit abaissée à la masse (ou au moins suffisamment abaissée) pour que les électrons, porteurs minoritaires, puissent s'écouler librement de la source 26 vers le drain 28. Dès qu'un courant commence à s'écouler librement dans le canal 30, le potentiel de surface de ce dernier chute sensiblement au potentiel de masse, ce qui engendre immédiatement un champ électrique attractif par suite de la tension de +17 volts appliquée à l'électrode surjacente 38 de grille, de sorte que certains des électrons, porteurs minoritaires, passant dans le canal 30 pénètrent dans la région 36 à effet tunnel pour charger la 248OSo4 grille en l'air 32, comme montré sur la figure 5e. Cette opération d'écriture, illustrée sur les figures 5c à 5e, ne se produit que lorsque (a) la tension de la source 26 est abaissée sensiblement au-dessous de +17 volts et (b) la tension appliquée à la grille 38 de commande est élevée de O volt à 17 volts. Par exemple, si la grille 38 de commande est maintenue au potentiel de masse (0 volt), il n'existe pas de champ électrique suffisant pour inverser le canal 30, de sorte qu'aucune écriture ne se produit dans la cellule 20 de mémoire, quand bien même la source 26 est à la masse, et la cellule 20 n'est donc pas sélectionnée par la grille 38 de commande. La lecture de la cellule de mémoire 20 est effectuée par la détection de la tension source-drain du transistor FATMOS 20, alors que le drain 28 est relié à une
source de +17 volts par l'intermédiaire de la résistance 28a.
Si, par exemple, un état logique "1" a été écrit dans la cellule 20, la grille en l'air 32 s'est.chargée d'électrons, de façon à créer un champ électrique répulsif (négatif) qui empêche toute circulation de courant formé de porteurs minoritaires, dans le canal 30, même si une tension positive est appliquée à la grille 38 de commande et porte à un niveau maximal la tension de la source au drain (environ 17 volts)> Par ailleurs, si un état logique "0" a été écrit dans la cellule 20 de mémoire, la grille en l'air 32 n'est pas chargée d'électrons. Dans ce cas, les porteurs minoritaires peuvent s'écouler par la totalité du canal 30 lorsqu'une tension positive supérieure à la tension de seuil du transistor FATMOS 20 est appliquée à l'électrode surjacente 38 de commande, la tension source-drain étant ainsi réduite à
un niveau minimal (environ 0 volt).
Une caractéristique importante est que, si la grille 38 de commande reste à la masse, il ne se produit aucun champ électrique provoquant une inversion dans le canal 30, de sorte que l'état de la grille en l'air 32n'a pratiquement aucun effet sur la tension détectée (ou 'lue"@) à la source 26 et que, par conséquent, la cellule FATMOS 20 est effectivement 'non sélectionnée" par la grille 38 de commande. Pour augmenter la fiabilité avec laquelle la grille 38 de commande peut éviter la sélection d'une cellule FATMOS 20, la grille en l'air 32 ne s'étend que sur une partie du canal 30, la partie restante du canal 30 étant recouverte par la grille surjacente 38 de commande en aluminium. Ainsi, comme montré sur la figure 4b, un courant de porteurs minoritaires s'écoulant dans le canal 30 est divisé entre un premier tronçon 30a du canal, situé- au- dessous de la grille en l'air 32, et un second tronçon 30b situé au- dessous de la grille 38 de commande. Si, par exemple, la grille en l'air 32 provoque, pour une raison quelconque, une inversion de son tronçon sous-jacent 30a de canal, toute lecture ou écriture de la cellule 20 est néanmoins empêchée, tant que la tension appliquée à la grille 38 de commande est maintenue au potentiel de masse, car l'inversion du second tronçon 30b du canal est impossible. Ainsi, la grille 38 de commande assume
une fonction supplémentaire de porte "ET" en empêchant fran-
chement toute circulation de courant de la source dans le
drain lorsqu'elle est à la masse.
Les avantages précédents sont utilisés de la meilleure façon dans la forme préférée de réalisation selon l'invention, représentée en plan sur la figure 6 qui montre un angle d'un substrat semi-conducteur 22 de conductivité du type n. La cuvette 24 du type p est formée sur une grande zone de la surface supérieure du substrat 22. Chaque diffusion 26 de source s'étend transversalement et est commune à plusieurs transistors FATMOS 20 formant une rangée
transversale dans la cuvette 24. Chaque diffusion correspon-
dante de drain 28 est également commune aux transistors FATMOS 20 de la même rangée. Chaque transistor FATMOS 20 comporte une grille en l'air 32 et sa partie associée 36 à effet tunnel. Chaque grille surjacente 38 de commande est commune à un autre groupe de transistors FATMOS 20 formant une colonne longitudinale de manière que chaque transistor FATMOS 20 d'une rangée et d'une colonne particulières soit constitué d'une paire de diffusions source/drain 26, 28 s'étendant transversalement dans la rangée et d'une grille 38 de commande s'étendant longitudinalement dans la colonne. Les opérations d'effacement, d'écriture et de lecture sont exécutées par commande des tensions appliquées à plusieurs lignes 52 de sélection (reliées individuellement aux grilles 38 de commande de chacune des colonnes), à plusieurs lignes 54 de données (reliées individuellement à la diffusion 26 de source commune de chacune des rangées), à une ligne 56 de drain (reliant toutes les diffusions 28 de drain à une source de + 17 volts par l'intermédiaire de résistances individuelles 28a) et à une ligne 58 d'effacement (reliée à la région 24a de conductivité du type p accrue, dans la cuvette 24). Il convient de noter que les drains 28 peuvent être commandés individuellement plut8t que reliés en commun à la ligne 56 de drain par l'intermédiaire des résistances individuelles 28a. Pour introduire des données dans l'une, choisie, des cellules 20 de mémoire, la colonne de cette cellule est adressée par une élévation à +17 volts du potentiel appliqué à la ligne correspondante 52 de sélection, alors que les autres lignes 52 de sélection sont maintenues au potentiel de masse, et par une mise à la masse de la ligne 54 de données de la rangée correspondante, tandis que les autres lignes 54 de données sont à + 17 volts, de sorte qu'un état logique "1" est écrit dans la seule cellule sélectionnée 20 de mémoire de la rangée-et de la colonne correspondantes. Il convient de noter que, quand bien même un potentiel d'attraction de + 17 volts existe à ce moment entre les grilles 38 de commande, mises à la masse, des cellules de mémoire non sélectionnées et leurs sources et drains 26, 28, des électrons pouvant être emmagasinés sur les grilles en l'air 32 des cellules non sélectionnées ne se déchargent pas vers le canal 30, car la cuvette 24 est également à la masse, ce qui empêche de manière sûre l'effacement des cellules non
sélectionnées pendant l'écriture.
En variante, une colonne complète de cellules 20 de mémoire peut être sélectionnée au même instant, et des états logiques "1" et "0" peuvent être écrits dans ces cellules par l'application d'une tension de +17 volts à leur ligne 52 de sélection, pendant que celles des autres cellules sont à la masse, et par la commande simultanée de toutes les lignes 54 de données, conformément au processus d'écriture décrit ci- dessus en regard des figures 5a et 5d, afin que des états logiques "1l soient introduits simultanément dans certaines, particulières, des cellules 20 de mémoire de la
colonne choisie.
Des données peuvent être extraites d'une cellule individuelle sélectionnée 20 de mémoire située dans une rangée et dans une colonne données, par élévation de la tension de la ligne correspondante 52 de sélection de la colonne donnée au moins jusqu'à la tension de seuil de la grillé (généralement +5 volts), alors que toutes les autres lignes de sélection sont maintenues au potentiel de masse, et par détection de la tension présente sur la ligne 54 de données de la rangée donnée. Il est également possible de lire en même temps les cellules 20 de mémoire d'une colonne en élevant la tension de la ligne 52 de sélection de la colonne choisie et en détectant simultanément la tension sur
toutes les lignes 54 de données.
Dans la forme préférée de réalisation montrée sur la figure 6, une unité centrale de traitement (non représentée) peut adresser une cellule individuelle 20 de la mémoire de la figure 6 en adressant une colonne individuelle par l'intermédiaire d'un décodeur tampon 60 de colonne commandant la tension de chaque ligne 52 de sélection, et par l'intermédiaire d'un décodeur tampon 62 de rangée commandant la tension de chaque ligne 54 de données. Les décodeurs tampons 60 et 62 peuvent être utilisés par l'unité centrale de traitement pour exécuter l'opération d'effacement global de toutes les cellules de mémoire et les opérations de lecture et d'écriture sur une cellule individuelle et sélectionnée 20 de mémoire, comme décrit précédemment en regard des figures 5a à 5d, en agissant simultanément sur les tensions appliquées aux lignes 52 de sélection, aux lignes 54 de données, à la ligne 56 de drain et à la ligne 58 d'effacement. Le tableau B ci-après indique les tensions appliquées à la ligne de sélection et à la ligne de données correspondant à la rangée et à la colonne particulières d'une cellule individuelle et sélectionnée 20 de mémoire pour effectuer les opérations d'effacement, d'écriture et de lecture, conformément aux processus décrits précédemment en regard des figures 5a à 5d. Bien que le tableau B indique les tensions appliquées aux lignes de sélection et de données correspondant à une cellule sélectionnée de mémoire, toutes les autres lignes de sélection et de données sont maintenues aux tensions indiquées dans le tableau B sous l'en-tête "avant".
TABLEAU B
Oration Effacement Ecriture Lecture Ligne Avant rès Avant "0" "1n_ Avant Ars Sélection
(52) OV OV OV +17V +17V OV +5V
Données(54) +17V +17V +17V +17V OV Détec-
tion
Efface-
ment (58) OV +17V OV OV OV OV QV Lecture(56) +17V +17V +17V +17V +17V + 17V +17V Pendant l'opération de lecture, une bascule 64 compare individuellement la tension de sortie de chaque ligne 54 de données avec une tension de référence dérivée de la source 26" d'un transistor 66 de référence situé dans une rangée de transistors 66 de référence, la bascule prenant l'un de deux états logiques pouvant être rétablis, cet état logique étant transmis à l'unité centrale de traitement. Les transistors 66 de référence sont analogues au transistor FATMOS 20 par le fait qu'ils ont une source commune 26" et un drain commun 28" dans la rangée de référence, et que chaque transistor 66 de référence partage une grille 38 de commande
avec les transistors FATMOS 20 d'une colonne correspondante.
Cependant, la grille 32" de chaque transistor 66 de référence n'est pas une grille en l'air, car elle est connectée à la grille surjacente 38 de commande de manière que l'état de chaque transistor 66 de référence soit prédéterminé pour correspondre à l'état chargé (ou état logique "1") des transistors FATMOS 20 et qu'il établisse une tension fiable de comparaison appliquée à la bascule 64 par une ligne 68 de référence reliée à la diffusion de source commune 26". La bascule compare la tension de référence, présente sur la ligne 68 de référence, à la tension détectée sur chaque ligne sélectionnée 54 de données afin de produire
des signaux logiques de sortie.
L'effacement de la mémoire de la figure 6 s'effectue par une action sur les tensions appliquées aux lignes 52, 54, 56 et 58 de commande, conformément au tableau
B, de manière que, lorsque le potentiel de la ligne d'efface-
ment est élevé de 0 volt à +17 volts, toutes les cellules 20 de mémoire soient effacées simultanément. Cependant, dans une autre forme de réalisation de l'invention montrée sur la figure 7, la mémoire peut être effacée par bits, auquel cas cette mémoire comporte plusieurs cuvettes individuelles 24', chaque rangée de cellules FATMOS 20 de mémoire étant formée dans l'une, indépendante, des cuvettes 24' et ces cuvettes 24' étant isolées mutuellement les unes des autres par des
couches intermédiaires de substrat de conductivité du type n.
Dans la forme de réalisation de la figure 7, le décodeur tampon 62 de rangée non seulement commande plusieurs lignes 54 de données, mais il peut également commander un nombre
égal de lignes 58 d'effacement qui sont adressables indivi-
duellement par l'intermédiaire du décodeur 62 de rangée, bien qu'un décodeur séparé de rangée puisse être utilisé à cet effet. La colonne de la -cellule de mémoire particulière sélectionnée-pour être effacée est adressée par le maintien de toutes les lignes 52 de sélection à la tension de +17 volts, sauf celle correspondant à la colonne de la cellule sélectionnée. La rangée des cellules de mémoire sélectionnées pour l'effacement est adressée par le maintien de toutes les lignes 58 d'effacement au potentiel de masse, sauf la ligne correspondant à la rangée de la cellule sélectionnée. La cellule sélectionnée est effacée par la mise à la masse de sa ligne correspondante 52 de sélection et par l'élévation à +17 volts de sa ligne correspondante 58 d'effacement. Au cours d'une opération d'effacement, la ligne 56 de drain et toutes les lignes 54 de données sont
maintenues à +17 volts.
2480504-
En résumé, la mémoire morte programmable et effaçable électriquement selon l'invention évite l'utilisation de plus d'un transistor dans chaque cellule de mémoire. Bien que ce résultat ait été obtenu précédemment dans des mémoires mortes programmables et effaçables électrique- ment, au moyen de la technique à semi-sélection décrite précédemment, l'invention évite l'apparition de cellules de mémoire semi-sélectionnées car, au cours de l'opération d'écriture effectuée selon l'invention, le potentiel entre la grille de commande et le substrat est maintenu au-dessous du seuil demandé pour provoquer l'effet de tunnel dans toutes les cellules de mémoire, sauf la cellule sélectionnée pour l'écriture. Bien que le potentiel entre la grille de commande et le substrat soit commandé, comme décrit précédemment, par réglage du potentiel de la. cuvette 24 de type À, la même commande peut être réalisée en l'absence d'une cuvette 24 si le dispositif 20 à canal n est réalisé sur un substrat- 22' du type p et si le potentiel du substrat 22' est lui-même commandé de la même manière que le potentiel de la cuvette 24 est commandé sur les figures Sa à 5e au cours des opérations d'effacement et d'écriture. Cependant, cette élimination de la cuvette 24 de type p rend peu commode l'exécution d'autres fonctions telles -que celles de décodeurs sur le même
substrat 22'.
Bien que l'invention décrite dans le présent mémoire porte sur un transistor FATMOS 20 à canal n, réalisé dans une cuvette 24 de type ú et comportant une grille en l'air 32 en silicium polycristallin, et une grille surjacente 38 de commande en aluminium, il est possible d'inverser la polarité du dispositif afin qu'il soit constitué de transistor FATMOS à canal p, formés dans une cuvette du type n sur un substrat du type p. Dans ce cas, la grille en l'air 32 empêche toute circulation du courant de la source vers le drain lorsqu'un nombre suffisant d'électrons a été éliminé, de sorte que la grille en l'air 32 prend une charge positive nette, alors que la grille en l'air 32 permet la circulation d'un courant de la source vers le drain lorsque cette grille est chargée d'électrons prélevés dans la cuvette n. En outre, d'autres matières peuvent être choisies pour la réalisation de la grille en l'air 32 et de l'électrode surjacente 38 de commande. Le procédé préféré de fabrication en masse de la mémoire morte programmable et effaçable électriquement,
montrée sur la figure 6, à partir de transistors à semi-
conducteurs oxyde-métal à symétrie complémentaire, consiste à réaliser le substrat semi-conducteur 22 en silicium de conductivité du type n, à former une couche d'oxyde de champ ayant une épaisseur de l'ordre de 500 nanomètres sur toute la surface supérieure du substrat semi-conducteur 22, par croissance de bioxyde de silicium sur ce substrat, à former la cuvette 24 de conductivité du type p par implantation ionique de bore dans la surface supérieure du substrat 22 de silicium, aux emplacements dans lesquels le bioxyde de silicium a été éliminé par décapage, afin de définir le dessin de la cuvette, à former les sources et les drains 26 et 28 du type n par diffusion ou implantation ionique d'une impureté telle que du phosphore ou de l'arsenic, à implanter ou diffuser du bore dans la région 24a de contact de la cuvette du type p afin d'accroître la conductivité de type p de cette zone 24a de contact, à réaliser une implantation ionique de bore sur toute la surface supérieure de la cuvette 24 du type y, sauf dans les canaux 30 et réaliser une implantation ionique de phosphore dans la région située à l'extérieur de la cuvette 24 afin que la concentration d'ions implantés de bore et de phosphore qui en résulte soit suffisante pour permettre l'application d'une tension de 17 volts par l'intermédiaire des conducteurs surjacents (tels que l'électrode 38 de commande) sans inverser la surface du substrat 22, à mettre à nu la surface du canal 30, à former l'oxyde 34 de la grille par croissance de bioxyde de silicium dans une couche d'une épaisseur de l'ordre de 50 à nanomètres, à former la région 36 à effet tunnel par réglage de l'épaisseur de la couche 34 d'oxyde de grille dans cette région 36, afin que cette épaisseur soit de l'ordre de à 20 nanomètres, à déposer le silicium polycristallin de la grille en l'air 32, à déposer une pellicule de nitrure de silicium sur l'ensemble.du dispositif pour isoler la grille en l'air 32, à réaliser des ouvertures de contact jusqu'aux diffusions 26 et 28 et aux grilles 38, comme nécessaire, à déposer une pellicule d'aluminium métallique sur la pellicule de nitrure et à définir par procédé photolithographique, dans cette pellicule, les grilles 38 de commande et les conducteurs communs 54, 56 reliant les paires de diffusions de sources et de drains 26C 280
Des procédés plus perfectionnés à semi-
conducteurs métal-oxyde peuvent également être mis en oeuvre, y compris des procédés actuellement en cours de développement dans ce domaine technique (tels que les procédés à grilles de silicium à alignement automatique), et il est évident à l'homme de l'art que le procédé décrit ci-dessus peut être modifié de manière è tenir compte des progrès de la
technologie.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté
sans sortir du cadre de l'invention.

Claims (4)

REVENDICATIONS
1. Transistor programmable et effaçable électriquement, caractérisé en ce qu'il comporte un substrat semi-conducteur (22), une source (26) et un drain (28) qui définissent entre eux un canal (30) dans le substrat, une grille en l'air isolée (32) qui recouvre au moins partiellement le canal, une pellicule diélectrique (34) située entre la grille en l'air et le substrat et comportant une mince région (36) à effet tunnel située audessus du canal (30), une grille (38) de commande qui recouvre la grille en l'air et s'étend au-dessus du canal, cette grille de commande étant isolée de la grille en l'air et du substrat, et des moyens permettant de régler le potentiel du canal pour qu'il attire suffisamment plus les électrons que le potentiel de la grille surjacente de commande pour que lesdits électrons s'écoulent, par effet tunnel, de ladite grille en l'air vers le canal, ces moyens permettant de régler le potentiel du canal afin qu'il attire suffisamment moins les électrons pour empêcher ces derniers de se déplacer, par effet tunnel, de la grille en l'air vers le canal et pour permettre aux électrons de se déplacer par
effet tunnel du canal vers la grille en l'air.
2. Transistor selon la revendication 1, caracté-
risé en ce que la grille en l'air (32) recouvre le canal (30) seulement sur un tronçon (30a) adjacent à l'un (28) des éléments constitués par la source et le drain, la grille (38) de commande recouvrant au moins le tronçon restant (30b) du canal, adjacent à l'autre (26) des éléments constitués par la source et le drain, de manière que la circulation d'une charge dans ledit tronçon restant soit réglée par la grille
de commande, indépendamment de la grille en l'air.
3. Transistor selon la revendication 1, caracté-
risé en ce que la pellicule diélectrique (34) est en bioxyde de silicium, la grille en l'air (32) étant réalisée en silicium polycristallin et la grille (38) de commande étant réalisée en aluminium et étant isolée de la grille en l'air et du substrat par une couche intermédiaire (40) de nitrure
de silicium.
4. Transistor selon la revendication 1, caractérisé en ce que les moyens de réglage du potentiel du canal comprennent une cuvette (24) formée dans le substrat et ayant une conductivité du type opposé à celui de -la conductivité de la source et du drain, cette source et ce drain étant situés dans la cuvette, et une zone de contact (24a), présentant une concentration d'impuretés élevée et dudit type de conductivité opposé, dans la cuvette, comprenant un élément destiné à appliquer un potentiel positif à ladite zone de contact pendant qu'un potentiel moins positif est appliqué à la grille surjacente de commande afin que des électrons se déplacent par effet tunnel de la
grille en l'air vers le canal.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1209227B (it) * 1980-06-04 1989-07-16 Sgs Microelettronica Spa Cella di memoria non volatile a 'gate' flottante elettricamente alterabile.
US4495427A (en) * 1980-12-05 1985-01-22 Rca Corporation Programmable logic gates and networks
EP0053878B1 (fr) * 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Dispositif semiconducteur à mémoire
DE3174858D1 (en) * 1980-12-25 1986-07-24 Fujitsu Ltd Nonvolatile semiconductor memory device
US4479203A (en) * 1981-11-16 1984-10-23 Motorola, Inc. Electrically erasable programmable read only memory cell
DE3334295T1 (de) * 1982-03-09 1984-03-22 RCA Corp., 08540 Princeton, N.J. Permanente Schwebe-Gate-Speicherzelle
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPS6038799A (ja) * 1983-08-11 1985-02-28 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ用読み出し回路
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
JPS61123169A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd 半導体集積回路
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
JPH0772996B2 (ja) * 1987-01-31 1995-08-02 株式会社東芝 不揮発性半導体メモリ
JPS63249375A (ja) * 1987-04-06 1988-10-17 Oki Electric Ind Co Ltd 半導体記憶装置のデ−タ消去方法
JP2633252B2 (ja) * 1987-06-11 1997-07-23 沖電気工業株式会社 半導体記憶装置
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
FR2621737B1 (fr) * 1987-10-09 1991-04-05 Thomson Semiconducteurs Memoire en circuit integre
USRE35838E (en) * 1987-12-28 1998-07-07 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure
US4953928A (en) * 1989-06-09 1990-09-04 Synaptics Inc. MOS device for long-term learning
JP2609332B2 (ja) * 1989-10-19 1997-05-14 シャープ株式会社 半導体記憶装置
US5086325A (en) * 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
US5094968A (en) * 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
JP2655765B2 (ja) * 1991-05-29 1997-09-24 ローム株式会社 半導体装置
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5930171A (en) * 1995-05-22 1999-07-27 Siemens Aktiengesellschaft Constant-current source with an EEPROM cell
DE19518728C2 (de) * 1995-05-22 1998-12-24 Siemens Ag Konstantstromquelle mit einer EEPROM-Zelle
EP0752721B1 (fr) * 1995-06-29 2009-04-29 Sharp Kabushiki Kaisha Mémoire semi-conductrice non-volatile et méthode de commande et procédé de fabrication
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
JP3366173B2 (ja) * 1995-07-31 2003-01-14 シャープ株式会社 不揮発性半導体メモリの製造方法
DE19614010C2 (de) * 1996-04-09 2002-09-19 Infineon Technologies Ag Halbleiterbauelement mit einstellbarer, auf einem tunnelstromgesteuerten Lawinendurchbruch basierender Stromverstärkung und Verfahren zu dessen Herstellung
US5717635A (en) * 1996-08-27 1998-02-10 International Business Machines Corporation High density EEPROM for solid state file
US5768186A (en) * 1996-10-25 1998-06-16 Ma; Yueh Yale High density single poly metal-gate non-volatile memory cell
US6906376B1 (en) * 2002-06-13 2005-06-14 A Plus Flash Technology, Inc. EEPROM cell structure and array architecture
TWI244165B (en) * 2002-10-07 2005-11-21 Infineon Technologies Ag Single bit nonvolatile memory cell and methods for programming and erasing thereof
EP1727152B1 (fr) * 2005-05-18 2008-12-24 STMicroelectronics SA Architecture de mémoire EEPROM
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881180A (en) * 1971-11-30 1975-04-29 Texas Instruments Inc Non-volatile memory cell
JPS5516375B2 (fr) * 1973-05-18 1980-05-01
JPS5532031B2 (fr) * 1973-05-18 1980-08-22
JPS507440A (fr) * 1973-05-18 1975-01-25
JPS5613029B2 (fr) * 1973-09-21 1981-03-25
DE2525097C3 (de) * 1975-06-05 1982-08-05 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Betrieb eines n-Kanal-Speicher-FET
US4051464A (en) * 1975-09-08 1977-09-27 Honeywell Inc. Semiconductor memory cell
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
US4162504A (en) * 1977-12-27 1979-07-24 Rca Corp. Floating gate solid-state storage device
US4184207A (en) * 1978-01-27 1980-01-15 Texas Instruments Incorporated High density floating gate electrically programmable ROM
JPS5412275A (en) * 1978-06-01 1979-01-29 Sanyo Electric Co Ltd Charge releasing method in semiconductor memory

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Publication number Publication date
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FR2480504B1 (fr) 1985-07-12
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JPH0152840B2 (fr) 1989-11-10

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