FR2816750A1 - Memoire flash comprenant des moyens de controle de la tension de seuil de cellules memoire - Google Patents

Abstract

L'invention concerne une mémoire FLASH (MEM1) effaçable par page comprenant un plan mémoire (FMA) comportant une pluralité de transistors à grille flottante agencés en pages, et des moyens de contrôle de la tension de seuil de transistors à grille flottante et de reprogrammation de transistors programmés ayant une tension de seuil inférieure à un seuil déterminé. Selon l'invention, les moyens de contrôle comprennent un compteur non volatile (CMPT) formé par au moins une rangée de transistors à grille flottante, des moyens (SREG, CONVC, DETZ) pour lire dans le compteur l'adresse d'une page à contrôler, et des moyens (SREG, LT) d'incrémentation du compteur après le contrôle d'une page.

Description

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MEMOIRE FLASH COMPRENANT DES MOYENS DE CONTROLE DE LA
TENSION DE SEUIL DE CELLULES MEMOIRE
La présente invention concerne les mémoires effaçables et programmables électriquement, et plus particulièrement les mémoires FLASH.

La présente invention concerne plus particulièrement les mémoires FLASH effaçables par page.

A l'heure actuelle, le marché des mémoires en circuits intégrés effaçables et programmables électriquement comprend essentiellement les mémoires EEPROM et les mémoires FLASH (ou FLASH-EEPROM). Les mémoires EEPROM peuvent être du type programmable et effaçable par mot ou du type programmable et effaçable par page. Pour des raisons technologiques, les mémoires FLASH (ou FLASH-EEPROM) sont généralement programmables par mot et effaçables par secteur, un secteur comprenant généralement un grand nombre de pages.

A titre de rappel, la figure 1 représente schématiquement un plan mémoire FLASH comprenant une pluralité de cellules mémoire CFi,j agencées de façon matricielle et connectées à des lignes de mots WLi et des lignes de bits BLj. Les cellules CFi,j de la mémoire FLASH sont d'une structure très simple et ne comportent qu'un transistor à grille flottante FGT, ici un transistor NMOS, ayant sa grille G connectée à une ligne de mots WLi, son drain D connecté à une ligne de bits BLj et sa source S connectée à une ligne de source SLi. Les lignes de bits BLj sont regroupées par colonnes de rang k pour former des mots binaires Wi,k comportant par exemple huit cellules CFi,j chacun (octets), les cellules d'un même mot W1,k pouvant être adjacentes (comme représenté en figure 1) ou entrelacées avec des cellules appartenant à

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d'autres mots. Une page physique Pi de la mémoire FLASH est formée par l'ensemble des cellules mémoire Ci,j connectées à une même ligne de mots WLi, et comprend ainsi une pluralité de mots binaires Wi,k. Un secteur est formé par un ensemble de pages Pi dont les lignes de source SLi sont interconnectées et se trouvent toujours au même potentiel électrique.

Dans une telle mémoire FLASH, la programmation d'une cellule consiste dans l'injection de charges électriques dans la grille flottante par effet dit "d'injection d'électrons chauds" ("hot electron injection") tandis que l'effacement d'une cellule consiste dans l'extraction, par effet tunnel, des charges électriques piégées dans la grille flottante. Un transistor FGT effacé présente une tension de seuil positive VT1 de faible valeur et un transistor programmé présente une tension de seuil VT2 supérieure à VT1.

Lorsqu'une tension de lecture VREAD comprise entre VT1 et VT2 est appliquée sur sa grille, un transistor effacé est passant, ce qui correspond par convention à la lecture d'un "1" logique, et un transistor programmé reste bloqué, ce qui correspond par convention à la lecture d'un "0" logique.

En raison de la simplicité de leurs cellules mémoire, qui ne comporte pas de transistor d'accès comme dans les mémoires EEPROM, les mémoires FLASH présentent l'avantage d'une grande compacité en termes de surface de silicium occupée et présentent ainsi, à surface de silicium constante, une capacité de stockage nettement supérieure à celle des mémoires EEPROM, pour un prix de revient inférieur. En revanche, elles sont moins souples à l'emploi en raison de la nécessité d'effacer simultanément toutes les cellules mémoire d'un même secteur.

Dans certaines applications, on souhaite toutefois bénéficier des avantages des mémoires FLASH (compacité et prix de revient) tout en bénéficiant de la possibilité

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d'un effacement par page, par exemple lorsque les données à enregistrer sont d'un faible volume et que l'effacement de tout un secteur avant la programmation d'une page n'est pas envisageable. Toutefois, la recherche d'une mémoire FLASH effaçable par page se heurte à certaines diff icultés.

Pour comprendre le problème posé, rappelons préalablement que l'effacement d'une cellule mémoire peut être effectué selon la méthode dite d'effacement par la source ("source erase") ou la méthode dite d'effacement par le canal ("channel erase").

L'effacement par la source, illustré en figure 1, consiste à appliquer à l'ensemble des lignes de source SLi d'un même secteur une tension d'effacement positive VER+ de l' ordre de 4 à 5V, tandis que les lignes de mots WLi du secteur considéré reçoivent une tension d'effacement négative VER- de l'ordre de-8V, le matériau formant le canal des transistors (substrat ou caisson) étant à la masse. La différence de potentiel apparaissant entre la source S et la grille G des transistors a pour effet d'arracher les charges électriques piégées dans les grilles flottantes (par effet tunnel) et d'effacer les transistors. L'application de la tension négative VERsur les grilles de tous les transistors d'un même secteur est assurée par l'inhibition d'un décodeur de ligne de mots XDEC (figure 1) , qui reçoit la tension VER- sur une entrée et l'applique à toutes les lignes de mots WLi du secteur à effacer quelle que soit l'adresse reçue en entrée. Simultanément, toutes les sorties d'un décodeur de colonne YDEC connectées aux lignes de bits BLj sont portées à haute impédance.

L'effacement par le canal se distingue de l'effacement par la source par le fait que la tension d'effacement positive VER+ est appliquée aux sources des transistors par l'intermédiaire du matériau formant les régions de canal (substrat ou caisson) auquel on applique une tension de polarisation VB. Les jonctions PN existant

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entre les régions de canal et les régions de source se trouvent polarisées dans le sens passant et la tension VB se répercute sur toutes les sources des transistors d'un même secteur pour former la tension VER+. Parallèlement, la tension d'effacement négative VER- est, comme précédemment, appliquée aux grilles des transistors par l'intermédiaire du décodeur de ligne de mots XDEC se trouvant dans l'état inhibé.

L'avantage d'un effacement par le canal est que les régions de canal et les régions de source se trouvent sensiblement au même potentiel électrique, les diodes de jonction canal/source étant polarisées dans le sens passant. Par rapport à un effacement par la source, il n'y a donc plus de courant de fuite dans le sens source/canal. La tension d'effacement VER+ peut être portée à un potentiel plus élevé que dans le cas d'un effacement par la source, par exemple 8 à 10V contre 4 à 5V dans le premier cas.

Une solution connue pour réaliser une mémoire FLASH effaçable par page consiste à équiper chaque ligne de source SLi d'un transistor de sélection permettant une application sélective de la tension de programmation VER+. Une telle solution est dans l'esprit de l'enseignement divulgué par le brevet EP 704 851 et la demande WO 98/33187, dans lesquels l'effacement sélectif d'un mot est obtenu en équipant les cellules d'un même mot d'un transistor de sélection de source.

Cette solution présente toutefois divers inconvénients.

D'une part, la programmation d'une cellule de mémoire FLASH s'effectue avec un courant drain-source non négligeable. De ce fait, en cas de programmation simultanée de toutes les cellules d'un mot, un courant important est collecté par le transistor de sélection de la ligne de source. Ce courant entraîne une élévation de la tension drain-source du transistor de sélection, une diminution correspondante de la tension drain-source des

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transistors à grille flottante, et une augmentation du temps de programmation. Les cellules d'un même mot doivent donc être programmées individuellement, ou conjointement à des cellules appartenant à d'autres mots binaires (WO 98/33187).

D'autre part, la prévision de transistors de sélection de ligne de source n'est pas compatible avec la méthode d'effacement par le canal. En effet, la tension d'effacement VER- étant dans ce cas appliquée par l'intermédiaire du matériau formant le canal, la prévision de transistors de sélection de ligne de source n'empêche pas la tension VER- de parvenir aux sources de transistors et de créer un champ électrique entraînant l'arrachement des charges piégées dans les grilles flottantes.

Ainsi, la présente invention a pour objectif de prévoir un procédé d'effacement sélectif d'une page dans un secteur de mémoire FLASH qui ne nécessite pas la prévision de transistors de sélection de ligne de source.

Un autre objectif de la présente invention est de prévoir un procédé d'effacement sélectif d'une page dans un secteur de mémoire FLASH qui soit compatible avec la méthode d'effacement par le canal.

Un autre problème que la présente invention se propose de résoudre concerne le "rafraîchissement" des cellules mémoire d'une mémoire FLASH, c'est-à-dire la reprogrammation de cellules dont la tension de seuil est altérée. En effet, la prévision d'une mémoire FLASH effaçable par page n'a d'intérêt que si l'on offre à l'utilisateur la possibilité d'effacer et de reprogrammer une même page un grand nombre de fois, sans se préoccuper des autres pages de la mémoire. Or, les cellules mémoire des autres pages sont directement connectées aux lignes de bits BLj et ne sont pas protégées par un transistor d'accès comme cela est le cas dans les mémoires EEPROM.

Elles vont ainsi recevoir répétitivement sur leurs drains la tension de programmation appliquée aux cellules de la

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page sur laquelle l'utilisateur effectue des cycles d'effacement et de programmation, ce qui va provoquer l'altération progressive des charges électriques piégées dans leurs grilles flottantes et conduira tôt ou tard à une corruption de données.

Une solution connue pour pallier cet inconvénient est de prévoir un contrôle de la tension de seuil de tous les transistors du plan mémoire après chaque programmation d'un mot ou après un certain nombre de cycles de programmation de mots. Le contrôle de la tension de seuil est suivi d'une reprogrammation des transistors programmés dont la tension de seuil Vt est inférieure à un seuil autorisé. L'inconvénient d'un tel procédé de contrôle systématique de tout le plan mémoire est de ralentir notablement le fonctionnement de la mémoire, en occupant le microcontrôleur chargé de l'opération.

Ainsi, un autre objectif de la présente invention est de prévoir, dans une mémoire FLASH, un procédé et un dispositif de contrôle et de reprogrammation de cellules mémoire qui soient simples à mettre en #uvre tout en étant rapides, efficaces et transparents pour l'utilisateur.

Ces objectifs sont atteints par un procédé d'enregistrement de données dans une mémoire FLASH, comprenant une étape d'effacement et de programmation d'une page de la mémoire et une étape de contrôle de la tension de seuil de transistors programmés et de reprogrammation éventuelle de transistors programmés ayant une tension de seuil inférieure à un seuil déterminé, dans lequel l'étape de contrôle et de reprogrammation éventuelle est appliquée aux transistors à grille flottante d'au moins une page dont l'adresse est lue dans un compteur non volatile formé par au moins une rangée de transistors à grille flottante.

Selon un mode de réalisation, le compteur est incrémenté d'une unité après le contrôle d'au moins une

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page, en programmant au moins un transistor à grille flottante du compteur sans effacer les autres transistors du compteur, le transistor programmé à chaque nouvelle incrémentation du compteur étant le transistor suivant le transistor programmé à l'incrémentation précédente, selon un sens de lecture du compteur.

Selon un mode de réalisation, le compteur comprend une pluralité de mots de rang croissant et la lecture dans le compteur de l'adresse d'une page à contrôler comprend les étapes consistant à lire le compteur mot à mot jusqu'à trouver un mot comprenant un bit correspondant à un transistor effacé, déterminer les bits de poids fort de l'adresse de la page à contrôler au moyen du rang, dans le compteur, du premier mot comprenant un bit correspondant à un transistor effacé, et déterminer les bits de poids faible de l'adresse de la page à contrôler au moyen du rang, dans le premier mot trouvé, du premier bit correspondant à un transistor effacé.

Selon un mode de réalisation, les transistors à grille flottante du compteur sont agencés dans un secteur exclusivement dédié au compteur, de sorte que des tensions de programmation appliquées à des transistors à grille flottante d'un autre secteur de la mémoire ne se répercutent pas sur les transistors à grille flottante du compteur.

Selon un mode de réalisation, le contrôle d'une page est effectué mot à mot et le contrôle d'un mot comprend : une première lecture du mot en appliquant une première tension de lecture aux grilles des transistors correspondant au mot considéré, une seconde lecture du mot en appliquant une deuxième tension de lecture aux grilles des transistors correspondant au mot considéré, et une étape de reprogrammation des transistors si les deux lectures donnent des résultats différents, en utilisant comme valeur de référence la valeur du mot lue en appliquant la première tension de lecture.

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Selon un mode de réalisation, le procédé comprend le contrôle de K pages après chaque programmation d'une page.

Selon un mode de réalisation, le procédé comprend le contrôle d'une page et une seule après la programmation de K' pages.

Selon un mode de réalisation, l'effacement d'une page comprend : l'application d'une tension d'effacement positive aux électrodes de source ou de drain de tous les transistors à grille flottante d'un secteur de la mémoire comprenant la page à effacer, l'application d'une tension d'effacement négative aux grilles des transistors de la page à effacer, et l'application d'une tension d'inhibition positive aux grilles des transistors d'au moins une page ne devant pas être effacée.

Selon un mode de réalisation, le procédé comprend une étape consistant à prévoir dans la mémoire des circuits adaptateurs de tension recevant en entrée un signal de sélection de page et délivrant aux grilles des transistors de la page correspondante : une tension positive, lorsque le signal de sélection présente une première valeur correspondant à la non-sélection de la page et que la mémoire est en mode effacement ou lorsque le signal de sélection présente une deuxième valeur correspondant à la sélection de la page et que la mémoire n'est pas en mode effacement, ou une tension de polarisation inférieure à la tension positive, lorsque le signal de sélection présente la deuxième valeur et que la mémoire est en mode effacement ou lorsque le signal de sélection présente la première valeur et que la mémoire n'est pas en mode effacement.

Selon un mode de réalisation, on fournit aux circuits adaptateurs . pendant l'effacement d'une page, une tension de polarisation égale à la tension d'effacement négative et une tension positive égale à la tension d'inhibition, et pendant la lecture d'un mot dans la mémoire, une tension de polarisation égale au

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potentiel de masse et une tension positive égale à une tension de lecture.

La présente invention concerne également une mémoire FLASH effaçable par page comprenant . un plan mémoire comportant une pluralité de transistors à grille flottante connectés par leurs grilles à des lignes de mots, les transistors connectés à une même ligne de mots formant une page du plan mémoire, un ensemble de pages formant un secteur du plan mémoire, et des moyens de contrôle de la tension de seuil de transistors à grille flottante et de reprogrammation de transistors programmés ayant une tension de seuil inférieure à un seuil déterminé, les moyens de contrôle comprenant un compteur non volatile formé par au moins une rangée de transistors à grille flottante, des moyens pour lire dans le compteur l'adresse d'au moins une page à contrôler, et des moyens d'incrémentation du compteur après le contrôle d'au moins une page.

Selon un mode de réalisation, les moyens pour lire l'adresse d'au moins une page à contrôler comprennent : des moyens de lecture mot à mot du compteur et de recherche d'un mot contenant un bit correspondant à un transistor effacé, des moyens pour délivrer des bits de poids fort de l' adresse de la page à contrôler à partir du rang, dans le compteur, du premier mot trouvé contenant un bit correspondant à un transistor effacé, et des moyens pour calculer des bits de poids faible de l' adresse de la page à contrôler à partir du rang, dans le premier mot trouvé, du premier bit correspondant à un transistor effacé.

Selon un mode de réalisation, les moyens d'incrémentation du compteur sont agencés pour programmer au moins un transistor à grille flottante du compteur sans effacer les autres transistors du compteur, le transistor programmé à chaque nouvelle incrémentation étant le transistor suivant le transistor programmé à

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l'incrémentation précédente, selon un sens de lecture du compteur.

Selon un mode de réalisation, les transistors à grille flottante du compteur sont agencés dans un secteur exclusivement dédié au compteur, de sorte que des tensions de programmation appliquées à des transistors à grille flottante d'un autre secteur de la mémoire ne se répercutent pas sur les transistors à grille flottante du compteur.

Selon un mode de réalisation, les moyens de contrôle d'une page comprennent des moyens pour : lire un mot de la page en appliquant une première tension de lecture aux grilles des transistors correspondant au mot considéré, lire le même mot de la page en appliquant une deuxième tension de lecture aux grilles des transistors correspondants au mot considéré, comparer les résultats des deux lectures, reprogrammer les transistors si les deux lectures donnent des résultats différents, en utilisant comme valeur de référence la valeur du mot lue en appliquant la première tension de lecture.

Selon un mode de réalisation, la mémoire comprend des moyens pour, lors de l'effacement d'une page, appliquer une tension d'effacement positive aux électrodes de source ou de drain de tous les transistors à grille flottante du secteur comprenant une page à effacer, et un décodeur de ligne de mots connecté aux lignes de mots de la mémoire, comprenant des moyens pour appliquer, lors de l'effacement d'une page, une tension d'effacement négative aux grilles des transistors de la page à effacer, tout en appliquant une tension d'inhibition positive aux grilles des transistors d'au moins une page ne devant pas être effacée.

Selon un mode de réalisation, le décodeur de ligne de mots comprend des circuits adaptateurs de tension recevant en entrée un signal de sélection de page et délivrant aux grilles des transistors de la page correspondante : une tension positive, lorsque le signal

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de sélection présente une première valeur correspondant à la non-sélection de la page et que la mémoire est en mode effacement ou lorsque le signal de sélection présente une deuxième valeur correspondant à la sélection de la page et que la mémoire n'est pas en mode effacement, ou une tension de polarisation inférieure à la tension positive lorsque le signal de sélection présente la deuxième valeur et que la mémoire est en mode effacement ou lorsque le signal de sélection présente la première valeur et que la mémoire n'est pas en mode effacement.

Selon un mode de réalisation, la mémoire comprend des moyens pour fournir aux circuits adaptateurs de tension : pendant l'effacement d'une page, une tension de polarisation égale à la tension d'effacement négative et une tension positive égale à la tension d'inhibition, et pendant la lecture d'un mot dans la mémoire, une tension de polarisation égale au potentiel de masse et une tension positive égale à une tension de lecture.

Selon un mode de réalisation, le circuit adaptateur de tension comprend un étage inverseur de sortie recevant d'une part la tension positive et d'autre part la tension de polarisation, et un étage de commande de l'étage inverseur comprenant une fonction logique OU EXCLUSIF recevant en entrée le signal de sélection et un signal présentant une première valeur lorsque la mémoire est en mode effacement et une deuxième valeur lorsque la mémoire n'est pas en mode effacement.

Selon un mode de réalisation, la tension d'effacement positive est appliquée aux électrodes de source ou de drain des transistors à grille flottante par l'intermédiaire du matériau formant le canal des transistors.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un procédé d'effacement de page et d'un procédé de contrôle de cellules mémoire selon l'invention, et d'une mémoire

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FLASH mettant en #uvre ces deux procédés, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite représente un plan mémoire FLASH, - la figure 2 est une vue en coupe schématique de deux transistors à grille flottante et illustre le procédé d'effacement de page selon l'invention, - la figure 3A illustre schématiquement la mise en oeuvre du procédé d'effacement de page dans une mémoire FLASH, - la figure 3B illustre schématiquement la programmation d'un mot dans une mémoire FLASH, - la figure 4 représente un décodeur de ligne de mots classique, - la figure 5 représente un décodeur de ligne de mots selon l'invention, - la figure 6 est le schéma électrique d'un circuit adaptateur de tension représenté sous forme de bloc en figure 5, - la figure 7 représente des courbes de distribution statistique de tensions de seuil de transistors à grille flottante, - la figure 8 représente une mémoire FLASH selon l'invention, comprenant des moyens de mise en #uvre du procédé d'effacement et du procédé de contrôle selon l'invention, et la figure 9 illustre un procédé de lecture d'un compteur selon l'invention.

I - Description d'un procédé d'effacement sélectif d'une page dans une mémoire FLASH
La figure 2 est une vue en coupe de deux transistors à grille flottante FGTi, FGTi+1 de type NMOS, prévus pour être effacées selon la méthode d'effacement par le canal. A cet effet, les transistors FGT sont réalisés selon la technique dite "triple caisson", ce qui signifie que le matériau constituant le canal des transistors est un caisson 1 de type P implanté dans un

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caisson 2 de type N lui-même implanté dans un substrat 3 de type P. Le caisson 1 est ainsi isolé électriquement du substrat 3 et peut être porté à une tension VB par l'intermédiaire d'un contact de type P+ tandis que le substrat 3 est à la masse.

La grille G de chaque transistor comprend une grille flottante FG déposée sur le caisson 1 par l'intermédiaire d'une fine couche d'oxyde OX1, et une grille de contrôle CG déposée sur la grille flottante FG par l'intermédiaire d'une autre couche d'oxyde OX2. Les épaisseurs des couches ne sont pas représentées à l'échelle pour des raisons de lisibilité de la figure. La région de canal CHN de chaque transistor s'étend sous l'oxyde de grille OX1 et est délimitée par des régions de source et de drain de type N+ implantées dans le caisson 1.

Lors de l'effacement des transistors FGTi, FGTi+1, le caisson 1 est porté à une tension VB positive, par exemple 8 V, et une tension d'effacement VER+ de l'ordre de 7,5 V apparaît sur les sources S des transistor, par l'intermédiaire des jonctions canal/drain dans le sens passant, comme représenté schématiquement par des diodes.

La tension VER+ apparaît également sur les régions de drain, qui sont portées à haute impédance par un décodeur de colonne (non représenté).

Dans l'art antérieur, l'application de la tension VER+ va de pair avec l'application d'une tension d'effacement négative VER- sur toutes les grilles des transistors d'un même secteur, par inhibition d'un décodeur de ligne de mots, ce qui entraîne l'effacement simultané de tous les transistors du même secteur, un secteur comprenant tous les transistors dont le canal est formé dans le même caisson 1.

Pour obtenir un effacement sélectif par page, l'idée de la présente invention est d'appliquer sur la grille des transistors ne devant pas être effacés une

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tension d'inhibition positive VINHIB qui compense tout ou partie du champ électrique créé par la tension VER+.

A titre d'exemple, supposons que les transistors FGTi, FGTi+1 ont été programmés, que le transistor FGTi est connecté à une ligne de mots WLi devant être effacée et que le transistor FGTi+1 est connecté à une ligne de mots WLi+1 ne devant pas être effacée. Selon l'invention, le transistor FGTi+1 reçoit sur sa grille la tension d'inhibition positive VINHIB pendant que le transistor FGTi reçoit sur sa grille la tension d'effacement négative VER-. La tension VIHNIB est comprise entre OV et 8V et est de préférence de l'ordre de 4V pour pouvoir être délivrée par un décodeur alimenté sous 4 à 5V, comme cela sera vu plus loin. La tension VINHIB compense tout ou partie du champ électrique créé par la tension VER+ et s'oppose à l'effacement parasite du transistor FGTi+1- En pratique, une tension VINHIB de l' ordre de 4V pour une tension d'effacement VER+ de l'ordre de 7,5V supprime tout stress électrique sur le transistor FGTi+1, de sorte que des opérations d'effacement répétées sur le transistor FGTi n'entraîneront pas, à long terme l'effacement parasite du transistor FGTi+1.

La figure 3A illustre la mise en #uvre du procédé de l'invention dans une mémoire FLASH comprenant deux secteurs SI, S2, chaque secteur étant formé par un caisson P implanté dans un caisson N. Les drains des transistors à grille flottante de chaque secteur sont connectés à des lignes de bits BLj, BLj' contrôlées par un décodeur de colonne (non représenté), et les grilles des transistors à grille flottante sont connectées à des lignes de mots WLi, WLi' contrôlées par un décodeur de ligne de mots XDEC1. L'isolement électrique des lignes de bits de même rang de chaque secteur, par exemple la ligne BLj du secteur SI et la ligne BLj du secteur S2, est assuré par un décodage local au niveau des secteurs qui est en soi classique et n'est pas représenté sur la figure.

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Supposons par exemple que la page Pi du secteur SI correspondant à la ligne de mots WLi doive être effacée sans effacer les autres pages du secteur SI ni celles du secteur S2. Le caisson du secteur SI est porté à une tension VB de plusieurs volts, par exemple 8 V comme décrit plus haut, de sorte que la tension d'effacement positive VER+ apparaît sur toutes les sources des transistors du secteur SI. Selon l'invention, le décodeur XDEC1 délivre la tension d'effacement négative VER- sur la ligne de mots à effacer WLi et délivre la tension d'inhibition VINHIB sur toutes les autres lignes de mots WLi' du secteur SI. Ainsi, seuls les transistors de la page Pi sont effacés et le stress électrique subi par les transistors des autres pages du secteur SI est négligeable, comme cela a été expliqué.

Parallèlement, dans le secteur S2, toutes les lignes de bits BLj, BLj' sont portées à haute impédance (l'isolement étant obtenu par un décodage local comme indiqué plus haut), toutes les lignes de mots WL reçoivent une tension nulle (GND) et le caisson du secteur S2 est connecté à la masse (GND). Les transistors du secteur S2 sont donc entièrement isolés des tensions d'effacement apparaissant dans le secteur SI.

Bien entendu, le procédé de l'invention peut être appliqué à l'effacement simultané de plusieurs pages d'un secteur tout en préservant de l'effacement une ou plusieurs autres pages du même secteur. Toutefois, dans ce qui suit, on considérera qu'un cycle d'effacement comprend l'effacement d'une page et une seule sans effacement des autres pages du secteur, ce qui correspond au mode de réalisation généralement visé en pratique.

Dans une mémoire FLASH selon l'invention, le processus de programmation d'un mot après effacement d'une page est réalisé conformément à la pratique antérieure, comme illustré en figure 3B. La programmation d'un mot est réalisée en appliquant au drain des transistors à programmer une tension Vpp1 de 4 à 6 V, par

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l'intermédiaire des lignes de bits BLj correspondantes, et en appliquant à la grille des transistors une tension de programmation VPP2 de l'ordre de 10 à 12 V, par l'intermédiaire de la ligne de mots correspondante WLi.

Le caisson correspondant au secteur considéré est porté à la masse (VB=GND) . Les transistors recevant les tensions Vpp1 et Vpp2 sont dans l' état passant et fortement polarisés pendant l'opération. Le courant de programmation étant non négligeable, on ne programme simultanément qu'un nombre réduit de transistors, généralement huit transistors soit un octet ayant tous ses bits à 0. Les lignes de bits BLj' ne correspondant pas au mot à programmer sont portées à haute impédance (HZ) et les lignes de mots WL ne correspondant pas à la page où se trouve le mot à programmer sont maintenues à OV (GND). Dans le secteur voisin S2, toutes les lignes de bits sont portées à haute impédance (HZ) et toutes les lignes de mots sont maintenues à OV.

II- Aspects de l'invention concernant les décodeurs de ligne de mots
La mise en oeuvre du procédé selon l'invention nécessite la prévision d'un décodeur de ligne de mots XDEC1 capable de délivrer sélectivement la tension négative VER- à la ligne de mots WLi correspondant à la page Pi à effacer, tout en appliquant la tension VINHIB aux autres lignes de mots WLi' du secteur considéré.

Or, les décodeurs de ligne de mots classiques ne permettent pas une application sélective de la tension négative VER- à une ligne de mots désignée par un adresse déterminée, la tension VER- étant appliquée à toutes les lignes de mots du secteur à effacer.

A/ Rappels concernant les décodeurs de ligne de mots classiques à tension négative
La figure 4 représente un décodeur de ligne de mots classique XDEC, comprenant un prédécodeur 10 (PREDEC) et une pluralité de postdécodeurs 11 (POSTDECi), un seul postdécodeur 11 de rang i étant représenté. Le

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prédécodeur 10 reçoit en entrée une adresse ADR de sélection d'une page et comprend une pluralité de sorties, en nombre égal au nombre de lignes de mots à contrôler. Sur chacune de ces sorties, le prédécodeur délivre des signaux de sélection Lx, Ly, Lz qui sont appliqués à un postdécodeur 11 de rang i. Le postdécodeur 11 délivre un signal de sélection SELi appliqué à la ligne de mots WLi de rang correspondant.

Chaque postdécodeur 11 comprend en entrée une porte NON ET (NAND) comprenant trois transistors NMOS en série Tl, T2, T3 formant la partie de rappel au niveau bas (partie "pull-down") de la porte NON ET. La partie de rappel au niveau haut ("pull-up") de la porte NON ET, qui tire le n#ud de sortie à une tension positive Vpcx, est formée par un transistor PMOS T4 piloté par une tension VG. Les grilles des transistors Tl, T2 et T3 sont respectivement pilotées par les signaux Lx, Ly, Lz. Selon la valeur de ces signaux, la porte NON ET délivre un signal NSELi égal à 1 (Vpcx) ou à 0 (GND) . Le signal NSELi est appliqué à une porte inverseuse polarisée par la tension VPCX, comprenant un transistor NMOS T5 et un transistor PMOS T6. Le n#ud de sortie de la porte inverseuse délivre un signal de sélection SELi qui peut être égal à Vpcx ("1" logique) ou à OV ("0" logique).

La tension VPCX est égale à une tension VREAD en mode lecture et est égale à la tension de programmation VPP2 en mode programmation. En mode effacement, la tension négative VER- est délivrée par un transistor PMOS T7 agencé en diode, dont le drain reçoit la tension VER- et dont la source est connectée à la sortie de la porte inverseuse T5/T6. Afin d'éviter une fuite de courant vers la masse par l'intermédiaire du transistor T5, un transistor d'isolement PMOS T8, piloté par une tension négative VDEP, est agencé entre le n#ud de sortie de la porte inverseuse T5/T6 et le drain du transistor T5.

Lorsque la tension d'effacement négative VER- est appliquée au postdécodeur 11, la porte inverseuse T5/T6

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est maintenue dans l'état haute impédance (transistor T4 passant) et le postdécodeur est inhibé. Ainsi, tous les postdécodeurs 11 du décodeur XDEC délivrent la tension négative VER- ce qui entraîne l' effacement de toutes les pages d'un secteur.

B/ Exemple de décodeur de ligne de mots selon l'invention
La figure 5 représente un décodeur de ligne de mots XDEC1 selon l'invention, capable de délivrer sélectivement une tension d'effacement négative VER- sur une ligne de mots WLi désignée par une adresse ADR, tout en délivrant une tension d'inhibition VINHIB aux autres lignes de mots d'un secteur. Notons que le décodeur XDEC1 représenté est prévu pour piloter les lignes de mots d'un même secteur. Cette architecture de décodeur doit ainsi être dupliquée en plusieurs exemplaires dans une mémoire comprenant plusieurs secteurs, de manière à inhiber les décodeurs XDEC1 rattachés aux secteurs qui ne sont pas concernés par une opération de programmation ou d'effacement se déroulant dans un autre secteur.

Le décodeur XDEC1 comprend un étage de décodage classique 20 constitué par le prédécodeur PREDEC décrit plus haut et par une pluralité de postdécodeurs POSTDEC délivrant chacun un signal de sélection de page SELo, SEL1...SELi,...SELN fonction de l'adresse ADR reçue en entrée. Les postdécodeurs sont ici du type à tension positive, et correspondent au postdécodeur 11 représenté en figure 4 dans lequel les transistors T7 et T8 sont supprimés. L'étage de décodage 20 étant alimenté par la tension VPCX, les signaux de sélection délivrés SELi sont ainsi égaux à VPCX ou à OV.

Selon l'invention, le décodeur XDEC1 comprend une pluralité de circuits adaptateurs de tension AD0, AD1,...ADi,...ADN recevant chacun en entrée un signal de sélection SEL0, SEL1,...SELi, ... SELN et délivrant aux lignes de mots WLo, WL1, ... WLi, ..WLN du plan mémoire FLASH des tensions VWL0, VWL1,...VWLI,...VWLN qui peuvent être

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positives, négatives ou nulles selon l'opération en cours d'exécution et la valeur du signal SELi reçu en entrée.

Chaque circuit adaptateur ADi reçoit sur une autre entrée un signal ERASE, qui est par exemple égal à 1 en mode effacement de page, et est alimenté par la tension VPCX et par une tension VPOL.

La tension VPCX est égale à la tension VREAD en mode lecture, à la tension de programmation VPP2 en mode programmation et à la tension d'inhibition VINHIB en mode effacement. D'autre part, la tension VPOL est égale à la tension d'effacement négative VER- en mode effacement et est égale à OV dans les autres modes de fonctionnement de la mémoire. La tension VPOL est par exemple délivrée par un interrupteur SWP à deux entrées piloté par le signal ERASE, une entrée de l'interrupteur SWP recevant la tension VER- délivrée par une pompe de charge PMP et l'autre entrée de l'interrupteur étant connectée à la masse. Lorsque le signal ERASE est à 1, l'interrupteur SWP délivre la tension VER-. Lorsque le signal ERASE est à 0, l'interrupteur SWP connecte à la masse (GND) la ligne de distribution de la tension VPOL.

La fonction de transfert de chaque circuit adaptateur de tension ADi est décrite par le tableau 1 ci-après (les signaux COM et NCOM sont des signaux intermédiaires décrits plus loin). On voit qu'en mode effacement (ERASE=1) la tension VWLi appliquée à une ligne de mots WLi est égale à VER- si la ligne de mots est sélectionnée (SELi = 1) ou est égale à VINHIB si la ligne de mots n'est pas sélectionnée (SELi = 0). En dehors des périodes d'effacement (ERASE=O), la tension VWLi appliquée à une ligne de mots WLi sélectionnée (SELi=l) est égale à la tension Vpcx' qui peut servir de tension de lecture VREAD ou de tension d'effacement Vpp2 selon l'opération en cours de réalisation, tandis que la tension VWLi appliquée à une ligne de mots WLi non sélectionnée (SELi=0) est nulle.

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Tableau 1

<tb>
<tb> ERASE <SEP> SELi <SEP> COM <SEP> NCOM <SEP> VWLi
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> VWLi <SEP> = <SEP> VPOL <SEP> = <SEP> GND
<tb> 0 <SEP> 1 <SEP> 1 <SEP> VWLi <SEP> = <SEP> VPCX <SEP> = <SEP> VREAD <SEP> (4,5V) <SEP> ou <SEP> Vpp2 <SEP> (8-
<tb> 10V)
<tb> 1 <SEP> 1 <SEP> VWLi <SEP> = <SEP> VPCX <SEP> = <SEP> VINHIB <SEP> (4V)
<tb> 1 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> VWLi <SEP> = <SEP> VPOL <SEP> = <SEP> VER- <SEP> (-8V)
<tb>

La figure 6 représente un mode de réalisation d'un circuit ADi selon l'invention. Le circuit ADi comprend une porte XOR1 de type OU EXCLUSIF recevant en entrée les signaux SELi et ERASE et délivrant un signal COM. Le signal COM est appliqué à une porte inverseuse INV1 délivrant un signal NCOM. La porte XOR1 et la porte INV1 sont alimentées par la tension VPCX, de sorte que les signaux COM et NCOM ont pour valeur la tension VPCX lorsqu'ils sont à "1". Les signaux COM et NCOM sont appliqués à un étage pilote 30 (étage "driver") dont la sortie commande un étage inverseur 31.

L'étage pilote 30 comprend deux branches en parallèle comprenant chacune un transistor PMOS, respectivement T10, T12, en série avec un transistor NMOS, respectivement Tll, T13. Les drains des transistors T10, T12 reçoivent la tension VPCX tandis que les sources des transistors Tll, T13 reçoivent la tension VPOL, qui peut être égale au potentiel de masse GND ou à la tension négative VER- comme cela a été décrit plus haut. Le point milieu de la branche T12/T13 est connecté à la grille du transistor Tll et le point milieu de la branche T10/T11 est connecté à la grille du transistor T13.

L'étage inverseur 31 comprend un transistor PMOS T14 en série avec un transistor NMOS T15, le transistor T14 recevant sur sa source la tension VPCX et le transistor T15 recevant sur sa source la tension VPOL.

Les grilles des transistors sont pilotées par le point milieu de la branche T12/T13, et le point milieu de l'étage inverseur T14/T15 délivre la tension VWLi.

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Les transistors NMOS Tll, T13 et T15 sont réalisés dans un caisson WP de type P isolé du substrat par un caisson N, selon la technique triple caisson décrite plus haut.

Le fonctionnement du circuit adaptateur ADi est décrit par le tableau 1 ci-dessus. L'étage pilote 30, qui reçoit la tension VPOL en tant que tension de rappel au niveau bas (tension de "pull-down"), permet d'appliquer à la grille du transistor T15 de l'étage inverseur 31 une tension de blocage égale à VER- quand le drain du transistor T15 reçoit la tension VER- (VPOL=VER-) ou une tension de blocage égale à 0 V quand le drain du transistor T15 est à la masse (VPOL=GND) .

III - Réalisation d'une mémoire FLASH effaçable par page, comprenant des moyens de rafraîchissement des cellules mémoire
A - Contrôle de la tension de seuil des transistors à grille flottante
Comme cela a été indiqué au préambule, une mémoire FLASH programmable par page ayant une grande capacité de stockage doit de préférence comprendre des moyens de contrôle et de rafraîchissement (reprogrammation) de ses cellules mémoire, si l'on souhaite offrir à l'utilisateur la possibilité de procéder à un grand nombre de cycles d'effacement/programmation sur une même page.

Ainsi, si l'on offre à l'utilisateur la possibilité de reprogrammer Z fois la même page dans un secteur mémoire d'une capacité de X1*Y1 octets, XI étant le nombre de lignes de mots (ou pages) et Y1 le nombre de colonnes, le temps de stress maximal DST supporté par les transistors à grille flottante d'une page est égal à :
DST1 = (Xl-1) Z Tp et correspond au cas où chacune des Xl-1 autres pages du secteur est programmée Z fois. "Tp" est le temps de programmation d'un transistor à grille flottante, pendant

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lequel les transistors appartenant à d'autres pages que celle en cours de programmation mais connectés à la même ligne de bits BLj, vont subir la tension de programmation Vpp1. Pour un secteur mémoire de 512 Kbits comprenant 256 lignes de mots et 256 colonnes de 8 bits chacune (soit 256 mots ou 2048 bits par page), et pour un nombre Z de reprogrammations autorisé égal à 105 et un temps Tp de programmation de 5 s, le temps de stress maximal que peut subir un transistor est de l'ordre de 128 secondes, soit un stress électrique considérable.

L'objectif de l'invention est ainsi de diminuer ce temps de stress maximal DST, sans toutefois recourir, après chaque programmation d'une page, à un contrôle systématique des tensions de seuil de tous les transistors à grille flottante du secteur.

B/ Solution proposée
A cet effet, une première idée de la présente invention est de contrôler, après chaque cycle de programmation d'une page, les transistors à grille flottante de K pages de la mémoire, K étant égal à 1 dans un mode de réalisation préféré du procédé de l'invention.

Les K pages contrôlées après chaque cycle de programmation doivent être différentes des K pages contrôlées au cycle de programmation précédent, afin de contrôler progressivement toutes les pages de la mémoire.

Une autre idée de l'invention est de gérer les adresses des pages à contrôler au moyen d'un compteur non volatile incrémenté d'une unité après chaque contrôle d'une page, le compteur étant réalisé au moyen de transistors à grille flottante du plan mémoire FLASH. De cette manière, on va pouvoir vérifier cycliquement toutes les pages de la mémoire en revenant à la première page par une remise à zéro du compteur, lorsque celui-ci aura atteint la dernière adresse mémoire.

Dans une mémoire comportant plusieurs secteurs, un compteur peut être prévu pour chaque secteur ou pour l'ensemble des secteurs. Si un compteur est prévu pour

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chaque secteur de la mémoire, en supposant que chaque secteur comprenne X1 pages, le temps de stress maximal est ramené à la valeur suivante :
DST2 = (Xl-1) Tp/K Z puisqu'un transistor sera contrôlé tous les (Xl-l)/K cycles de programmation, K étant de préférence égal à 1.

Si, par contre, un compteur et un seul est prévu pour tous les secteurs de la mémoire, le temps de stress maximal est égal à la valeur suivante :
DST3 = (X2-1) Tp/K Z X2 étant le nombre total de pages dans la mémoire tous secteurs confondus.

A noter que les relations ci-dessus ne tiennent pas compte du stress électrique dû à la reprogrammation de transistors ayant des tensions de seuil altérées. Ce stress supplémentaire est négligeable en pratique, les statistiques montrant qu'un transistor sur mille doit être reprogrammé après avoir été contrôlé.

C/ Contraintes liées à la prévision d'un compteur
La prévision d'un compteur pose le problème de la durée de vie des transistors à grille flottante du compteur lui-même. En effet, comme on l'a indiqué cidessus, on va autoriser que des transistors à grille flottante soient effacés et reprogrammés Z fois, par exemple 100. 000 fois dans l'exemple ci-dessus. Or, si le compteur est effacé et reprogrammé avec une nouvelle valeur incrémentée après chaque cycle de programmation d'une page, le nombre de cycles d'effacement ou programmation des transistors du compteur va être égal à X1*Z ou X2*Z selon que le compteur est affecté à un secteur ou à l'ensemble de la mémoire, soit un nombre de cycles excédant largement la limite Z autorisée.

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Pour résoudre ce problème, la présente invention propose un mode d'incrémentation du compteur consistant à programmer un transistor à chaque incrémentation, sans effacer ni reprogrammer les autres transistors sauf lorsque le compteur doit être remis à zéro. Ainsi, le comptage est fait selon la méthode des jetons, un jeton utilisé ne pouvant être réutilisé. L'adresse de la page à contrôler est déterminée par le rang du prochain jeton à utiliser, soit le rang du premier transistor non programmé rencontré selon le sens de lecture du compteur.

Lorsque tous les jetons sont utilisés, le compteur est effacé et le comptage recommence à partir du premier jeton.

Une autre contrainte liée à la prévision d'un tel compteur est liée au stress électrique que les transistors du compteur sont susceptibles de subir en raison des cycles de programmation des pages de la mémoire. Pour pallier cet inconvénient, la présente invention propose d'agencer le compteur dans un secteur indépendant des autres secteurs de la mémoire, de sorte que les transistors à grille flottante du compteur ne subiront pas les tensions de programmation appliquées aux lignes de bits des autres secteurs.

Le procédé selon l'invention est bien entendu susceptible de diverses variantes. Dans une mémoire ayant un nombre de page réduit (X1 ou X2 petits) le procédé de contrôle selon l'invention peut être restreint au contrôle d'une page (K étant fixé à 1) tous les K' cycles de programmation de pages. Dans ce cas, le temps de stress DST2 ou DST3 mentionné ci-dessus doit être multiplié par K'.

D/ Exemple de réalisation d'une mémoire selon l'invention
La figure 8 représente sous forme de blocs une mémoire MEM1 selon l'invention mettant en oeuvre le procédé de contrôle et de reprogrammation de cellules mémoire selon l'invention. La mémoire MEM1 comprend un

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plan mémoire FMA ("Flash Memory Array") comprenant huit secteurs de données SI à S8 et un secteur formant un compteur CMPT selon l'invention. Chacun des secteurs, isolé des autres par la technique du triple caisson, compte 256 lignes de mots WLi ou pages comprenant chacune 256 mots de 8 bits (octets), soit 2048 lignes de bits BLj. La mémoire compte ainsi au total 2048 pages réparties dans les huit secteurs et offre une capacité de stockage de 4 Mbits.

Le compteur CMPT ne comprend ici qu'une ligne de mots et est dédié au contrôle des pages des huit secteurs. Le compteur CMPT comporte 2048 bits, de sorte qu'un bit du compteur peut être affecté à la désignation d'une page selon la méthode des jetons décrite plus haut.

Par ailleurs, la mémoire est pourvue d'un décodeur de ligne de mots XDEC1 selon l'invention, capable d'appliquer à une ligne de mots WLi la tension d'effacement VER- ou la tension d'inhibition VINHIB.

L'adressage du compteur CMPT est assuré par un décodeur spécifique CDEC activé par un signal SELC qui inhibe automatiquement le décodeur XDEC1.

La mémoire MEM1 comprend également un décodeur de colonne YDEC, un registre de programmation LT, un circuit de lecture SA, un compteur d'adresses de ligne RAC et un compteur d'adresses de colonne CAC.

Le décodeur de colonne YDEC comprend 2048 entrées/sorties connectées au 2048 lignes de bits du plan mémoire FMA et huit entrées/sorties connectées au registre de programmation LT et au circuit de lecture SA.

Le registre LT comprend classiquement huit verrous haute tension ("latches") (non représentés) permettant la programmation d'un octet dans le plan mémoire, les verrous étant connectés en sortie aux huit entrées/sorties du décodeur de colonne YDEC et connectés en entrée à un bus de données DTB de huit bits. Le registre LT enregistre un octet présent sur le bus DTB sur réception d'un signal DLOAD, et délivre la tension de

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programmation Vpp1 sur ses sorties (selon les valeurs des bits de l'octet chargé) sur réception d'un signal de programmation PROG.

Le circuit de lecture SA, activé par un signal READ, comprend classiquement huit amplificateurs de lecture ("sense amplifiers") (non représentés) connectés aux huit entrées/sorties du décodeur de colonne YDEC, et est connecté en sortie au bus de données DTB.

Le compteur RAC ("Row Address Counter") reçoit en entrée onze bits d'adresse de poids fort a[18:8] présents sur un bus d'adresse ADB, et délivre ces bits d'adresse au décodeur de colonne XDEC1. Le compteur RAC est piloté par un signal LOAD1 de chargement des bits d'adresse et peut être incrémenté par un signal INC1. Il délivre un signal OVF1 en cas de débordement après incrémentation.

Les bits d'adresse de poids fort a [18: 8] sont appliqués au compteur RAC par l'intermédiaire de deux multiplexeurs MUX1, MUX2 à deux entrées chacun. Plus particulièrement, le compteur RAC reçoit trois bits d'adresse a[10:8] sur des entrées in[10:8] par l'intermédiaire du multiplexeur MUX1 dont une entrée est connectée au bus ADB, et reçoit huit bits d'adresse a[18:11] sur des entrées in[18:11] par l'intermédiaire du multiplexeur MUX2 dont une entrée est également connectée au bus ADB. Les multiplexeurs MUX1, MUX2 sont pilotés par un signal MODE décrit plus loin.

Le compteur CAC ("Column Address Counter") reçoit huit bits d'adresse de poids faible a[7:0] sur des entrées in[7:0] connectées au bus ADB. La sortie du compteur CAC délivre les bits d'adresse a[7:0] sur l'entrée d'adresse du décodeur de colonne YDEC et est également connectée à la deuxième entrée du multiplexeur MUX2. Le compteur CAC est piloté par un signal de chargement LOAD2, par un signal d'incrémentation INC2 et délivre le cas échéant un signal de débordement OVF2.

La mémoire MEM1 comprend également un registre à décalage SREG à entrée/sortie parallèle, un circuit CONV,

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un détecteur de zéro DETZ, un tampon BUF1, un comparateur logique COMP et un séquenceur SEQ.

Le registre SREG a son entrée connectée au bus de données DTB et sa sortie est connectée à l'entrée d'un circuit de conversion CONVC et au bus de données DTB. Le registre SREG est piloté par un signal de décalage SHIFT et délivre un signal de débordement OVFC lorsque son contenu atteint la valeur OOH après un décalage à droite.

Le circuit CONVC est un circuit à logique câblée réalisant une fonction de décodage décrite plus loin. Sa sortie est connectée à la deuxième entrée du multiplexeur MUX1.

Le détecteur DETZ est connecté en entrée au bus de données DTB, et délivre un signal DTZ à 1 lorsqu'un octet égal à OOH est présent sur le bus DTB.

Le tampon BUF1 a son entrée connectée au bus DTB et sa sortie est appliquée sur une entrée du comparateur COMP, dont l'autre entrée est connectée au bus DTB. Le tampon BUF1 charge une donnée sur réception d'un signal de chargement BLOAD, et le comparateur COMP délivre un signal DOK ("Data OK") lorsqu'un mot W2 présent sur le bus de donnée DTB est identique à un mot Wl présent à la sortie du tampon BUF1.

Enfin, le séquenceur SEQ, à logique câblée ou à microprocesseur, par exemple un microcontrôleur, délivre l'ensemble des signaux de commande décrits ci-dessus et reçoit l'ensemble des signaux émis par les éléments décrits ci-dessus.

La mémoire MEM1 fonctionne de façon classique pendant les opérations de lecture, d'écriture ou d'effacement, les opérations à réaliser étant fournies au séquenceur sous forme de codes opération CODE[OP]. Le signal MODE est à 1 et les multiplexeurs MUX1, MUX2 connectent le bus d'adresse ADB sur les entrées in[10:8] et in[18:11] du compteur RAC, les bits d'adresse de poids fort se retrouvant ainsi en entrée du compteur RAC et les bits d'adresse de poids faible en entrée du compteur CAC.

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Conformément à l'invention, l'effacement d'une page d'adresse a[18:8] est assuré en appliquant la tension VER- aux grilles des transistors de la page, tandis que les transistors des autres pages du secteur visé reçoivent la tension d'inhibition VIHNIB (VPCX).

Parallèlement, la tension VB est appliquée au caisson du secteur où se trouve la page à effacer, pour génération de la tension VER+ sur les électrodes de source.

Lorsqu'une page a été effacée, le séquenceur SEQ déclenche une procédure de lecture du compteur CMPT visant à déterminer l'adresse d'une page devant être contrôlée. A cet effet, le séquenceur active le décodeur CDEC au moyen du signal SELC, met à zéro le compteur CAC et active le circuit de lecture SA (signal READ). Le premier octet du compteur CMPT est délivré par le circuit SA sur le bus de données DTB. Si le signal STZ à la sortie du circuit de détection DETZ est à 1, cela signifie que le premier octet lu dans le compteur CMPT ne comprend que des zéros. En d'autre termes, cela signifie que les transistors à grille flottante dans lesquels est enregistré le premier octet du compteur CMPT sont tous programmés. Le séquenceur incrémente donc le compteur CAC d'une unité et lit l'octet suivant, ainsi de suite si nécessaire jusqu'à ce que le signal DTZ passe à 0.

Lorsque le signal DTZ passe à 0, le séquenceur sait qu'un octet contenant un bit à 1, correspondant à un transistor effacé, a été trouvé. Il s'agit du premier octet non nul du compteur CMPT.

Les bits c[7:0] de l'octet non nul sont chargés dans le registre SREG et se retrouvent à l'entrée du circuit de conversion CONVC. Ce dernier délivre sur les entrées in[10:8] du compteur RAC, par l'intermédiaire du multiplexeur MUX1, les bits de poids faible a'[10:8] de l'adresse de la page à contrôler. La conversion des bits c[7:0] de l'octet non nul en bits d'adresse a'[10:8] est assurée par le circuit CONVC conformément à la table décrite par le tableau 2 ci-après.

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Au même instant, les bits d'adresse de colonne a[7:0] de l'octet non nul du compteur CMPT, appliqués par le compteur CAC au décodeur YDEC, sont présents sur les entrées in[10:8] du compteur RAC en tant que bits d'adresse de poids fort a'[18:11] de l'adresse de la page à contrôler. L'adresse de la page à contrôler, comprenant les bits a'[10:8] et les bits a'[18:11], est ainsi chargée dans le compteur RAC au moyen de la commande LOAD1 et le processus de contrôle de page peut commencer.

Tableau 2 : table de conversion

<tb>
<tb> c[7:0] <SEP> a' <SEP> [10:8]
<tb> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 000
<tb> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 001
<tb> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 010
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 011
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 100
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 101
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 110
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 111
<tb>

Le procédé de lecture du compteur CMPT qui vient d'être décrit est illustré en figure 9. On voit que les bits de poids fort a'[18:11] de l'adresse de la page correspondent au rang, dans le compteur CMPT, du premier octet non nul trouvé. Il s'agit donc bien de l'adresse a[7:0] de la colonne contenant l'octet non nul. D'autre part, les bits de poids faible a'[10:8] de l'adresse de la page à contrôler correspondent au rang, dans le premier octet non nul, du premier bit non nul de l'octet.

En définitive, l'adresse complète a'[18:8] déterminée par ce procédé correspond au rang dans le compteur CMPT du premier bit non nul, c'est-à-dire au rang du premier transistor non programmé.

Au cours de l'étape de contrôle, les octets de la page sélectionnée sont lus les uns après les autres en incrémentant le compteur CAC. Chaque octet est lu au moyen de deux tensions de lecture différentes, la

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première étant la tension de lecture VREAD conventionnelle et la deuxième une tension de vérification VVRFY supérieure à VREAD. Les deux tensions sont obtenues en faisant varier la tension VPCX appliquée au décodeur XDEC1.

La figure 7 illustre ce procédé de contrôle par double lecture, et représente la répartition statistique DS des tensions de seuil Vt de transistors effacés (courbe CA, lecture d'un "1") et la répartition statistique des tensions de seuil Vt de transistors programmés (courbe CB, lecture d'un "0"). Sous l'effet du stress électrique, la courbe CB a tendance à se déplacer lentement vers la gauche, pour former une courbe CB'. Les transistors relevant de la courbe CB' ont perdu des charges électriques et présentent des tensions de seuil plus faibles que la normale. La tension VREAD, de l'ordre de 4,5V, se trouve à gauche des courbes CB et CB' et ne permet pas de distinguer un transistor relevant de la courbe CB ou un transistor relevant de la courbe CB'. La tension de vérification VVRFY' par exemple 7V, se trouve par contre entre les deux courbes CB, CB' et permet de distinguer un transistor correctement programmé d'un transistor dont la grille flottante a perdu des charges électriques, car dans le premier cas le transistor restera bloqué et dans le second cas le transistor sera passant. La comparaison d'un octet lu au moyen des deux tensions VREAD, VVRFY permet ainsi de détecter l' existence d'au moins un transistor programmé dont la tension de seuil est devenue plus faible que la tension VVRFY'
La comparaison est faite simultanément sur les huit bits de chaque octet au moyen du comparateur COMP.

L'octet Wl lu au moyen de la tension VVRFY est stocké dans le tampon BUF1, et l'octet W2 lu avec la tension VREAD se retrouve sur le bus DTB et sur la deuxième entrée du comparateur. Si le signal DOK à la sortie du comparateur passe à 0, le séquenceur sait que tout ou partie des transistors programmés (s'il y en a) dans lesquels

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l'octet est enregistré ont perdu des charges électriques. Dans ce cas, l'octet W2, qui est l'octet de référence car il a été lu avec la tension VREAD, est chargé dans le registre de programmation LT et le séquenceur déclenche un cycle de programmation pour rafraîchir les cellules endommagées. Au cours du cycle de programmation, les transistors reprogrammés sont ceux qui correspondent à la lecture d'un bit à 0 avec la tension VREAD et à la lecture d'un bit à 1 avec la tension VVRFY' les transistors effacés n'étant pas concernés par l'opération.

Lorsque tous les octets de la page ont été contrôlés et que les cellules mémoire endommagées ont été reprogrammées, le séquenceur incrémente le compter CMPT d'une unité. Comme indiqué plus haut, cette incrémentation consiste à programmer le premier transistor non programmé trouvé à l'étape de recherche de l'adresse de la page à contrôler. A cet effet, le séquenceur applique au compteur CAC les bits d'adresse de poids fort a[18:11] se trouvant à la sortie du compteur RAC, en tant que bits d'adresse de colonne a[7:0] du premier octet non nul du compteur CMPT. Cette opération est l'inverse de celle faite précédemment pour trouver l'adresse de la page à contrôler, et fait intervenir une connexion entre la sortie du compteur RAC et l'entrée du compteur CAC qui n'a pas été représentée en figure 8 pour ne pas surcharger le schéma. Une fois l'adresse de l'octet non nul récupérée par le compteur CAC, la valeur de l'octet non nul, conservée par le registre SREG, est incrémentée par décalage à droite (signal SHIFT). La valeur incrémentée est ensuite envoyée dans le registre LT pour programmation de l' octet . Un seul bit à 0 ayant été ajouté par le décalage à droite, la reprogrammation de l'octet non nul va entraîner la programmation du premier transistor à grille flottante effacé trouvé lors de la recherche de l'adresse de la page à contrôler, les transistors déjà programmés n'étant pas reprogrammés.

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Si le registre SREG délivre le signal de débordement OVFC après insertion d'un bit à 0 par décalage à droite, cela signifie que l'octet ne contient que des zéros. Aussi, après avoir programmé l'octet à 0 dans le compteur CMPT, le séquenceur incrémente le compteur CAC à titre de vérification. Si le compteur CAC délivre le signal de débordement OVF2, cela signifie que l'octet à 0 était le dernier octet du compteur CMPT. Dans ce cas, le séquenceur sait qu'il devra remettre à zéro le compteur CMPT après le prochain cycle de vérification d'une page, la page restant à vérifier étant la dernière de la mémoire.

Le procédé de contrôle et de reprogrammation de transistors qui vient d'être décrit est particulièrement simple à mettre en #uvre et nécessite peu de moyens matériels. Il est en outre quasiment transparent pour l'utilisateur car le temps de contrôle et de reprogrammation éventuelle d'une page est de l'ordre de 200 s, à comparer avec un temps de l' ordre de 1 275 s (255x5s) pour la programmation des 255 octets d'une page, auquel s'ajoute le temps nécessaire à l'effacement préalable de la page.

La présente invention est bien entendu susceptible de diverses variantes de réalisation.

D'une part, un compteur CMPT selon l'invention peut comprendre plusieurs lignes de mots, selon la taille du plan mémoire à contrôler. Par exemple, une mémoire de 16 secteurs et d'une capacité de 8 Mbits nécessitera un compteur de deux lignes de 2048 bits chacune, à moins que le compteur ne soit éclaté en plusieurs compteurs dédiés à chacun des secteurs.

Egalement, bien que l'on ait proposé une méthode de comptage des lignes à rafraîchir dans laquelle un "jeton" correspond à un transistor et un seul, il est également possible à chaque incrémentation du compteur de programmer un groupe de transistors représentant un jeton, par exemple quatre transistors, pour pallier une

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éventuelle défaillance d'un transistor. Dans ce cas, la méthode pour retrouver l'adresse de la ligne à rafraîchir consiste à trouver dans le compteur le premier groupe de quatre bits comprenant au moins trois bits égaux à 1.

D'autre part, le procédé selon l'invention peut s'appliquer à des cellules mémoire comprenant des transistors à grille flottante du type PMOS, la tension VER- étant dans ce cas appliquée aux drains et non aux sources des transistors.

On a décrit dans ce qui précède deux aspects de l'invention qui se complètent mais n'en demeurent pas moins distincts l'un relativement à l'autre. Ainsi, le procédé de contrôle qui vient d'être décrit est susceptible d'être appliqué à toute mémoire FLASH programmable par page, que le procédé d'effacement sélectif selon l'invention soit mis en #uvre ou non.

Réciproquement, le procédé d'effacement sélectif selon l'invention est susceptible d'être mis en #uvre dans une mémoire utilisant un procédé de contrôle différent de celui qui vient d'être décrit, voire à une mémoire ne comportant pas de moyens de contrôle et de rafraîchissement de ses cellules.

Claims (20)

REVENDICATIONS

1. Procédé d'enregistrement de données dans une mémoire FLASH (MEM1), comprenant une étape d'effacement et de programmation d'une page (Pi) de la mémoire et une étape de contrôle de la tension de seuil de transistors programmés et de reprogrammation éventuelle de transistors programmés ayant une tension de seuil inférieure à un seuil déterminé (VVRFY)' caractérisé en ce que l'étape de contrôle et de reprogrammation éventuelle est appliquée aux transistors à grille flottante d'au moins une page dont l'adresse est lue dans un compteur non volatile (CMPT) formé par au moins une rangée de transistors à grille flottante.

2. Procédé selon la revendication 1, dans lequel le compteur (CMPT) est incrémenté d'une unité après le contrôle d'au moins une page, en programmant au moins un transistor à grille flottante du compteur sans effacer les autres transistors du compteur, le transistor programmé à chaque nouvelle incrémentation du compteur étant le transistor suivant le transistor programmé à l'incrémentation précédente, selon un sens de lecture du compteur.

3. Procédé selon la revendication 2, dans lequel le compteur comprend une pluralité de mots de rang croissant et la lecture dans le compteur de l'adresse d'une page à contrôler comprend les étapes consistant à : - lire le compteur mot à mot jusqu'à trouver un mot (c[7:0]) comprenant un bit ("1") correspondant à un transistor effacé, - déterminer les bits de poids fort (a'[18:11]) de l' adresse de la page à contrôler au moyen du rang, dans le compteur, du premier mot comprenant un bit correspondant à un transistor effacé, et

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- déterminer les bits de poids faible (a'[11:8]) de l' adresse de la page à contrôler au moyen du rang, dans le premier mot trouvé, du premier bit correspondant à un transistor effacé.

4. Procédé selon l'une des revendications 1 à 3, dans lequel les transistors à grille flottante du compteur sont agencés dans un secteur exclusivement dédié au compteur, de sorte que des tensions de programmation appliquées à des transistors à grille flottante d'un autre secteur de la mémoire (S1-S8) ne se répercutent pas sur les transistors à grille flottante du compteur.

5. Procédé selon l'une des revendications 1 à 4, dans lequel le contrôle d'une page est effectué mot à mot et le contrôle d'un mot comprend : - une première lecture du mot en appliquant une première tension de lecture (VREAD) aux grilles des transistors correspondant au mot considéré, - une seconde lecture du mot en appliquant une deuxième tension de lecture (VVRFY) aux grilles des transistors correspondant au mot considéré, et - une étape de reprogrammation des transistors si les deux lectures donnent des résultats différents (Wl, W2), en utilisant comme valeur de référence la valeur du mot lue en appliquant la première tension de lecture.

6. Procédé selon l'une des revendications 1 à 5, comprenant le contrôle de K pages après chaque programmation d'une page.

7. Procédé selon l'une des revendications 1 à 5, comprenant le contrôle d'une page et une seule après la programmation de K' pages.

8. Procédé selon l'une des revendications 1 à 7, dans lequel l'effacement d'une page (Pi) comprend :

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- l'application d'une tension d'effacement positive (VER+) aux électrodes de source ou de drain de tous les transistors à grille flottante d'un secteur de la mémoire comprenant la page à effacer, - l'application d'une tension d'effacement négative (VPOL, VER-) aux grilles des transistors de la page à effacer, et - l'application d'une tension d'inhibition positive (VINHIB, Vpcx) aux grilles des transistors d'au moins une page ne devant pas être effacée.

9. Procédé selon la revendication 8, comprenant une étape consistant à prévoir dans la mémoire des circuits adaptateurs de tension (ADi) recevant en entrée un signal de sélection de page (SELi) et délivrant aux grilles des transistors de la page correspondante : - une tension positive (Vpcx), lorsque le signal de sélection présente une première valeur ("0") correspondant à la non-sélection de la page et que la mémoire est en mode effacement (ERASE) ou lorsque le signal de sélection présente une deuxième valeur ("1") correspondant à la sélection de la page et que la mémoire n'est pas en mode effacement, ou - une tension de polarisation (VPOL) inférieure à la tension positive (Vpcx' VINHIB) lorsque le signal de sélection présente la deuxième valeur ("1") et que la mémoire est en mode effacement ou lorsque le signal de sélection présente la première valeur ("0") et que la mémoire n'est pas en mode effacement.

10. Procédé selon la revendication 9, dans lequel on fournit aux circuits adaptateurs (ADi) : pendant l'effacement d'une page, une tension de polarisation (VPOL) égale à la tension d'effacement négative (VER-) et une tension positive (Vpcx) égale à la tension d'inhibition (VINHIB) , et

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11. Mémoire FLASH (MEM1) effaçable par page comprenant : - un plan mémoire (FMA) comportant une pluralité de transistors à grille flottante connectés par leurs grilles à des lignes de mots (WLi) , les transistors connectés à une même ligne de mots formant une page (Pi) du plan mémoire, un ensemble de pages formant un secteur (S1-S8) du plan mémoire, - des moyens de contrôle de la tension de seuil de transistors à grille flottante et de reprogrammation de transistors programmés ayant une tension de seuil inférieure à un seuil déterminé (VVRFY) caractérisée en ce que les moyens de contrôle comprennent : - un compteur non volatile (CMPT) formé par au moins une rangée de transistors à grille flottante, - des moyens (SREG, CONVC, DETZ) pour lire dans le compteur l'adresse d'au moins une page à contrôler, et - des moyens (SREG, LT) d'incrémentation du compteur après le contrôle d'au moins une page.

pendant la lecture d'un mot dans la mémoire, une tension de polarisation (VPOL) égale au potentiel de masse (GND) et une tension positive (Vpcx) égale à une tension de lecture (VREAD)

12. Mémoire selon la revendication 11, dans laquelle les moyens pour lire l'adresse d'au moins une page à contrôler comprennent : - des moyens (CDEC, SA, DETZ, CAC) de lecture mot à mot du compteur et de recherche d'un mot (c[7:0]) contenant un bit correspondant à un transistor effacé, - des moyens (CONVC, MUX1) pour délivrer des bits de poids fort (a'[18:11]) de l'adresse de la page à contrôler à partir du rang, dans le compteur, du premier mot trouvé contenant un bit correspondant à un transistor effacé, et

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- des moyens (CAC, MUX2) pour calculer des bits de poids faible (a'[11:8]) de l'adresse de la page à contrôler à partir du rang, dans le premier mot trouvé, du premier bit correspondant à un transistor effacé.

13. Mémoire selon l'une des revendications 11 et 12, dans laquelle les moyens (SREG, LT) d'incrémentation du compteur sont agencés pour programmer au moins un transistor à grille flottante du compteur sans effacer les autres transistors du compteur, le transistor programmé à chaque nouvelle incrémentation étant le transistor suivant le transistor programmé à l'incrémentation précédente, selon un sens de lecture du compteur.

14. Mémoire selon l'une des revendications 11 à 13, dans laquelle les transistors à grille flottante du compteur sont agencés dans un secteur exclusivement dédié au compteur, de sorte que des tensions de programmation appliquées à des transistors à grille flottante d'un autre secteur de la mémoire ne se répercutent pas sur les transistors à grille flottante du compteur.

15. Mémoire selon l'une des revendications 11 à 14, dans laquelle les moyens de contrôle d'une page comprennent des moyens (XDEC1, SA, VRFC) pour : - lire un mot de la page en appliquant une première tension de lecture (VREAD) aux grilles des transistors correspondant au mot considéré, - lire le même mot de la page en appliquant une deuxième tension de lecture (VVRFY) aux grilles des transistors correspondants au mot considéré, - comparer les résultats des deux lectures, reprogrammer les transistors si les deux lectures donnent des résultats différents (Wl, W2), en utilisant comme valeur de référence la valeur du mot lue en appliquant la première tension de lecture.

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16. Mémoire selon l'une des revendications 11 à 15, comprenant : - des moyens pour, lors de l'effacement d'une page, appliquer une tension d'effacement positive (VER+) aux électrodes de source ou de drain de tous les transistors à grille flottante du secteur comprenant une page à effacer, et - un décodeur (XDEC1) de ligne de mots connecté aux lignes de mots de la mémoire, comprenant des moyens (ADi) pour appliquer, lors de l'effacement d'une page, une tension d'effacement négative VPOL, VER-) aux grilles des transistors de la page à effacer, tout en appliquant une tension d'inhibition positive (VINHIB, Vpcx) aux grilles des transistors d'au moins une page ne devant pas être effacée.

17. Mémoire selon la revendication 16, dans laquelle le décodeur de ligne de mots (XDEC1) comprend des circuits adaptateurs de tension (ADi) recevant en entrée un signal de sélection de page (SELi) et délivrant aux grilles des transistors de la page correspondante : - une tension positive (Vpcx), lorsque le signal de sélection présente une première valeur ("0") correspondant à la non-sélection de la page et que la mémoire est en mode effacement (ERASE) ou lorsque le signal de sélection présente une deuxième valeur ("1") correspondant à la sélection de la page et que la mémoire n'est pas en mode effacement (ERASE), ou - une tension de polarisation (VPOL) inférieure à la tension positive (Vpcx, VINHIB) lorsque le signal de sélection présente la deuxième valeur ("1") et que la mémoire est en mode effacement (ERASE) ou lorsque le signal de sélection présente la première valeur ("0") et que la mémoire n'est pas en mode effacement (ERASE).

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18. Mémoire selon la revendication 17, comprenant des moyens (PMP, SWP) pour fournir aux circuits adaptateurs de tension (ADi) : - pendant l'effacement d'une page, une tension de polarisation (VPOL) égale à la tension d'effacement négative (VER-) et une tension positive (Vpcx) égale à la tension d'inhibition (VIHNIB), et - pendant la lecture d'un mot dans la mémoire, une tension de polarisation (VPOL) égale au potentiel de masse (GND) et une tension positive (Vpcx) égale à une tension de lecture (VREAD)

19. Mémoire selon la revendication 18, dans laquelle le circuit adaptateur de tension (ADi) comprend un étage inverseur de sortie (INV2) recevant d'une part la tension positive (Vpcx' VINHIB) et d'autre part la tension de polarisation (VPOL, VER-' GND) , et un étage de commande de l'étage inverseur comprenant une fonction logique OU EXCLUSIF (XOR) recevant en entrée le signal de sélection (SELi) et un signal (ERASE) présentant une première valeur lorsque la mémoire est en mode effacement et une deuxième valeur lorsque la mémoire n'est pas en mode effacement.

20. Mémoire selon l'une des revendications 16 à 19, dans laquelle la tension d'effacement positive (VER+) est appliquée aux électrodes de source ou de drain des transistors à grille flottante par l'intermédiaire du matériau (1) formant le canal (CHN) des transistors.