KR19990014206A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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KR19990014206A
KR19990014206A KR1019980030123A KR19980030123A KR19990014206A KR 19990014206 A KR19990014206 A KR 19990014206A KR 1019980030123 A KR1019980030123 A KR 1019980030123A KR 19980030123 A KR19980030123 A KR 19980030123A KR 19990014206 A KR19990014206 A KR 19990014206A
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다케시 오오기시
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이데이 노부유키
소니 가부시기가이샤
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

동작속도의 저하나 소비전류의 증대를 방지할 수 있고, 더욱이 다치(多値)데이터의 스레시 홀드치 전압의 분포 폭 및 분포간의 폭을 넓게 취할 수 있어, 기입제어를 용이하게 하고, 디스터브/리텐션 특성을 개선할 수 있는 불휘발성 반도체 기억장치를 제공한다.
주변회로영역 PC의 p형 불순물 영역(14)을 n형의 불순물 영역(15)내에 형성한다. 이로써, 최소한 독출동작시에는, 기판전압제어회로에 의해 반도체 기판에 네거티브 전압을 인가해도, p형 불순물 영역(14)이 동시에 네거티브로 바이어스 되어 버리는 일이 없고, 동작속도의 저하나 소비전류의 증대 등의 불이익이 생기는 일이 없다.

Description

불휘발성 반도체 기억장치
본 발명은, 전기적으로 개서(改書) 가능한 불휘발성 메모리, 예를 들면 플래시EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 불휘발성 반도체 기억장치에 관한 것이다.
예를 들면 NAND형 플래시EEPROM은, 일반적으로, n형 반도체 기판에 셀어레이영역용의 제1의 p웰 및 주변회로영역용의 제2의 p웰이 형성되고, 제1의 p웰에는 게이트절연막, 플로팅게이트(floating gate), 층간 절연막, 및 컨트롤 게이트를 적층한 메모리셀이 구성되고, 제2의 p웰에는 주변회로의 NMOS트랜지스터가 형성되는 동시에, 이 제2의 p웰에 PMOS트랜지스터용의 n웰이 형성된다.
이와 같은 구조를 가지는 NAND형 플래시EEPROM에 있어서, 소거동작을 행하는 경우에는, n형 기판과 p웰에 예를 들면 20V 정도의 고전압을 인가(印加)하고, 컨트롤 게이트에 0V를 인가하면, 플로팅게이트로부터 기판으로 터널전류가 흘러, 전자가 빠져 나간다.
이로써, 메모리 셀의 스레시 홀드치 전압 Vth이 포지티브로부터 네거티브로 시프트 된다.
기입동작을 행하는 경우에는, n형 기판, P웰 및 소스·드레인 확산층을 0V로 설정하고, 컨트롤 게이트에 고전압(예를 들면 20V)을 인가하면 터널전류가 흘러, 플로팅게이트에 전자가 주입된다.
이로써, 메모리셀의 스레시 홀드치 전압 Vth가 네거티브로부터 포지티브로 시프트 된다.
독출동작을 행하는 경우에는, 터널확산층(비트선)에 5V, 소스확산층(소스선)에 0V를 인가하고, 선택된 메모리 트랜지스터의 컨트롤 게이트에 0V, 비선택 메모리 트랜지스터의 컨트롤 게이트에 5V를 부여한다.
비선택메모리 트랜지스터는, 데이터의 여하에 상관없이 온상태일 필요가 있다. 그러므로, 메모리셀의 스레시 홀드치 전압 Vth는 소정의 전압, 예를 들면 3.5V 이하로 제어된다.
선택된 메모리 트랜지스터의 컨트롤 게이트에 0V가 인가됨으로써, 데이터가 「1」이면 스레시 홀드치 전압 Vth가 네거티브이므로, 온상태(디플리션(depletion)상태)로 되어 셀전류가 흐른다.
한편, 데이터가 「0」이면, 스레시 홀드치 전압 Vth는 포지티브이므로, 오프상태(인핸스멘트(enhancement)상태)로 되어 셀전류가 흐르지 않는다.
이와 같이, 데이터가 「1」인가 「0」인가는 비트선으로부터 소스선으로 복수개의 셀을 통해 셀전류가 흐르는가 여부로 결정된다.
그런데, 전술한 구조의 플래시EEPROM에서는, 셀 소거시, 셀 어레이가 존재하는 제1의 p웰에 20V를 인가할 때에, n형 기판에 동시에 고전압이 걸리므로, n형 기판상에는 직접 트랜지스터를 형성할 수 없다.
또, 주변회로의 트랜지스터가 제2의 웰 및 제2의 p웰내에 형성된 n웰상에 형성되므로, 이른바 벌크저항이 증가하고, 그 결과, 메모리소자의 래치업 및 다른 전기특성이 저하한다.
그래서, 셀 어레이 및 그 주변회로영역에서 사용되는 벌크를 독립하여 제어할 수 있는 불휘발성 반도체 기억장치가 제안되어 있다.
도 11은, 이 불휘발성 반도체 기억장치의 디바이스 구조를 나타낸 간략단면도이다.
이 불휘발성 반도체 기억장치는, 셀 어레이 영역 CA 및 주변회로영역 PC로 나누어진 p형(제1 도전형) 반도체 기판(1)과, 셀 어레이 영역 CA의 반도체 기판의 표면부분에 형성된 p형 불순물 영역(p웰)(2)과, 그것을 에워싸도록 형성된 n형(제2 도전형) 불순물 영역(n웰)(3)과, 주변회로영역 PC의 반도체 기판(1)의 표면부분에 형성된 p웰(4)과, 주변회로영역 PC의 반도체 기판의 표면부분의 n웰(3)의 형성영역을 제외하는 영역에 형성된 n웰(5)을 가지고 있다.
셀 어레이 영역 CA의 p웰(2)의 표면부분에는, n형의 소스영역 및 드레인 영역과, p웰(2)상에 게이트절연막을 통해 형성된 플로팅게이트 FG와 플로팅게이트 FG상에 층간 절연막을 통해 형성된 컨트롤 게이트 CG와로 구성된 메모리셀 MT1, MT2가 배설되어 있다.
주변회로영역 PC의 반도체 기판(1)의 표면부분에는, n형의 소스영역 및 드레인 영역과 반도체 기판(1)상에 게이트절연막을 통해 형성된 게이트전극과로 구성된 고내압의 n채널 MOS(NMOS)트랜지스터(6)가 배설되어 있다.
또, p웰(4)의 표면부에는, n형 소스영역 및 드레인 영역과, p웰(4)상에 게이트절연막을 통해 형성된 게이트전극과로 구성된 NMOS트랜지스터(7)가 배설되어 있다.
또한, n웰(5)의 표면부에는, p형이 소스영역 및 드레인 영역과, n웰(5)상에 게이트절연막을 통해 형성된 게이트전극과로 구성된 p채널MOS(PMOS)트랜지스터(8)가 배설되어 있다.
이 불휘발성 반도체 기억장치에 의하면, 고전압으로 동작하는 주변회로영역 PC의 NMOS트랜지스터(6)는 p형 반도체 기판(1)에 직접 형성되므로, 고전압에 대한 내성이 향상되고, 래치업 및 다른 전기특성이 저하한다고 하는 불이익이 해소된다.
그런데, EPROM, 플래시 메모리 등의 반도체 불휘발성 기억장치에 있어서는, 1개의 메모리 셀 트랜지스터에 「0」, 「1」의 2개의 값을 취하는 데이터를 기록하는 2치형의 메모리셀 구조가 통상이다.
그러나, 최근의 불휘발성 반도체 기억장치의 대용량화의 요망에 따라, 1개의 메모리 셀 트랜지스터에 최소한 3치 이상의 데이터를 기록하는, 이른바, 다치형의 불휘발성 반도체 기억장치가 제안되어 있다(예를 들면, 「A Multi-Level 32Mb Flash Memory」'95 ISSCC p132∼ 참조).
도 12는 NAND형 플래시 메모리에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치를 취하는 데이터를 기록하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터내용(분포)과의 관계를 나타낸 도면이다.
도 12에 있어서, 세로축은 메모리 트랜지스터의 스레시 홀드치 전압 Vth를, 가로축은 메모리 트랜지스터의 스레시 홀드치 분포빈도를 각각 표시하고 있다.
또 1개의 메모리 트랜지스터에 기록하는 데이터를 구성하는 2비트 데이터의 내용은, 〔D2, D1〕로 표시되고, 〔D2, D1〕=〔1, 1〕,〔1, 0〕,〔0, 1〕,〔0, 0〕의 4상태가 존재한다. 즉, 데이터「0」, 데이터「1」, 데이터「2」, 데이터「3」의 4상태가 존재한다.
그리고, 스레시 홀드치 전압의 분포(다치데이터의 분포)는 4치의 경우, 도 12에 나타낸 바와 같이, 포지티브측에 3개, 네거티브측에 1개로 되어 있다.
또, 도 13은 NOR형 플래시 메모리에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치를 취하는 데이터를 기록하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터 내용(분포)과의 관계를 나타낸 도면이다.
도 13에 있어서, 세로축은 메모리 트랜지스터의 스레시 홀드치 전압 Vth를, 가로축은 메모리 트랜지스터의 스레시 홀드치 분포빈도를 각각 표시하고 있다.
또, 1개의 메모리 트랜지스터에 기록하는 데이터를 구성하는 2비트 데이터의 내용은, 전술한 NAND형과 동일하게 〔D2, D1〕로 표시되고, 〔D2, D1〕=〔0, 0〕,〔0, 1〕,〔1, 0〕,〔1, 1〕의 4상태가 존재한다.
그리고, 이 NOR형에서는, 스레시 홀드치 전압의 분포(다치데이터의 분포)는, 도 13에 나타낸 바와 같이, 포지티브측에 4개로 되어 있다.
NAND형이나 DINOR(DIvided NOR)형 등의 플래시 메모리에 있어서는, 데이터의 개서 및 독출은 페이지 단위로 행해진다.
일반적인 NAND형 플래시 메모리의 경우, 소거상태(데이터「3」)로부터 제1의 프로그램상태(데이터「2」), 제2의 프로그램상태(데이터「1」), 제3의 프로그램상태(데이터「0」)에 메모리 셀 트랜지스터를 프로그램하기 위해서는, 워드선의 전압(게이트전압 VG)를 일정한 전압, 예를 들면 -20V로 설정한 상태에서, 기입데이터가 〔1, 0〕,〔0, 1〕,〔0, 0〕의 셀에 대하여 기입하고, 구체적으로는 예를 들면 비트선 전압(드레인 전압 VD)을 0V(게이트전압 VG=-20V)로 설정하여 기입을 행하고, 스레시 홀드치 전압 Vth를 분포(10)로 천이시킨다. 이 때 기입데이터가 〔1, 1〕의 셀에는, 드레인 전압 VD=10V(게이트전압 VG=-20V)가 가해지지만, 전계가 불충분하므로, 스레시 홀드치 전압 Vth는 천이하지 않는다(분포(11) 그대로).
다음에, 기입데이터가 〔0, 1〕,〔0, 0〕의 셀에 대하여 기입을 행한다. 그리고, 최후로, 기입데이터가 〔0, 0〕의 셀에 대하여 기입을 행하여, 다치기입을 종료한다. 그리고, 기입동작은, 기입베리파이로 행해진다.
독출시는, NAND형의 경우, 예를 들면 선택된 피선택워드선의 전압을 VWL00로 설정하여 독출을 행하고, 다음에 VWL01로 설정하여 독출을 행하고, 최후에 0V로 설정하여 독출을 행한다. 이 경우, 비선택의 워드선의 전압은 포지티브측의 VPASS(예를 들면 5V)로 설정된다.
그리고, 3회 행한 독출데이터에 있어서의 하이레벨의 개수를 카운트하여, 그 카운트치(2진수)를 IOn+1(D2), IOn(D1)의 데이터로 한다.
그런데, NAND형의 플래시 메모리의 경우, 독출시의 가장 낮은 워드선 전압은 0V이므로, 전술한 다치구성을 실현하는 경우, 분포의 상한으로부터 0V의 사이에 2n-1개의 분포를 할당할 필요가 있다.
그러므로, 분포 1개당의 분포 폭 및 분포간의 간격은 좁아, 기입제어에 고정밀도가 요구되는 동시에, 디스터브(Disturb)/리텐션(Retention)에 약하다고 하는 불이익이 있다.
이 문제에 대하여, 더욱 구체적으로 설명한다.
예를 들면, 4치의 경우에는, 다치데이터와 스레시 홀드치 분포의 대응은 도 12에 나타낸 바와 같이, 분포 「10」의 데이터는 하한을 0.4V로 설정하고 0V에서 판정하고 있다(예를 들면, 1996 IEEE International Solid-State Circuits Conference, ISSCC96/SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory For Mass Storage Applications. pp. 32-33 참조).
또, NAND형 플래시 메모리의 제약으로부터 스레시 홀드치 전압 Vth의 상한은 셀전류를 보다 많게 하기 위해, 비선택의 워드선 전압보다 상당히 낮게 설정할 필요가 있다.
또한, 독출디스터브로부터의 제약에 의해, 비선택의 워드선 전압은, 너무 높게 설정될 수 없다.
그러므로, 0V로부터 3.2V의 사이에 3치의 분포를 배치할 필요가 있어, 매우 정밀도가 높은 스레시 홀드치 전압 Vth의 제어가 필요하게 된다. 또, 디스터브/리텐션도 심해지고 있다.
또, NOR형이나 DINLOR형 플래시 메모리의 경우에도, 스레시 홀드치 전압 Vth의 분포는, 도 13에 나타낸 바와 같이, 포지티브측에 4개로 되어 있고, 비선택의 워드선 전압이 0V이므로, 분포 1개당의 분포 폭 및 분포간의 간격은 좁아, 기입제어에 고정밀도가 요구되는 동시에, 디스터브/리텐션에 약하다고 하는 불이익이 있다.
그래서, 다치데이터의 스레시 홀드치 전압의 분포 폭 및 분포간의 폭을 넓게 취할 수 있어, 기입제어를 용이하게 하고, 디스터브/리텐션 특성을 개선할 수 있는 불휘발성 반도체 기억장치를 실현하기 위해서는, 예를 들면 스레시 홀드치 전압의 분포를 네거티브의 전압측으로 넓히는 것이 고려된다.
스레시 홀드치 전압의 분포를 네거티브의 전압측으로 넓히기 위해, 컨트롤 게이트 CG에 네거티브 전압을 인가할 필요가 있다.
이 경우, 도 11에 나타낸 디바이스구조에 있어서, 로회로(Row Circuit) 등에 사용되는 고내압 NMOS트랜지스터(6)의 소스·드레인 확산층에 네거티브 전압을 인가할 필요가 생긴다.
그러나, 도 11에 나타낸 디바이스구조에 있어서는, 고내압 NMOS트랜지스터(6)의 소스·드레인 확산층에 네거티브 전압을 인가하면, p형 반도체 기판(1)과 순방향(順方向)바이어스로 되어 버린다.
이것을 해결하기 위해서는, p형 반도체 기판(1)에 네거티브 전압을 인가하면 되지만, 도 11에 나타낸 디바이스구조에서는, p형 불순물 영역(p웰)(4)도 동시에 네거티브로 바이어스 되어 버린다.
그 결과, 동작속도의 저하나 소비전류의 증대 등의 불이익이 생긴다.
본 발명은, 이러한 사정을 감안하여 이루어진 것이고, 그 목적은, 동작속도의 저하나 소비전류의 증대를 방지할 수 있고, 더욱이 다치데이터의 스레시 홀드치 전압의 분포 폭 및 분포간의 폭을 넓게 취할 수 있어, 기입제어를 용이하게 하고, 디스터브/리텐션 특성을 개선할 수 있는 불휘발성 반도체 기억장치를 제공하는 것에 있다.
도 1은 본 발명에 관한 불휘발성 반도체 기억장치의 일실시 형태를 나타낸 간략단면도.
도 2는 본 발명에 관한 플래시(flash)메모리의 시스템 구성을 나타낸 블록도.
도 3은 본 발명에 관한 플래시 메모리의 메모리 셀 어레이 및 워드선 구동회로의 요부의 일예의 회로도.
도 4는 본 발명에 관한 NAND형 플래시메모리에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치(値)를 취하는 데이터를 기억하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터 내용과의 관계를 나타낸 도면.
도 5는 본 발명에 관한 NAND형 플래시 메모리에 있어서, 독출(讀出), 기입, 소거동작시의 요부의 바이어스 조건을 나타낸 도면.
도 6은 본 발명에 관한 NAND형 플래시 메모리의 독출동작시의 선택된 메모리 셀 트랜지스터의 상태와 데이터와의 관계를 나타낸 도면.
도 7은 본 발명에 관한 NOR메모리 스트링(memory string)의 일예를 나타낸 등가(等價)회로도.
도 8은 본 발명에 관한 NOR형의 플래시 메모리에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치를 취하는 데이터를 기록하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터의 분포와의 관계를 나타낸 도면.
도 9는 본 발명에 관한 NOR형 플래시 메모리에 있어서, 독출, 기입, 소거동작시의 요부의 바이어스조건을 나타낸 도면.
도 10은 본 발명에 관한 NOR형 플래시 메모리의 독출동작시의 선택된 메모리 셀 트랜지스터의 상태와 데이터와의 관계를 나타낸 도면.
도 11은 종래의 불휘발성 반도체 기억장치의 디바이스 구조를 나타낸 간략단면도.
도 12는 종래의 NAND형 기억장치에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치를 취하는 데이터를 기억하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터의 분포와의 관계를 나타낸 도면.
도 13은 종래의 NOR형 기억장치에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고 4치를 취하는 데이터를 기억하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터의 분포와의 관계를 나타낸 도면.
도면의 주요부분에 대한 부호의 설명
10 : 불휘발성 반도체 기억장치 CA : 셀어레이영역
PC : 주변회로영역 WDRV : 워드선 구동회로
MT, MT10∼MT17, MT20∼MT27 : 메모리 셀 트랜지스터
WL0∼WL7 : 워드선 BL0, BL1 : 비트선
RC : 로(row)회로 CC : 칼럼(column)회로
11 : p형(제1 도전형) 반도체 기판 12 : p형 불순물 영역(p웰)
13 : n형(제2 도전형) 불순물 영역(n웰) 14 : p웰
15 : n웰 16 : n웰
17 : 고내압 NMOS트랜지스터 18 : NMOS트랜지스터
19 : PMOS트랜지스터 20 : 웰전압제어회로
21 : 기판전압제어회로
상기 목적을 달성하기 위해, 본 발명의 불휘발성 반도체 기억장치는, 셀 어레이(cell array)영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과, 상기 어레이 영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과, 상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과, 상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과, 상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역을 가진다.
또, 본 발명에서는, 상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터를 가진다.
또, 본 발명에서는, 상기 제1의 제1 도전형 불순물 영역의 표면부에는, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 메모리 셀 트랜지스터가 형성되어 있다.
또, 본 발명은, 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 셀 트랜지스터를 가지고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따르는 데이터를 비트선에 출력하는 불휘발성 반도체 기억장치로서, 셀 어레이 영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과, 상기 셀 어레이 영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과, 상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과, 상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과, 상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과, 상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고, 상기 제1의 제1 도전형 불순물 영역의 표면부에, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고, 또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로를 가진다.
또, 본 발명에서는, 소거시에, 상기 메모리셀 영역의 제1의 제1 도전형 불순물 영역의 전위를 고전위로 설정하고, 기입 및 독출시에는 기준전위로 설정하는 웰전압제어회로를 가진다.
또, 본 발명에서는, 상기 메모리셀 영역은 메모리 어레이가 NAND구조를 가지고, 스레시 홀드치 전압에 따르는 기억데이터의 분포중, 가장 낮은 전위영역에 분포되는 기억데이터 분포와, 다음으로 낮은 전위영역에 분포되는 기억데이터 분포의 최소한 일부가 네거티브의 영역에 분포되어 있다.
또, 본 발명에서는, 상기 메모리셀 영역은 메모리 어레이가 NOR구조를 가지고, 독출시에, 비선택의 워드선에 네거티브 전압을 인가하는 수단을 가진다.
또, 본 발명은, 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 트랜지스터를 가지고, 상기 메모리 트랜지스터의 스레시 홀드치 전압에 따라 1개의 메모리 트랜지스터에 3치(値) 이상의 다치(多値)데이터를 기록하고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따르는 데이터를 비트선에 출력하는 NAND구조의 불휘발성 반도체 기억장치로서, 셀 어레이 영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과, 상기 셀 어레이 영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과, 상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과, 상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과, 상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과, 상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고, 상기 제1의 제1 도전형 불순물 영역의 표면부에, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고, 또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로를 가지고, 독출시에 설정되는 워드선 전압중의 최소한 하나가 네거티브 전압이다.
또, 본 발명은, 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 트랜지스터를 가지고, 상기 메모리 트랜지스터의 스레시 홀드치 전압에 따라 1개의 메모리 트랜지스터에 3치 이상의 다치데이터를 기록하고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따르는 데이터를 비트선에 출력하는 NOR구조의 메모리 어레이를 가지는 불휘발성 반도체 기억장치로서, 셀어레이영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과, 상기 셀어레이영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과, 상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과, 상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과, 상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과, 상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고, 상기 제1의 제1 도전형 불순물 영역의 표면부에, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고, 또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로와, 독출시에, 비선택의 워드선에 네거티브 전압을 인가하는 수단과를 가진다.
또, 본 발명에서는, 스레시 홀드치 전압에 따르는 다치데이터의 분포중, 가장 낮은 전위영역에 분포되는 다치데이터 분포의 최소한 일부가 네거티브의 영역에 분포되어 있다.
본 발명에 의하면, 제2의 제1 도전형 불순물 영역이 제2의 제2 도전형 불순물 영역내에 형성되어 있으므로, 최소한 독출동작시에는, 기판전압제어회로에 의해 반도체 기판에 네거티브 전압을 인가해도, 제2의 제1 도전형 불순물 영역이 동시에 네거티브로 바이어스 되어 버리는 일이 없어, 동작속도의 저하나 소비전류의 증대 등의 불이익이 생기는 일이 없다.
즉, 독출시에 설정되는 워드선 전압중 최소한 하나를 네거티브 전압으로 설정할 수 있어, 메모리 셀 트랜지스터의 스레시 홀드치 전압 분포 폭, 및 데이터와 데이터의 간격을 넓게 설정하는 것이 가능하게 된다.
그 결과, 기입제어가 용이하게 되어, 디스터브/리텐션 특성을 개선할 수 있다.
또, 본 발명에 의하면, NAND구조의 메모리 어레이를 가지는 불휘발성 반도체 기억장치에서는, 독출시에 설정되는 워드선 전압중 최소한 하나가 네거티브 전압으로 설정되고, 또 NOR구조의 메모리 어레이를 가지는 불휘발성 반도체 기억장치에서는, 독출시에 설정되는 워드선 전압중 비선택의 워드선 전압이 네거티브 전압으로 설정된다.
이로써, 메모리 셀 트랜지스터의 스레시 홀드치 전압 분포 폭, 및 데이테와 데이터의 간격을 넓게 설정하는 것이 가능하게 된다.
그 결과, 기입제어가 용이하게 되어, 디스터브/리텐션 특성을 개선할 수 있다.
도 1은, 본 발명에 관한 불휘발성 반도체 기억장치의 디바이스구조의 일실시 형태를 나타낸 간략단면도이다.
이 불휘발성 반도체 기억장치(10)는, 셀어레이영역 CA 및 주변회로영역 PC로 나누어진 p형(제1 도전형) 반도체 기판(11)과, 셀어레이영역 CA의 반도체 기판의 표면부분에 형성된 p형 불순물 영역(p웰)(12)과, p웰(12)을 에워싸도록 형성된 n형(제2 도전형) 불순물 영역(n웰)(13)과, 주변회로영역 PC의 반도체 기판(11)의 표면부분에 형성된 p웰(14)과, p웰(14)을 에워싸도록 형성된 n웰(15)과, 주변회로영역 PC의 반도체 기판(11)의 표면부분의 n웰(13), p웰(14)의 형성영역을 제외하는 영역에 형성된 n웰(16)을 가지고 있다.
셀어레이영역 CA의 p웰(12)의 표면부분에는, n형의 소스영역 및 드레인 영역과, p웰(12)상에 게이트절연막을 통해 형성된 플로팅게이트 FG와 플로팅게이트 FG상에 층간 절연막을 통해 형성된 컨트롤 게이트 CG로 구성된 메모리 셀 트랜지스터 MT가 배설되어 있다.
주변회로영역 PC의 반도체 기판(11)의 표면부분에는, n형의 소스영역 및 드레인 영역과 반도체 기판(11)상에 게이트절연막을 통해 형성된 게이트전극으로 구성된 고내압의 NMOS트랜지스터(17)가 배설되어 있다.
또, p웰(14)의 표면부에는, n형 소스영역 및 드레인 영역과, p웰(14)상에 게이트절연막을 통해 형성된 게이트전극 GT로 구성된 NMOS트랜지스터(18)가 배설되어 있다.
또한, n웰(16)의 표면부에는, p형의 소스영역 및 드레인 영역과, n웰(16)상에 게이트절연막을 통해 형성된 게이트전극 GT로 구성된 PMOS트랜지스터(19)가 배설되어 있다.
도 1에 나타낸 p형 불순물 영역(p웰)(12)과, 그것을 에워싸는 n형 불순물 영역(n웰)(13)과, p형 불순물 영역(p웰)(14)과, 그것을 에워싸는 n형 불순물 영역(n웰)(15)과는 동일한 형성공정으로 만드는 것도 가능하다.
또, n형 불순물 영역(n웰)(16)과 n형 불순물 영역(13), n형 불순물 영역(15)도 동일한 형성공정으로 만드는 것도 가능하다.
그리고, 구체적인 형성공정에 대해서는, 일반 방법과 동일하므로 여기에서는 생략한다.
이와 같은 디바이스구조를 가지는 불휘발성 반도체 기억장치(10)에서는, 최소한 독출동작시에는, 후술하는 기판전압제어회로에 의해 p형 반도체 기판(11)에 네거티브 전압이 인가된다.
이 때, p웰(14)이 n웰(15)내에 형성되어 있으므로, p웰(14)이 동시에 네거티브로 바이어스 되어 버리는 일이 없어, 동작속도의 저하나 소비전류의 증대 등의 불이익이 생기는 것이 억제되고 있다.
다음에, 도 1에 나타낸 디바이스구조를 가지는 불휘발성 반도체 기억장치(10)의 구체적인 회로구성 및 기능에 대하여 순서에 따라 설명한다.
도 2는, 도 1의 불휘발성 반도체 기억장치(10)가 적용되는 플래시 메모리의 시스템구성도이다.
이 시스템에 있어서는, 도 1의 셀어레이영역 CA의 p웰(12)에 메모리 셀 어레이 MA가 형성되고, 주변회로영역 PC에 로회로 RC 및 칼럼회로 CC가 형성되어 있다.
메모리 셀 어레이 MA는, n개의 워드선 WL과 m개의 비트선 BL로 결선(結線)된, n×m개의 셀(도시하지 않음)을 가지고, 메모리스트링에 대응한 워드선마다의 k블록 BL1∼BLk를 가지고 있다.
각 워드선 WL 및 비트선 BL은, 셀에의 데이터 기입/독출/소거를 제어하는 로서킷(row circuit) RC 및 칼럼서킷 CC에 접속되어, 원하는 어드레스의 셀에의 액세스가 제어된다.
또, 본 플래시 메모리는, 셀어레이영역 CA의 p웰(12)의 전압을 제어하는 웰전압제어회로(20)와, p형 반도체 기판(11)의 전압을 제어하고, 고내압 NMOS트랜지스터(17)의 기판전압을 제어하기 위한 기판전압제어회로(21)를 가지고 있다.
본 플래시 메모리에서는, 도 1에 나타낸 고내압 NMOS트랜지스터(17)는, 예를 들면 워드선 구동회로 WDRV에 사용되고, NMOS트랜지스터(18)나 PMOS트랜지스터(19)는, 로회로 RC나 칼럼회로 CC 등에 사용된다.
도 3은, 본 발명에 관한 플래시 메모리의 메모리 셀 어레이 및 워드선 구동회로의 요부의 일예를 나타낸 회로도이다.
도 3에 있어서, 메모리 셀 어레이 MA는, 2열의 NAND형 메모리스트링 MSTR1, MSTR2로 구성되어 있다.
메모리스트링 MSTR1은, 예를 들면 플로팅게이트에서의 전하의 축적, 방출에 의해 데이터의 기입·소거가 가능한 n형의 메모리 셀 트랜지스터 MT10∼MT17이 직렬로 접속되고, 각 메모리 셀 트랜지스터 MT10∼MT17의 컨트롤 게이트 CG가 각각 워드선 WL10∼WL17에 접속되어 있다.
메모리 셀 트랜지스터 MT10의 드레인은 게이트전극이 선택신호 공급선 DSG1에 접속된 NMOS트랜지스터로 이루어지는 선택게이트 DST10을 통해 비트선 BL0에 접속되고, 메모리 셀 트랜지스터 MT17의 소스는 게이트전극이 선택신호 공급선 SSG1에 접속된 NMOS트랜지스터로 이루어지는 선택게이트 SST10을 통해 공통소스선 SRL에 접속되어 있다.
메모리스트링 MSTR2는, 예를 들면 플로팅게이트에서의 전하의 축적, 방출에 의해 데이터의 기입·소거가 가능한 n형의 메모리 셀 트랜지스터 MT20∼MT27이 직렬로 접속되고, 각 메모리 셀 트랜지스터 MT20∼MT27의 컨트롤 게이트 CG가 각각 메모리스트링 MSTR1과 동일하게 워드선 WL10∼WL17에 접속되어 있다.
메모리 셀 트랜지스터 MT20의 드레인은 게이트전극이 선택신호 공급선 DSG1 에 접속된 NMOS트랜지스터로 이루어지는 선택게이트 DST20을 통해 비트선 BL1에 접속되고, 메모리 셀 트랜지스터 MT2의 소소는 게이트전극이 선택신호 공급선 SSG1에 접속된 NMOS트랜지스터로 이루어지는 선택게이트 SST20을 통해 공통소스선 SRL에 접속되어 있다.
그리고, 메모리스트링 MSTR1, MSTR2의 각 메모리 셀 트랜지스터 MT10∼MT17, MT20∼MT27, 선택게이트 DST10, DST20, SST10, SST20은 p웰(12)내에 형성되어 있고, 이 p웰(12)이 웰전압제어회로(20)에 접속되어 있다.
또, 선택게이트 DST10, DST20, SST10, SST20을 구성하는 NMOS트랜지스터의 스레시 홀드치 전압은, 예를 들면 1V 정도로 설정된다.
또, 각 메모리 셀 트랜지스터 MT10∼MT17, MT20∼MT27에는, n비트의 다치데이터, 예를 들면 2비트로 이루어지고 4치로 되는 다치데이터가 격납된다.
워드선 구동회로 WDRV는, 각 선택신호 공급선 DSG1, SSG1, 워드선 WL0∼WL7에 대응하여 배설된 고내압 NMOS트랜지스터 (17-0∼17-9)에 의해 구성되어 있다.
선택신호공급선 DSG1이 NMOS트랜지스터(17-0)를 통해 구동전압 VDSG의 공급라인에 접속되고, 선택신호 공급선 SSG1이 NMOS트랜지스터(17-9)를 통해 구동전압 VSSG의 공급라인에 접속되어 있다.
워드선 WL0이 NMOS트랜지스터(17-1)를 통해 구동전압 VCG0의 공급라인에 접속되고, 워드선 WL1이 NMOS트랜지스터(17-2)를 통해 구동전압 VCG1의 공급라인에 접속되고, 워드선 WL2가 NMOS트랜지스터(17-3)를 통해 구동전압 VCG2의 공급라인에 접속되고, 워드선 WL3이 NMOS트랜지스터(17-4)를 통애 구동전압 VCG3의 공급라인에 접속되고, 워드선 WL4가 NMOS트랜지스터(17-5)를 통해 구동전압 VCG4의 공급라인에 접속되고, 워드선 WL5가 NMOS트랜지스터(17-6)를 통해 구동전압 VCG5의 공급라인에 접속되고, 워드선 WL6이 NMOS트랜지스터(17-7)를 통해 구동전압 VCG6의 공급라인에 접속되고, 워드선 WL7이 NMOS트랜지스터(17-8)를 통해 구동전압 VCG7의 공급라인에 접속되어 있다.
그리고, 고내압 NMOS트랜지스터(17-0∼17-9)의 기판, 즉, p형 반도체 기판(11)이 기판전압제어회로(21)의 제어신호 S21의 출력라인에 접속되고, 각 게이트전극은 로회로 RC의 구동신호 SRC의 출력라인에 공통으로 접속되어 있다.
NAND스트링의 경우, 독출동작시에 기판전압제어회로(21)에 의해 p형 반도체 기판(11)에 네거티브 전압, 예를 들면 -1V가 인가되고, 소거 및 기입동작시에는 0V가 인가된다.
도 4는 본 발명에 관한 NAND형 플래시 메모리에 있어서, 1개의 메모리 트랜지스터(2)에 2비트로 이루어지고, 4치를 취하는 데이터를 기록하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터내용과의 관계를 나타낸 도면이다.
도 4에 있어서, 세로축은 메모리 트랜지스터의 스레시 홀드치 전압 Vth를, 가로축은 메모리 트랜지스터의 스레시 홀드치 분포빈도를 각각 표시하고 있다.
또, 1개의 메모리 트랜지스터에 기록하는 데이터를 구성하는 2비트 데이터의 내용은, 〔D2, D1〕로 표시되고, 〔D2, D1〕=〔1, 1〕,〔1, 0〕,〔0, 1〕〔0, 0〕의 4상태가 존재한다. 즉, 데이터 「0」, 데이터「1」, 데이터「2」, 데이터「3」의 4상태가 존재한다.
그리고, 스레시 홀드치 전압 Vth의 분포(다치데이터의 분포)는 4치의 경우, 도 4에 나타낸 바와 같이, 포지티브측에 2개, 네거티브측에 2개로 되어 있다. 다만, 분포 「10」은 0V를 사이에 두고 포지티브측으로부터 네거티브측에 걸친 상태로 하는 것도 가능하다(일부가 네거티브측에 존재함).
다음에, 상기 구성에 의한 소거, 기입, 독출동작에 대하여, 도 4, 도 5 및 도 6에 관련시켜 설명한다. 그리고, 기입 및 독출동작은 도 3에 있어서의 메모리 셀 트랜지스터 MT10에 대하여 행하는 경우를 예로 설명한다.
도 5는 본 발명에 관한 NAND형 플래시 메모리에 있어서, 독출, 기입, 소거동작시의 요부의 바이어스조건을 나타낸 도면, 도 6은 독출동작시의 선택된 메모리 셀 트랜지스터의 상태와 데이터와의 관계를 나타낸 도면이다.
먼저, 소거동작에 대하여 설명한다.
소거동작시에는, 도 5에 나타낸 바와 같이, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SSG1, 비트선 BL0, BL1, 소스선 SRL이 오픈상태로 유지되고, 워드선 WL0∼WL7의 구동전압 VCG0∼VCG7이 0V로 설정된다.
그리고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 20V의 고전압이 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 0V가 인가된다.
이로써, 메모리 셀 트랜지스터 MT10∼MT17, MT20∼MT27이 일괄하여 소거된다.
다음에, 메모리 셀 트랜지스터 MT10에 대한 기입동작을 설명한다.
이 경우, 기입대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 0V로 설정되고, 기입을 금지해야 할 메모리스트링 MSTR2가 접속된 비트선 BL1이 3V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1의 구동전압 VDSG가 3V, 선택신호 공급선 SSG1의 구동전압 VSSG가 0V로 설정된다. 이로써, 비트선측의 선택게이트 DST10이 도통상태로 유지되고, 소스선측의 선택게이트 SST10, SST20이 비도통상태로 유지된다. 또, 선택게이트 DST20은 컷오프상태로 된다.
그리고, 기입대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이 20V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VCG7이 중간인 10V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 0V가 인가된다.
이로써, 메모리 셀 트랜지스터 MT10에만 원하는 데이터가 기입되고, 다른 메모리 셀 트랜지스터 MT11∼MT17, MT20∼MT27에의 기입은 행해지지 않는다.
다음에, 메모리 셀 트랜지스터 MT10에 격납된 데이터의 독출동작에 대하여 설명한다. 그리고, 독출동작은, 기록데이터가 4치를 대상으로 하고 있으므로, 제1(1st), 제2(2nd), 및 제3(3rd)의 3회, 순서대로 행해지는 경우를 예로 설명한다.
첫 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 4에 나타낸 바와 같이, 네거티브의 분포에 대응하여 -1V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VCG7이 5V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 6에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「11」이라고 판단된다. 한편, 오프상태의 경우에는, 두 번째의 독출동작에서 판단된다.
두 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 4에 나타낸 바와 같이, 중간 분포에 대응하여 0V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VC7이 5V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 6에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「10」이라고 판단된다. 한편, 오프상태의 경우에는, 세 번째의 독출동작에서 판단된다.
세 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 4에 나타낸 바와 같이, 포지티브측 분포에 대응하여 1V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VC7이 5V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 6에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「01」이라고 판단된다. 한편, 오프상태의 경우에는, 독출데이터는 「00」이라고 판단된다.
이와 같이, NAND형 스트링에서는, 메모리 셀 트랜지스터의 스레시 홀드치 전압 Vth의 검사를, 워드선에 네거티브의 전압을 인가한 독출동작에 의해 행하는 것이 가능하다. 그래서, 도 6에 나타난 바와 같은 네거티브의 Vth상태에 대응하는 데이터의 독출이 가능하다.
또, 소거시의 메모리 셀 트랜지스터의 스레시 홀드치 전압 Vth의 검사를, 워드선에 네거티브의 전압을 인가한 소거베리파이(verify)동작에 의해 행하는 것이 가능하고, 소거베리파이동작에 의해, 충분한 소거가 행해지지 않는다고 판단되는 경우, 추가소거를 행함으로써, 소거 불충분 때문의 스트링 오동작을 방지하는 것이 가능하게 된다.
이상의 설명에서는, 메모리스트링이 NAND형 스트링의 경우를 예로 설명했지만, 다음에 메모리스트링이 도 7에 나타낸 바와 같은 NOR형 스트링의 경우의 동작에 대하여, 도 8, 도 9 및 도 10에 관련시켜 설명한다.
그리고, 도 7에 나타낸 NOR형 스트링은, 이른바 AND형 구조를 가진다.
다만, 설명의 간단화를 위해, 각부 부호는, 도 3과 동일한 부호를 사용하고 있다.
도 8은, 본 발명에 관한 NOR형 플래시 메모리에 있어서, 1개의 메모리 트랜지스터에 2비트로 이루어지고, 4치를 취하는 데이터를 기록하는 경우의, 스레시 홀드치 전압 Vth레벨과 데이터 내용과의 관계를 나타낸 도면이다.
도8에 있어서, 세로축은 메모리 트랜지스터의 스레시 홀드치 전압 Vth를, 가로축은 메모리 트랜지스터의 스레시 홀드치 분포빈도를 각각 표시하고 있다.
또, 1개의 메모리 트랜지스터에 기록하는 데이터를 구성하는 2비트 데이터의 내용은, 〔D2, D1〕로 표시되고, 〔D2, D1〕=〔1, 1〕,〔1, 0〕,〔0, 1〕〔0, 0〕의 4상태가 존재한다. 즉, 데이터 「0」, 데이터「1」, 데이터「2」, 데이터「3」의 4상태가 존재한다.
그리고, 스레시 홀드치 전압 Vth의 분포(다치데이터의 분포)는 4치의 경우, 도 8에 나타낸 바와 같이, 포지티브측에 3개, 네거티브측에 1개로 되어 있다. 그리고, 비선택의 워드선전압으로서 네거티브 전압이 부여된다.
또, 도 9는 본 발명에 관한 NOR형 플래시 메모리에 있어서, 독출, 기입, 소거동작시의 요부의 바이어스조건을 나타낸 도면, 도 10은 독출동작시의 선택된 메모리 셀 트랜지스터의 상태와 데이터와의 관계를 나타낸 도면이다.
먼저, 소거동작에 대하여 설명한다. 소거는 전술한 NAND형의 경우와 동일하게 행해진다.
즉, 소거동작시에는, 도 9에 나타낸 바와 같이, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SSG1, 비트선 BL0, BL1이 오픈상태, 소스선 SRL과 p웰(12)이 -5V로 유지되고, 워드선 WL0∼WL7의 구동전압 VCG0∼VCG7이 0V로 설정된다.
그리고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 0V가 인가된다.
이로써, 메모리 셀 트랜지스터 MT10∼MT17, MT20∼MT27이 일괄하여 소거된다.
다음에, 메모리 셀 트랜지스터 MT10에 대한 기입동작을 설명한다. 기입도 전술한 NAND형의 경우와 동일하게 행해진다.
즉, 기입대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 5V로 설정되고, 기입을 금지해야 할 메모리스트링 MSTR2가 접속된 비트선 BL1이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1의 구동전압 VDSG가 5V, 선택신호 공급선 SSG1의 구동전압 VSSG가 0V로 설정된다. 이로써, 비트선측의 선택게이트 DST10이 도통상태로 유지되고, 소스선측의 선택게이트 SST10, SST20이 비도통상태로 유지된다. 또, 선택게이트 DST20은 컷오프상태로 된다.
그리고, 기입대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이 -10V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VC7이 0V 정도로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -10V가 인가된다.
이로써, 메모리 셀 트랜지스터 MT10에만 원하는 데이터가 기입되고, 다른 메모리 셀 트랜지스터 MT11∼MT17, MT20∼MT27에의 기입은 행해지지 않는다.
다음에, 메모리 셀 트랜지스터 MT10에 격납된 데이터의 독출동작에 대하여 설명한다. 그리고, 독출동작은, 기록데이터가 4치를 대상으로 하고 있으므로, 제1(1st), 제2(2nd), 및 제3(3rd)의 3회, 순서대로 행해지는 경우를 예로 설명한다.
첫 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 8에 나타낸 바와 같이, 0V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VCG7이 네거티브의 전압인 -1V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 10에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「11」이라고 판단된다. 한편, 오프상태의 경우에는, 두 번째의 독출동작에서 판단된다.
두 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 8에 나타낸 바와 같이, 중간 분포에 대응하여 1V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VC7이 네거티브의 전압인 -1V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 10에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「10」이라고 판단된다. 한편, 오프상태의 경우에는, 세 번째의 독출동작에서 판단된다.
세 번째는, 독출대상인 메모리 셀 트랜지스터 MT10을 포함하는 메모리스트링 MSTR1이 접속된 비트선 BL0이 3V로 설정되고, 소스선 SRL이 0V로 설정된다.
또, 로회로 RC에 의해 워드선 구동회로 WDRV의 고내압 NMOS트랜지스터(17-0∼17-9)가 도통상태로 제어되고, 선택신호 공급선 DSG1, SST1의 구동전압 VDSG, VSSG가 5V로 설정된다. 이로써, 비트선측의 선택게이트 DST10, DST20, 소스선측의 선택게이트 SST10, SST20이 도통상태로 유지된다.
그리고, 독출대상인 메모리 셀 트랜지스터 MT10이 접속된 워드선 WL0의 구동전압 VCG0이, 도 8에 나타낸 바와 같이, 포지티브측 분포에 대응하여 2V로 설정되고, 다른 워드선 WL1∼WL7의 구동전압 VCG1∼VC7이 네거티브의 전압인 -1V로 설정되고, 웰전압제어회로(20)에 의해 p웰(12)에 대하여 0V가 인가되고, 기판전압제어회로(21)에 의해 p형 반도체 기판(11), 즉 고내압 NMOS트랜지스터(17-0∼17-9)의 기판에 -1V가 인가된다.
이로써, 도 10에 나타낸 바와 같이, 메모리 셀 트랜지스터 MT10이 온상태의 경우에는, 도시하지 않은 독출계 회로에 의해 독출데이터는「01」이라고 판단된다. 한편, 오프상태의 경우에는, 독출데이터는 「00」이라고 판단된다.
이와 같이, NOR형 스트링에서는, 비선택메모리셀의 컨트롤 게이트에 네거티브의 전압을 인가하므로, 통상의 NOR형 스트링에서는 오동작의 원인으로 되는 메모리셀의 Vth를 네거티브 전압으로 하는 동작이 가능하다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 셀어레이영역 CA 밑 주변회로영역 PC로 나누어진 p형(제1 도전형) 반도체 기판(11)과, 셀어레이영역 CA의 반도체 기판의 표면부분에 형성된 p형 불순물 영역(p웰)(12)과, p웰(12)을 에워싸도록 형성된 n형(제2 도전형) 불순물 영역(n웰)(13)과, 주변회로영역 PC의 반도체 기판(11)의 표면부분에 형성된 p웰(14)과, p웰(14)을 에워싸도록 형성된 n웰(15)과, 주변회로영역 PC의 반도체 기판(11)의 표면부분의 n웰(13), p웰(14)의 형성영역을 제외하는 영역에 형성된 n웰(16)을 가지고, 셀어레이영역 CA의 p웰(12)의 표면부분에는, 메모리셀 MT가 배설되고, 주변회로영역 PC의 반도체 기판(11)의 표면부분에는, 고내압의 NMOS트랜지스터(17)가 배설되고, p웰(14)의 표면부에는, NMOS트랜지스터(18)가 배설되고, n웰(16)의 표면부에는, PMOS트랜지스터(19)가 배설되어 있으므로, 최소한 독출동작시에는, 기판전압제어회로(21)에 의해 p형 반도체 기판(11)에 네거티브 전압을 인가해도, p웰(14)이 동시에 네거티브로 바이어스 되어 버리는 일이 없어, 동작속도의 저하나 소비전류의 증대 등의 불이익이 생기는 일이 없다.
즉, 독출시에 설정되는 워드선 전압중 최소한 하나를 네거티브 전압으로 설정할 수 있어, 메모리 셀 트랜지스터의 스레시 홀드치 전압 분포 폭, 및 데이터와 데이터의 간격을 넓게 설정하는 것이 가능하게 된다.
그 결과, 기입제어가 용이하게 되어, 디스터브/ 리텐션 특성을 개선할 수 있다.
그리고, 전술한 실시형태에서는, 독출동작에 있어서, 스레시 홀드치 전압 분포의 네거티브측으로부터 선택워드선전압을 설정하는 경우를 예로 설명했지만, 이에 한정되지 않고, 예를 들면, 중간의 분포의 전압으로부터 설정하고, 또한 포지티브측인가 네거티브측인가를 판단하고 나서 소정의 전압으로 설정하도록 구성해도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 기판에 네거티브 전압을 인가해도 동작속도의 저하나 소비전류의 증대 등의 불이익이 생기는 일이 없다.
그리고, 워드선 전압중 최소한 하나를 네거티브 전압으로 설정할 수 있어, 메모리 셀 트랜지스터의 스레시 홀드치 전압 분포 폭, 및 데이터와 데이터의 간격을 넓게 설정하는 것이 가능하게 된다.
그 결과, 기입제어가 용이하게 되어, 디스터브/리텐션 특성을 개선할 수 있다.

Claims (13)

  1. 셀 어레이(cell array)영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과,
    상기 셀어레이영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과,
    상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과,
    상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과
    를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계(電界)효과트랜지스터를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1의 제1 도전형 불순물 영역의 표면부에는, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 트랜지스터가 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제2항에 있어서, 상기 제1의 제1 도전형 불순물 영역의 표면부에는, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 트랜지스터가 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제2항에 있어서, 상기 주변회로영역의 제2의 제1 도전형 불순물 영역의 표면부에는, 제2 도전형 소스영역 및 드레인 영역과, 제2의 제1 도전형 불순물 영역상에 형성된 게이트전극과로 구성된 제2의 제2 도전형 전계효과트랜지스터가 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 셀 트랜지스터를 가지고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따라 데이터를 비트선에 출력하는 불휘발성 반도체 기억장치로서,
    셀어레이영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과,
    상기 셀어레이영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과,
    상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과,
    상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고,
    상기 비트선에 접속하기 위한 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 워드선에 접속하기 위해 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고,
    또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로
    를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 소거시에, 상기 셀어레이영역의 제1의 제1 도전형 불순물 영역의 전위를 고전위로 설정하고, 기입 및 독출시에는 기준전위로 설정하는 웰전압제어회로를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제6항에 있어서, 상기 셀어레이영역은 메모리 어레이가 NAND구조를 가지고, 스레시 홀드치 전압에 따르는 기억데이터의 분포중, 가장 낮은 전위영역에 분포되는 기억데이터 분포와, 다음으로 낮은 전위영역에 분포되는 기억데이터 분포의 최소한 일부가 네거티브의 영역에 분포되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제6항에 있어서, 상기 셀 어레이의 영역의 메모리셀 NOR구조를 가지고, 독출시에, 비선택의 워드선에 네거티브 전압을 인가하는 수단을 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 트랜지스터를 가지고, 상기 메모리 트랜지스터의 스레시 홀드치 전압에 따라 1개의 메모리 트랜지스터에 3치(値) 이상의 다치(多値)데이터를 기록하고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따르는 데이터를 비트선에 출력하는 NAND구조의 불휘발성 반도체 기억장치로서,
    셀어레이영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과,
    상기 셀어레이영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과,
    상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과,
    상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고,
    상기 제1의 제1 도전형 불순물 영역의 표면부에, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고,
    또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로를 가지고,
    독출시에 설정되는 워드선 전압중의 최소한 하나가 네거티브 전압인
    것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제10항에 있어서, 스레시 홀드치 전압에 따른 다치데이터의 분포중, 가장 낮은 전위영역에 분포되는 다치데이터 분포와, 다음으로 낮은 전위영역에 분포되는 다치데이터 분포의 최소한 일부가 네거티브의 영역에 분포되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 접속된 워드선 및 비트선에의 인가전압에 따라 전하축적부에 축적된 전하량이 변화하고, 그 변화에 따라 스레시 홀드치 전압이 변화하는 메모리 트랜지스터와를 가지고, 상기 메모리 셀 트랜지스터의 스레시 홀드치 전압에 따라 1개의 메모리 셀 트랜지스터에 3치 이상의 다치데이터를 기록하고, 독출시에는, 스레시 홀드치 전압에 따라 설정되는 워드선전압과 축적전하량에 따른 데이터를 접속된 비트선에 출력하는 NOR구조의 메모리 어레이를 가지는 불휘발성 반도체 기억장치로서,
    셀어레이영역 및 주변회로영역으로 나누어진 제1 도전형 반도체 기판과,
    상기 셀어레이영역의 반도체 기판의 표면부분에 형성된 제1의 제1 도전형 불순물 영역과,
    상기 제1의 제1 도전형 불순물 영역을 에워싸도록 형성된 제1의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 반도체 기판의 표면부분에 형성된 제2의 제1 도전형 불순물 영역과,
    상기 제2의 제1 도전형 불순물 영역을 에워싸도록 형성된 제2의 제2 도전형 불순물 영역과,
    상기 주변회로영역의 제1 도전형 반도체 기판의 표면부분에 형성된 제2 도전형 소스영역 및 드레인 영역과 반도체 기판상에 형성된 게이트전극과로 형성된 제1의 제2 도전형 전계효과트랜지스터와를 가지고,
    상기 제1의 제1 도전형 불순물 영역의 표면부에, 제2 도전형 소스영역 및 드레인 영역과, 당해 제1의 제1 도전형 불순물 영역상에 형성된 전하축적층과, 당해 전하축적층상에 형성된 컨트롤 게이트와로 이루어지는 최소한 하나의 상기 메모리 셀 트랜지스터가 형성되어 있고,
    또한, 최소한 독출동작시에, 상기 반도체 기판의 전위를 네거티브의 값으로 설정하는 기판전압제어회로와,
    독출시에, 비선택의 워드선에 네거티브 전압을 인가하는 수단과
    를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제12항에 있어서, 스레시 홀드치 전압에 따른 다치데이터의 분포중, 가장 낮은 전위영역에 분포되는 다치데이터 분포의 최소한 일부가 네거티브의 영역에 분포되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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