KR102311448B1

KR102311448B1 - 메모리 디바이스 전류 제한기

Info

Publication number: KR102311448B1
Application number: KR1020190174510A
Authority: KR
Inventors: 청-쳉 초우; 티엔-옌 왕
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2019-01-25
Filing date: 2019-12-24
Publication date: 2021-10-14
Also published as: US10991426B2; CN111489778B; KR20200093432A; US11437099B2; CN111489778A; US20210249075A1; US20200243135A1

Abstract

메모리 디바이스는 행 및 열로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 폐쇄 루프 바이어스 발생기는 열 선택 신호를 메모리 어레이에 출력하도록 구성된다. 전류 제한기는 폐쇄 루프 바이어스 발생기의 출력을 수신한다. 전류 제한기는 메모리 어레이의 복수의 열에 연결된다.

Description

메모리 디바이스 전류 제한기{MEMORY DEVICE CURRENT LIMITER}

관련 출원에 대한 상호 참조

본 출원은 2019년 1월 25일자로 출원된 미국 가특허 출원 62/796,864에 우선권을 주장하고, 그 개시는 그 전체가 참조에 의해 본원에 통합된다.

메모리 디바이스는 반도체 디바이스 및 시스템에 정보를 저장하는데 사용된다. 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM) 셀은 전기 저항의 변화에 따라 정보를 저장하는 비휘발성 메모리 셀이다. 일반적으로, RRAM 셀은 하부 전극, 저항성 스위칭 층 및 상부 전극이 순차적으로 적층될 수 있는 스토리지 노드를 포함한다. 저항성 스위칭 층의 저항은 인가된 전압에 따라 변한다. RRAM 셀은 전기 저항이 상이한 복수의 상태에 있을 수 있다. 각각의 상이한 상태는 디지털 정보를 나타낼 수 있다. 전극들 사이에 미리 결정된 전압 또는 전류를 인가함으로써 상태가 변경될 수 있다. 미리 결정된 동작이 수행되지 않는 한 상태는 유지된다.

본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 전류 제한기 및 저항성 메모리 셀의 어레이에 동작가능하게 연결된 바이어스 발생기를 포함하는 예시적인 메모리 디바이스를 일반적으로 예시하는 블록도이다.
도 2는 일부 실시예에 따른 저항성 메모리 셀의 어레이 및 예시적인 전류 제한기 회로에 연결된 예시적인 바이어스 발생기 회로를 예시하는 회로도이다.
도 3는 일부 실시예에 따른 또다른 예시적인 전류 제한기 회로에 연결된 또다른 예시적인 바이어스 발생기 회로를 예시하는 회로도이다.
도 4는 일부 실시예에 따른 또다른 예시적인 전류 제한기 회로에 연결된 또다른 예시적인 바이어스 발생기 회로를 예시하는 회로도이다.
도 5는 일부 실시예에 따른 저항성 메모리 셀의 어레이에 연결된 전류 제한기를 바이어싱하는 방법의 흐름도이다.

아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.

또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.

RRAM 메모리 디바이스는 일반적으로 RRAM 셀의 어레이를 포함할 수 있으며, 이들 각각은 RRAM 저항 소자 및 액세스 트랜지스터를 포함한다. RRAM 저항 소자는 저 저항 상태와 고 저항 상태 사이에서 스위칭가능한 저항 상태를 가진다. RRAM 디바이스는 일반적으로 BEOL(back-end-the-line) 금속화 스택 내에 배치된 전도성 전극들 사이에 배열된 고-k 유전체 재료 층을 포함한다. RRAM 디바이스에서의 저 저항 상태와 고 저항 상태 사이의 가역적(reversible) 스위칭은 고-k 유전체 재료 층을 통해 전도성 필라멘트를 선택적으로 형성함으로써 인에이블된다. RRAM 셀에 전압을 인가함으로써, 고-k 유전체 재료 층을 통해 전도성 필라멘트를 형성하고, 그에 따라 RRAM 디바이스를 고 저항 상태로부터 저 저항 상태로 스위칭하는 스위칭 이벤트가 발생고, 이는 "SET" 동작이라 한다. 반대로, 저 저항 상태로부터 고 저항 상태로의 스위칭 이벤트는 "RESET" 동작이라 한다. 저 저항 및 고 저항은 디지털 신호 "1" 또는 "0"을 나타내는데 유용하므로, 데이터 저장을 가능하게 한다.

각각의 RRAM 셀에서, RRAM 저항 소자는 비트 라인에 연결된 제 1 단자 및 액세스 트랜지스터에 연결된 제 2 단자를 가진다. 액세스 트랜지스터는 워드 라인에 연결된 게이트, 소스 라인에 연결된 소스, 및 RRAM 저항 소자의 제 2 단자에 연결된 드레인을 가진다. 워드 라인을 활성화함으로써, 액세스 트랜지스터가 턴 온되어, 소스 라인이 RRAM 저항 소자의 제 2 단자에 연결되게 한다.

RRAM 형성 및 SET 동작과 같은 RRAM 동작 동안, 고정된 전류 레벨이 바람직하다. 이러한 RRAM 형성 및 SET 동작을 위해 전류 제한기 회로가 채용될 수 있다. 전류 제한기는 고정 순응 전류 레벨에 의해 RRAM 셀 필라멘트 크기를 고정할 수 있다. 양호한 전류 제한 성능을 보장하기 위해, 단일 트랜지스터 전류 제한기와 비교하여, 전류 제한기의 저항(Rout)을 증가시키기 위해 캐스코드 트랜지스터 구조가 종종 채택된다. 그러나, 이러한 구조는 동작 동안 전압 오버헤드를 증가시킬 수 있으며, 특히 차지 펌프 모드에서 기입(write) 전력에 부담을 줄 수 있다. 이러한 구조는 또한 RRAM 메모리 어레이의 각각의 열에 대한 전류 제한기 회로부에 필요한 IC 칩 면적 오버헤드를 증가시킬 수 있다.

일부 종래의 전류 제한기는 고정 게이트 바이어스 전압이 전류 제한기의 상부 장치에 인가된 캐스코드 또는 적층형 트랜지스터 구조를 사용한다. 전류 제한기의 Rout을 증가시키기 위해 하단 트랜지스터는 일반적으로 포화 영역에서 동작한다. 총 동작 전압 오버헤드는 하단 트랜지스터의 포화 전압 + 상단 디바이스의 드레인 소스 전압(VDS)이 될 것이다. 또한, 캐스코드 전류 제한기의 총 동작 전압 및 연관 전압 오버헤드가 변할 수 있다. 이러한 변화는 상단 트랜지스터에 고정 게이트 바이어스를 사용할 때 상단 트랜지스터에서 IC 설계의 프로세스 코너 내에서 제조 변동성으로 인한 트랜지스터 성능의 차이 또는 온도 변동이 하단 트랜지스터의 VDS에 영향을 줄 수 있기 때문에 발생할 수 있다.

도 1은 일부 실시예에 따른 저항성 메모리 셀(200) 및 전류 제한기(300)의 어레이에 동작가능하게 연결된 폐쇄 루프 바이어스 발생기(400)를 포함하는 예시적인 메모리 디바이스(100)의 양상을 일반적으로 예시하는 블록도이다. 어레이(200)의 각각의 RRAM 셀은 비트 라인에 연결된 제 1 단자 및 액세스 트랜지스터에 연결된 제 2 단자를 가진다. 액세스 트랜지스터는 워드 라인에 연결된 게이트, 소스 라인에 연결된 소스 및 RRAM 저항 소자의 제 2 단자에 연결된 드레인을 가진다.

어레이(200)의 메모리 셀은 예를 들어 컴퓨터의 프로세서로부터 수신된 메모리 어드레스를 통해 판독(read) 및 기입 동작을 위해 식별된다. 메모리 어드레스는 어레이(200)의 특정 행 및 열을 각각 식별하는 행 및 열 어드레스로 디코딩된다. 행 어드레스에 기초하여, 선택된 워드 라인이 활성화되고 대응하는 액세스 트랜지스터가 턴 온되어 소스 라인이 RRAM 저항 소자의 제 2 단자에 연결되게 한다. 열 어드레스는 열 어드레스에 응답하여 어레이(200)의 특정 열을 선택하도록 구성되는 열 멀티플렉서(MUX)(202)에 의해 수신된다.

도시된 실시예에서, 전류 제한기(300)는 예를 들어 SET 동작 동안 RRAM 저항 소자에 인가되는 전류를 제한하기 위해 어레이(200)에 동작가능하게 연결된다. 이하 더 논의되는 바와 같이, MUX(202)의 예시는 전류 제한기(300)를 또한 형성하는 컴포넌트들을 포함한다. 다르게 말하면, MUX(202)의 일부 요소는 MUX(202)와 전류 제한기(300) 사이에서 "공유"될 수 있다.

바이어스 발생기(400)는 전류 제한기(300)에 인가된 바이어스 전압을 제공하기 위해 전류 제한기(300)에 동작가능하게 연결된다. 또한, 이하 더 설명되는 바와 같이, 바이어스 발생기의 예시는 전류 제한기(300)에 대한 소망의 바이어스 전압을 유지하기 위해 피드백 루프를 포함한다.

도 2는 일부 실시예에 따른 저항성 메모리 셀 어레이(200) 및 예시적인 전류 제한기 회로(300)에 연결된 바이어스 발생기 회로(400)를 포함하는 메모리 디바이스(100)의 예를 예시하는 회로도이다.

예시된 저항성 메모리 셀 어레이(200)는 복수의 저항성 메모리(예를 들어, RRAM) 셀을 포함한다. 간략화를 위해, 단지 4개의 RRAM 메모리 셀(210a-d)만 도 2에 도시되고(총괄적으로 셀(210)로서 지칭됨); 전형적인 저항성 메모리 어레이는 더 많은 RRAM 메모리 셀을 포함할 것이다. RRAM 셀(210)은 저항성 메모리 셀 어레이(200) 내에 행 및/또는 열로 배열된다. 저항성 메모리 셀 어레이(200)의 행 내의 RRAM 셀(210)은 워드 라인에 동작가능하게 연결된다, 예를 들어 RRAM 셀(210a)은 WL[0]에 동작가능하게 연결된다. 저항성 메모리 셀 어레이(200)의 열 내의 RRAM 셀(210)은 비트 라인(BL) 및 소스 라인(SL)에 동작가능하게 연결된다. 개별 RRAM 셀(210)은 워드 라인, 예를 들어 WL[n] 및 각각의 열의 비트 라인/소스 라인 쌍, 예를 들어 ysel[m]에 의해 정의된 어드레스와 각각 연관된다. 도시된 실시예에서, 저항성 메모리 셀 어레이(200)는 n+1 행(WL[0] 내지 WL[n]) 및 m+1 열(ysel[0] 내지 ysel[m])을 포함하며, 여기서 n 및 m은 0보다 큰 정수이다.

RRAM 셀(210) 각각은 저항성 메모리 소자(212) 및 액세스 트랜지스터(214)를 포함한다. 저항성 메모리 소자(212)는 저 저항 상태와 고 저항 상태 사이에서 스위칭가능한 저항 상태를 가진다. 저항 상태는 저항성 메모리 소자(212) 내에 저장된 데이터 값(예를 들어, "1" 또는 "0")을 나타낸다. 저항성 메모리 소자(212)는 비트 라인(BL)에 연결된 제 1 단자 및 액세스 트랜지스터(214)에 연결된 제 2 단자를 가진다. 액세스 트랜지스터(214)는 RRAM 셀(210)이 상주하는 행의 워드 라인, 예를 들어 WL[0]에 연결된 게이트, 소스 라인(SL)에 연결된 소스, 및 저항성 메모리 소자(212)의 제 2 단자에 연결된 드레인을 가진다.

저항성 메모리 셀 어레이(200)는 복수의 RRAM 셀(210)로부터 데이터를 판독하고 그리고/또는 복수의 RRAM 셀(210)로 데이터를 기입하도록 구성된다. 워드 라인 전압(V_WL)과 같은 워드 라인 신호는 수신된 워드 라인 어드레스에 기초하여 워드 라인(WL) 중 하나에 인가되고, 비트 라인/소스 라인 신호는 적절한 비트 라인(BL) 및 소스 라인(SL)에 인가된다. 워드 라인들(WL), 비트 라인들(BL) 및 소스 라인들(SL)에 신호들을 선택적으로 인가함으로써, 복수의 RRAM 셀(210) 중 선택된 RRAM 셀에 대해 형성, SET, RESET, READ 동작이 수행될 수 있다. 예를 들어, RRAM 셀(210a)에 대한 SET 데이터를 위해, 워드 라인(WL[0])에 워드 라인 전압(V_WL)이 인가되고, 열 m의 비트 라인(BL) 및 소스 라인(SL)에 BL/SL 전압(VBL/VSL)이 인가된다. 인가된 VBL/VSL은 미리 결정된 SET 전류가 저항성 메모리 소자(212)를 통해 흐르게 하여 필라멘트를 형성하고 저항성 메모리 소자(212)를 저 저항 상태로 변화시킴으로써, RRAM 셀(210a)에 논리 "1" 데이터를 저장한다.

일부 실시예에서, 저항성 메모리 셀 어레이(200)는 열 MUX(202)에 접속된다. 열 MUX(202)는 저항성 셀(200)의 어레이의 비트 라인(BL) 및 소스 라인(SL)에 동작가능하게 접속된 복수의 열 선택 트랜지스터(304)를 포함한다. 도 2에 도시된 간략화된 예에서, MUX(202)는 메모리 어레이(200)의 각각의 열에 대한 비트 라인 선택 트랜지스터(304a) 및 소스 라인 선택 트랜지스터(304b)를 포함한다.

열 디코더, 예를 들어 열 디코더(450)는 예를 들어 형성, SET, RESET, READ와 같은 동작이 발생될 열을 결정하고, 적절한 열의 열 선택 트랜지스터(304)의 게이트에 예를 들어, 열 선택 ysel[m]와 같은 신호를 전송한다. 일부 실시예들에서, 열 디코더(450)는 선택되지 않은 열에 대해 제로 전압 신호(예를 들어, 신호 없음)를 출력하여, 선택되지 않은 열의 소스 라인(SL) 및 비트 라인(BL)으로부터 전류 제한기 회로를 차단하는, 순수(purely) 논리 디바이스이고, 열 디코더(450)는 선택된 열, 예를 들어 선택된 열 ysel[m] = VY에 대해 Op Amp(402) 출력의 전압 신호(VY)를 출력한다.

일부 실시예에서, 전류 제한기 회로(300)는 상단 트랜지스터(M4) 및 하단 트랜지스터(M2)를 포함하는 트랜지스터 캐스코드를 포함한다. 도시된 예에서, 상단 트랜지스터(M4)는 저항성 메모리 셀 어레이(200)의 열의 소스 라인(SL)에 접속된 소스 라인 선택 트랜지스터(304b)이다. 전류 제한기(300)의 상단 디바이스를 형성하는 예시된 어레이의 트랜지스터(304b) 각각은 하단 전류 제한기 트랜지스터(M2)에 접속된다. 상단 트랜지스터(304b)는 열 디코더, 예를 들어 열 디코더(450)의 출력에 접속된 게이트를 더 포함한다. 하단 트랜지스터(M2)는 접지에 접속되고 바이어스 발생기(400)에 접속된 게이트를 가진다. 일부 실시예에서, 캐스코드의 상단 트랜지스터(M4) 및 하단 트랜지스터(M2)는 NMOS MOSFET 트랜지스터일 수 있다. 다른 실시예에서, 다른 트랜지스터 유형이 잘 사용될 수 있다.

따라서, 일부 예에서, 저항성 메모리 셀 어레이(200)의 열 MUX(202)에서 소스 라인(SL)에 접속된 열 선택 트랜지스터(304b)는 전류 제한기 회로(300)에서 상단 트랜지스터(M4)로서 사용될 수 있다. 일부 실시예에서, 도 2에 도시된 예와 같이, 전류 제한기 회로(300)의 하단 트랜지스터(M2)는 저항성 메모리 셀 어레이(200)의 열 MUX(202)의 열 선택 트랜지스터(M4) 각각에 접속된 글로벌 트랜지스터일 수 있다. 전류 제한기 회로(300)에 필요한 면적은 저항성 메모리 셀 어레이(200)에서 복수의 열 각가에 대응하는 복수의 하단 트랜지스터(M2)를 포함하는 것과 비교하여, 저항성 메모리 셀 어레이(200)의 열 각각의 캐스코드를 위한 하단 트랜지스터로서 글로벌 하단 트랜지스터(M2)를 사용함으로써 감소될 수 있다. 저항성 메모리 셀 어레이(200)의 열 각각에 대해 전류 제한기 회로(300)를 포함하는 것으로 인한 메모리 디바이스(100)를 사용하는 IC에서의 면적 오버헤드는 열 각각에 대해 전류 제한기 회로(300)에서 상단 트렌지스터(M4)로서 저항성 메모리 셀 어레이(200)의 열(MUX)(202)의 열 선택 트랜지스터(304)를 이용함으로써 더욱 감소된다.

일부 실시예에서, 바이어스 발생기 회로(400)는 연산 증폭기(Op Amp)(402), 트랜지스터(M3), 트랜지스터(M1), 노드(404), 및 미리 결정된 기준 전류(Iref)를 제공하기 위해 전압원(VDIO)에 접속된 전압 공급 단자를 포함한다. 트랜지스터(M3)는 전류 제한기 회로(300)의 하단 트랜지스터(M2) 및 트랜지스터(M1) 양측 모두의 게이트 및 전압원(VDIO)에 접속된 소스 단자를 가진다. 트랜지스터(M3)는 또한 Op Amp(402)의 출력에 접속된 게이트, 및 연산 증폭기(402)의 반전(inverting) 입력 단자 및 트랜지스터(M1)의 소스 단자에 접속된 드레인 단자를 가진다. 트랜지스터(M1)는 접지에 접속된 드레인 단자를 가진다. Op Amp(402)는 미리 결정된 클램핑 전압(Vpin)을 수신하도록 접속된 비반전(non-inverting) 입력 단자를 가진다. Op Amp(402)의 출력 단자는 신호 ysel[m]와 같이, 상단 트랜지스터를 포함하는 저항성 메모리 셀 어레이(200)의 열 각각의 상단 트랜지스터(M4)를 포함한, 저항성 메모리 셀 어레이(200)의 열 MUX(202)의 열 선택 트랜지스터(304)의 게이트로의 그 출력 전압(VY)의 라우팅을 위해 열 디코더(450)에 추가적으로 접속된다. 예를 들어, 열 디코더(450)에 의해 결정된 열(m)에 대해, 예를 들어 ysel[m]와 같이, 열(m)의 비트 라인(BL) 및 소스 라인(SL)에 접속된 열 선택 트랜지스터의 게이트에 인가된 전압은 Op Amp(402)의 출력 전압(VY)과 동등하다. 전류 제한기 회로(300)와 관련된 바이어스 발생기 회로(400)의 동작은 도 3과 관련하여 이하 논의된다.

도 3은 일부 실시예에 따라 도 2에 도시된 바와 같이 예시적인 전류 제한기 회로(300)에 연결된 예시적인 바이어스 발생기 회로(400)를 예시하는 회로도이다. 도시된 예에서, 바이어스 발생기 회로(400)는 도 2와 관련하여 상술된 바와 같이 모두 접속된, 회로, 트랜지스터(M3) 및 트랜지스터(M1)에 기준 전류(Iref)를 제공하는 전압원(VDIO), Op Amp(402) 및 트랜지스터(M3) 및 트랜지스터(M1)의 드레인-소스 접합부의 노드(404)를 포함한다. 전류 제한기 회로(300)는 도 2와 관련하여 상술된 바와 같이 접속된, 상단 트랜지스터(M4) 및 하단 트랜지스터(M2)를 포함하는, 캐스케이드 또는 적층형 배치를 포함한다.

도시된 예에서, Op Amp(402)는 바이어스 발생기 회로(400) 내에 폐쇄 루프 네거티브 피드백을 제공하여 노드(404)에서의 전압을 미리 결정된 전압(Vpin)으로 클램핑함으로써 트랜지스터(M1)의 드레인-소스 전압(VDS)도 전압(Vpin)에 클램핑한다. 도시된 예에서, 노드(404)에서의 전압은 트랜지스터(M3)의 게이트 전압(예를 들어 Op Amp(402)의 출력 전압(VY)) - 트랜지스터(M3)의 문턱 전압과 동등하다. 일부 실시예에서, Vpin은 1 볼트(V) 미만이고, 다른 실시예에서 Vpin은 600 밀리볼트(mV) 미만이고, 다른 실시예에서 Vpin은 200 mV 이하이고, 또 다른 실시예에서 Vpin은 100 mV 이하이다. 일부 실시예에서, 트랜지스터(M1) 및 하단 트랜지스터(M2)는 매칭되어 전류 미러를 형성한다. 즉, 채널 길이, 폭, 문턱 전압 등과 같은 트랜지스터(M1) 및 하단 트랜지스터(M2)의 특성은 매칭되고, 트랜지스터(M1)와 하단 트랜지스터(M2)의 게이트 전압은 트랜지스터(M1)의 VDS와 동일한 트랜지스터(M2)의 드레인-소스 전압(VDS)을 발생시키는 트랜지스터(M3)의 소스에 대한 트랜지스터(M1)와 하단 트랜지스터(M2)의 게이트 사이의 폐쇄 루프 접속에 의해 명확해지고, 하단 트랜지스터(M2)를 통해 흐르는 전류가 트랜지스터(M1)를 통해 흐르는 전류를 미러링하게 한다. 일부 실시예에서, Vpin은 특징적 MOSFET I-V 곡선의 포화 영역에서 하단 트랜지스터(M3)를 동작시키기 위해 하단 트랜지스터(M3)의 게이트에 전압 바이어스(VG)를 제공하도록 선택된다. 이와 같이, 하단 트랜지스터(M3)는 가변 저항기로서 작동하고 SET 동작 동안 소스 라인(SL)을 따라 흐르도록 허용되는 전류를 제한한다.

도시된 예에서, Op Amp(402)의 출력(VY), 예를 들어 이득은 소망의 미리 결정된 SET 전류와 동등한 기준 전류(Iref)를 발생시키는 게이트 전압을 트랜지스터(M3)에 인가하도록 선택된다. 일반적으로, SET 전류는 RRAM 셀(210)에 사용되는 저항성 메모리 소자(212)의 유형에 의해 결정된다. 일부 실시예에서, SET 전류는 100 마이크로암페어(㎂) 이상이다. 일부 실시예에서, SET 전류는 300 ㎂ 이상이다. 또다른 실시예에서, SET 전류는 450 ㎂ 이상이다.

일부 실시예에서, Op Amp(402)의 출력(VY)은, 노드(404)에서의 전압을 Vpin으로 클램프함으로써 트랜지스터(M1) 및 "미러링된" 하단 트랜지스터(M2)의 VDS를 Vpin과 동등하게 클램핑하기 위해 Op Amp(402)를 포함하는 네거티브 피드백 루프를 통해 변할 수 있다. Op Amp(402) 출력(VY)에서의 이러한 변화는 예를 들어 온도 변동으로 인한 트랜지스터 특성의 변화에 응답하여 발생할 수 있다.

일부 실시예에서, 전류 제한기 회로(300)에 대한 동작 전압은 상단 트랜지스터(M4)의 VDS + 클램핑 전압(Vpin)에 의해 정의된다. 일부 예들에서, 0.3 V의 동작 전압이 달성될 수 있다. 하단 트랜지스터(M2)의 VDS 및 게이트-소스 전압(VGS)은 폐쇄 루프 배열에 의해 고정될 수 있다. 미리 결정된 VDS 레벨은 더 낮은 동작 전압을 허용한다. 예를 들어, Op Amp(402)에 의해 제공되는 폐쇄 루프 네거티브 피드백이 없는 배열에서, 전류 제한기 회로(300)의 동작 전압은, 트랜지스터(M3) 및 상단 트랜지스터(M4)의 게이트가 전형적으로 Op Amp(402)의 출력 전압(VY)보다는 Vdd에 접속되기 때문에 전형적으로 0.6 V 이상이다. 즉, Op Amp(402)는, Iref가 미리 결정된 SET 전류로 흐르게 할 수 있도록 트랜지스터(M3) 및 상부 트랜지스터(M4)의 게이트에 충분한 전압을 제공하면서, 바이어스 발생기 회로(400)에서 트랜지스터(M1)의 VDS를 낮추고, 결과적으로 전류 제한기에서 하단 트랜지스터(M2)의 VDS를 낮추는 것을 가능하게 한다. 또한, 연산 증폭기(402)에 의해 제공되는 폐쇄 루프 네거티브 피드백은 프로세스 및 온도 변화를 보상하기 위해 트랜지스터(M1)의 게이트 전압을 적응적으로 조정할 수 있고, 하단 트랜지스터(M2)거 트랜지스터(M1)의 전류 미러이기 때문에 결과적으로 하단 트랜지스터(M2)의 게이트 전압(VG)을 적응 적으로 조정할 수 있고, 전류 제한기 회로(300)의 전압 오버헤드를 안정화시킨다.

일부 실시예에서, 바이어스 발생기 회로(400)는 메모리 디바이스(100)에 대해 글로벌적이다. 예를 들어, 메모리 디바이스(100)의 경우, 단일 바이어스 발생기 회로(400)가 저항성 메모리 셀 어레이(200)의 열 모두에 대한 VG 및 VY 바이어스 전압을 생성하는데 사용될 수 있다. 또한, 캐스코드 전류 제한기 회로(300)의 상단 트랜지스터(M4)는 저항성 메모리 셀 어레이(200)와 연관된 열(MUX)에 의해 제공되기 때문에, 메모리 디바이스(100)에 추가되는 메인 면적 오버헤드는 단지 단일 하단 트랜지스터(M2) 제한기 디바이스이다. 일부 실시예에서, 도 2에 도시된 바와 같이, 예를 들어 상단 트랜지스터(M4)와 같은 MUX의 열 선택 트랜지스터 각각에 접속된 단일 하단 트랜지스터(M2)보다는, 복수의 바닥 트랜지스터(M2)가 저항성 메모리 셀 어레이(200)의 각각의 열에 대해 하나씩 제공될 수 있다.

도 4는 일부 실시예에 따른 또다른 예시적인 전류 제한기 회로(300)에 연결된 또다른 예시적인 바이어스 발생기 회로(400)를 예시하는 회로도이다. 도 4에 도시된 바이어스 발생기 회로(400) 및 전류 제한기 회로(300)는 모두 도 3에 도시된 그들 대응물과 유사하지만, 차이는 트랜지스터(M1)로서 IO 트랜지스터(406)를 사용하고 하단 트랜지스터(M2)로서 IO 트랜지스터(306)를 사용한다는 것이다. 일부 실시예에서, 그러한 IO 트랜지스터는 저항성 메모리 셀 어레이(200)에 사용된 트랜지스터보다 상대적으로 더 두껍고 더 단단하다. 예를 들어, N-웰, P-웰, 소스 및 드레인 콘택, 채널 폭 및 길이, 폴리실리콘 게이트 및 게이트 콘택 등과 같은 그러한 IO 트랜지스터의 물리적 컴포넌트는 더 크고 더 높은 전압 및 전류에 대해 정격이다. 일부 실시예에서, IO 트랜지스터의 사용은 더 큰 전압 및 전류를 견딜 수 있는 그러한 더 큰 물리적 컴포넌트에 의해 전류 제한기 회로(300), 하단 트랜지스터(M2) 및 트랜지스터(M1)를 보호할 수 있다. 일부 실시예에서, IO 트랜지스터의 사용은 더 큰 게이트 임계 전압을 갖는 그들의 트랜지스터에 의해 트랜지스터(M1) 및 하단 트랜지스터(M2) 모두에서 높은 게이트 소스 전압(VGS)으로 인한 게이트 누설을 방지할 수 있다.

도 5는 일부 실시예에 따른 저항성 메모리 셀의 어레이에 연결된 전류 제한기를 바이어싱하기 위한 방법의 흐름도이다. 도시된 예에서, 어레이에서 행 및 열로 배열된 복수의 메모리 셀이 단계(502)에서 제공된다. 예를 들어, 도 2에 도시된 바와 같이 저항성 메모리 셀 어레이(200)의 RRAM 메모리 셀(210)이 제공된다. 또한 단계(502)에서, 복수의 비트 라인, 소스 라인 및 워드 라인이 제공되고, 메모리 셀의 각각의 열은 대응하는 비트 라인과 소스 라인 사이에 접속되고, 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속된다. 단계(504)에서, 예를 들어 도 2에 도시된 바와 같이 열 디코더(450)를 통해 라우팅된 Op Amp(402)의 출력 전압(VY)에 접속된 게이트와 같은 열 선택 신호를 수신하도록 구성된 게이트를 가지고 대응하는 소스 라인에 접속된, 열 선택 트랜지스터(M4)와 같은 복수의 열 선택 트랜지스터를 포함한 멀티플렉서가 제공된다.

도시된 예에서, 바이어스 신호는 단계(506)에서, MUX에서 열 선택 트랜지스터 각각에 연결된 전류 제한기 트랜지스터(M2)와 같은 전류 제한기의 게이트 단자에 출력된다. 예를 들어, 바이어스 신호(VG)는 예를 들어 열 선택 트랜지스터(M4)와 같은 상단 트랜지스터(M4)에 접속된 하단 트랜지스터(M2)의 게이트 단자에 출력된다. 단계(508)에서는, 예를 들어 열 디코더(450)에서 열 어드레스가 수신된다. 단계(510)에서는, ysel[m]과 같은 열 선택 신호가 단계(508)에서 수신된 열 어드레스에 응답하여 MUX 내의 열 선택 트랜지스터들 중 하나에 출력된다.

따라서, 본 명세서에 개시된 다양한 실시예는 RRAM 형성 및 SET 동작을 위해 예를 들어 500 mV 미만의 낮은 전압 동작 오버헤드로 전류 제한기를 제공하고, 종래의 전류 제한기와 비교하여 300 mV 이상 전압 오버헤드를 감소시킨다.

본 명세서에 개시된 다양한 실시예는 또한 전류 제한기 및 바이어스 발생기에 의해 사용되는 더 낮은 면적 오버헤드를 제공한다. 예를 들어, 바이어스 발생기 회로는 글로벌일 수 있고, 예를 들어 동일한 바이어스 발생기 회로가 메모리 어레이의 열 모두에 사용될 수 있고, 메모리 어레이의 멀티플렉서의 열 선택 트랜지스터가 전류 제한기 캐스코드의 상단 트랜지스터로서 사용될 수 있기 때문에, 전류 제한기극 구현하는 면적 오버헤드는 단일 트랜지스터, 예를 들어 하단 트랜지스터이고, 따라서 종래의 전류 제한기와 비교하여 면적 오버헤드를 감소시킨다.

본 명세서에 개시된 다양한 실시예는 캐스코드에서 하단 전류 제한 트랜지스터의 게이트에 인가된 바이어스 전압의 적응 조정을 추가로 제공하고, 따라서 전압 동작 오버헤드를 안정화시키기 위해 프로세스 및 온도 변화를 수용할 수 있다.

개시된 실시예는 행 및 열로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이를 갖는 메모리 디바이스를 포함한다. 폐쇄 루프 바이어스 발생기는 열 선택 신호를 메모리 어레이에 출력하도록 구성된다. 전류 제한기는 폐쇄 루프 바이어스 발생기의 출력을 수신하고, 전류 제한기는 메모리 어레이의 복수의 열에 연결된다.

추가로 개시된 실시예는 행 및 열로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이, 복수의 비트 라인, 복수의 소스 라인 및 복수의 워드 라인을 갖는 메모리 디바이스를 제공한다. 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속된다. 멀티플렉서(MUX)는 복수의 열에 접속된다. MUX는 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함한다. 제 1 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 가진다. 전류 제한기 트랜지스터는 제 1 트랜지스터 각각에 접속된다.

또 다른 실시예는 행 및 열로 배열된 복수의 메모리 셀, 복수의 비트 라인, 복수의 소스 라인 및 복수의 워드 라인이 제공되는 방법을 포함한다. 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속된다. 멀티플렉서(MUX)는 복수의 열에 접속되고, 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함한다. 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 가진다. 방법은 MUX의 제 1 트랜지스터 각각에 연결된 전류 제한기 트랜지스터의 게이트 단자에 미리 결정된 바이어스 신호를 출력하는 단계를 더 포함한다. 열 어드레스가 수신되고, 열 어드레스에 기초하여 열 선택 신호가 생성된다. 열 선택 신호는 수신된 열 어드레스에 기초하여 제 1 트랜지스터 중 하나에 출력된다.

본 개시는 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

일실시예에 있어서, 메모리 디바이스는 행 및 열로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이; 상기 메모리 어레이에 열 선택 신호를 출력하도록 구성된 폐쇄 루프 바이어스 발생기; 및 상기 폐쇄 루프 바이어스 발생기의 출력을 수신하도록 구성된 전류 제한기로서, 상기 메모리 어레이의 복수의 열에 연결된 상기 전류 제한기를 포함한다.

또다른 실시예에 있어서, 상기 전류 제한기는 제 1 및 제 2 접속된 NMOS 트랜지스터의 캐스코드를 포함한다.

또다른 실시예에 있어서, 상기 메모리 디바이스는 상기 메모리 어레이의 열에 접속된 열 멀티플렉서(MUX)로서, 열 선택 트랜지스터로서 동작하도록 구성된 제 1 NMOS 트랜지스터를 포함하는 상기 열 MUX를 더 포함한다.

또다른 실시예에 있어서, 상기 열 MUX는 복수의 열 선택 트랜지스터를 포함하고, 각각의 열은 상기 열 선택 트랜지스터 중 대응하는 하나에 접속되고, 상기 제 2 NMOS 트랜지스터는 열 선택 트랜지스터 각각에 연결된다.

또다른 실시예에 있어서, 상기 바이어스 발생기는 제 3 및 제 4 캐스코드 접속된 NMOS 트랜지스터, 및 피드백 신호를 수신하고 상기 열 MUX에 출력되는 열 선택 신호를 생성하도록 구성된 연산 증폭기를 포함한다.

또다른 실시예에 있어서, 상기 바이어스 발생기는, 상기 제 3 NMOS 트랜지스터의 소스 및 상기 제 4 NMOS 트랜지스터의 게이트에 접속된 전압 입력 단자를 더 포함하고, 상기 제 3 NMOS 트랜지스터의 드레인 및 상기 제 4 NMOS 트랜지스터의 소스는 상기 연산 증폭기의 반전 입력에 접속되고, 상기 연산 증폭기의 비반전 입력은 미리 결정된 클램핑 전압을 수신하도록 구성되고, 상기 연산 증폭기의 출력은 상기 제 3 NMOS 트랜지스터의 게이트에 접속된다.

또다른 실시예에 있어서, 상기 연산 증폭기의 출력은 상기 제 1 NMOS 트랜지스터의 게이트에 접속되고, 상기 제 3 NMOS 트랜지스터의 소스는 상기 제 2 NMOS 트랜지스터의 게이트에 접속된다.

또다른 실시예에 있어서, 상기 제 2 및 제 4 NMOS 트랜지스터는 IO 트랜지스터이다.

또다른 실시예에 있어서, 상기 클램핑 전압은 500 밀리볼트(mV) 미만이다.

또다른 실시예에 있어서, 상기 복수의 메모리 셀은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀이다.

일 실시예에 있어서, 메모리 디바이스는 행 및 열로 배열된 복수의 메모리 셀, 복수의 비트 라인, 복수의 소스 라인 및 복수의 워드 라인을 포함하는 메모리 어레이로서, 상기 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 상기 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속되는 것인, 상기 메모리 어레이; 상기 복수의 열에 접속된 멀티플렉서(MUX)로서, 상기 MUX는 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 갖는 것인, 상기 MUX; 및 상기 제 1 트랜지스터 각각에 접속된 전류 제한기 트랜지스터를 포함한다.

또다른 실시예에 있어서, 상기 메모리 디바이스는 미리 결정된 게이트 제어 전압 신호를 상기 전류 제한기 트랜지스터의 게이트 단자에 출력하고 상기 열 선택 신호를 상기 제 1 트랜지스터의 게이트 단자에 출력하도록 구성된 바이어스 발생기를 더 포함한다.

또다른 실시예에 있어서, 상기 바이어스 발생기는 미리 결정된 클램핑 전압을 수신하도록 구성된 연산 증폭기를 포함한다.

또다른 실시예에 있어서, 상기 바이어스 발생기는, 제 3 NMOS 트랜지스터의 소스 및 제 4 NMOS 트랜지스터의 게이트에 접속된 전압 공급 단자를 더 포함하고, 상기 제 3 NMOS 트랜지스터의 드레인 및 상기 제 4 NMOS 트랜지스터의 소스는 상기 연산 증폭기의 반전 입력에 접속되고, 상기 연산 증폭기의 비반전 입력은 미리 결정된 클램핑 전압에 접속된다.

또다른 실시예에 있어서, 상기 연산 증폭기의 출력은 상기 제 1 트랜지스터의 게이트에 접속되고, 상기 제 3 NMOS 트랜지스터의 소스는 상기 전류 제한기 트랜지스터의 게이트에 접속된다.

또다른 실시예에 있어서, 상기 전류 제한기 트랜지스터 및 상기 제 4 NMOS 트랜지스터는 IO 트랜지스터이다.

일실시예에 있어서, 방법은 행 및 열로 배열된 복수의 메모리 셀, 복수의 비트 라인, 복수의 소스 라인, 및 복수의 워드 라인을 제공하는 단계 - 상기 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 상기 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속됨 - ; 상기 복수의 열에 연결된 멀티플렉서(MUX)를 제공하는 단계 - 상기 멀티플렉서는 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 가짐 - ; 상기 MUX의 제 1 트랜지스터 각각에 연결된 전류 제한기 트랜지스터의 게이트 단자에 미리 결정된 바이어스 신호를 출력하는 단계; 열 어드레스를 수신하는 단계; 상기 열 어드레스에 기초하여 열 선택 신호를 생성하는 단계; 및 상기 수신된 열 어드레스에 기초하여 상기 열 선택 신호를 상기 제 1 트랜지스터 중 하나에 출력하는 단계를 포함한다.

또다른 실시예에 있어서, 상기 방법은 상기 미리 결정된 바이어스 신호 및 상기 열 선택 신호를 출력하도록 구성된 바이어스 발생기를 제공하는 단계를 더 포함하고, 상기 전류 제한기 트랜지스터의 게이트 단자에 상기 미리 결정된 바이어스 신호를 출력하는 단계는, 미러 트랜지스터로부터 피드백 신호를 수신하는 단계를 포함한다.

또다른 실시예에 있어서, 상기 방법은 상기 전류 제한기 트랜지스터의 드레인-소스 전압을 미리 결정된 클램핑 전압으로 클램핑하는 단계를 더 포함한다.

Claims

메모리 디바이스에 있어서,
행 및 열로 배열된 복수의 메모리 셀을 포함하는 메모리 어레이;
상기 메모리 어레이에 열 선택 신호를 출력하도록 구성된 폐쇄 루프 바이어스 발생기;
상기 폐쇄 루프 바이어스 발생기의 출력을 수신하도록 구성된 전류 제한기로서, 상기 메모리 어레이의 복수의 열에 연결된 상기 전류 제한기 - 상기 전류 제한기는 서로 접속된 제 1 및 제 2 NMOS 트랜지스터의 캐스코드를 포함함 - ; 및
상기 메모리 어레이의 열에 접속된 열 멀티플렉서(MUX)로서, 열 선택 트랜지스터로서 동작하도록 구성된 상기 제 1 NMOS 트랜지스터를 포함하는 상기 열 MUX
를 포함하고,
상기 폐쇄 루프 바이어스 발생기는 또한, 상기 전류 제한기의 제 2 NMOS 트랜지스터의 드레인-소스 전압을 클램핑하도록 구성되는 것인, 메모리 디바이스.
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제 1 항에 있어서,
상기 열 MUX는 복수의 열 선택 트랜지스터를 포함하고, 각각의 열은 상기 열 선택 트랜지스터 중 대응하는 하나에 접속되고, 상기 제 2 NMOS 트랜지스터는 열 선택 트랜지스터 각각에 연결되는 것인, 메모리 디바이스.
제 1 항에 있어서,
상기 바이어스 발생기는 서로 캐스코드 접속된 제 3 및 제 4 NMOS 트랜지스터, 및 피드백 신호를 수신하고 상기 열 MUX에 출력되는 열 선택 신호를 생성하도록 구성된 연산 증폭기를 포함하는 것인, 메모리 디바이스.
제 5 항에 있어서,
상기 바이어스 발생기는, 상기 제 3 NMOS 트랜지스터의 소스 및 상기 제 4 NMOS 트랜지스터의 게이트에 접속된 전압 입력 단자를 더 포함하고,
상기 제 3 NMOS 트랜지스터의 드레인 및 상기 제 4 NMOS 트랜지스터의 소스는 상기 연산 증폭기의 반전 입력에 접속되고,
상기 연산 증폭기의 비반전 입력은 미리 결정된 클램핑 전압을 수신하도록 구성되고,
상기 연산 증폭기의 출력은 상기 제 3 NMOS 트랜지스터의 게이트에 접속되는 것인, 메모리 디바이스.
제 6 항에 있어서,
상기 연산 증폭기의 출력은 상기 제 1 NMOS 트랜지스터의 게이트에 접속되고, 상기 제 3 NMOS 트랜지스터의 소스는 상기 제 2 NMOS 트랜지스터의 게이트에 접속되는 것인, 메모리 디바이스.
제 5 항에 있어서,
상기 제 2 및 제 4 NMOS 트랜지스터는 IO 트랜지스터인 것인, 메모리 디바이스.
메모리 디바이스에 있어서,
행 및 열로 배열된 복수의 메모리 셀, 복수의 비트 라인, 복수의 소스 라인 및 복수의 워드 라인을 포함하는 메모리 어레이로서, 상기 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 상기 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속되는 것인, 상기 메모리 어레이;
상기 복수의 열에 접속된 멀티플렉서(MUX)로서, 상기 MUX는 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 갖는 것인, 상기 MUX; 및
상기 제 1 트랜지스터 각각에 접속된 전류 제한기 트랜지스터
를 포함하고,
상기 전류 제한기 트랜지스터의 드레인-소스 전압은 미리 결정된 클램핑 전압으로 클램핑되는 것인, 메모리 디바이스.
방법에 있어서,
행 및 열로 배열된 복수의 메모리 셀, 복수의 비트 라인, 복수의 소스 라인, 및 복수의 워드 라인을 제공하는 단계 - 상기 메모리 셀의 각각의 열은 대응하는 비트 라인 및 소스 라인에 접속되고, 상기 메모리 셀의 각각의 행은 대응하는 워드 라인에 접속됨 - ;
상기 복수의 열에 연결된 멀티플렉서(MUX)를 제공하는 단계 - 상기 멀티플렉서는 대응하는 소스 라인에 접속된 복수의 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 열 선택 신호를 수신하도록 구성된 각각의 게이트 단자를 가짐 - ;
상기 MUX의 제 1 트랜지스터 각각에 연결된 전류 제한기 트랜지스터의 게이트 단자에 미리 결정된 바이어스 신호를 출력하는 단계;
열 어드레스를 수신하는 단계;
상기 열 어드레스에 기초하여 열 선택 신호를 생성하는 단계;
상기 수신된 열 어드레스에 기초하여 상기 열 선택 신호를 상기 제 1 트랜지스터 중 하나에 출력하는 단계; 및
상기 전류 제한기 트랜지스터의 드레인-소스 전압을 미리 결정된 클램핑 전압으로 클램핑하는 단계
를 포함하는, 방법.