JP3019814B2 - クロックリカバリ回路 - Google Patents
クロックリカバリ回路Info
- Publication number
- JP3019814B2 JP3019814B2 JP25320097A JP25320097A JP3019814B2 JP 3019814 B2 JP3019814 B2 JP 3019814B2 JP 25320097 A JP25320097 A JP 25320097A JP 25320097 A JP25320097 A JP 25320097A JP 3019814 B2 JP3019814 B2 JP 3019814B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- data
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000011084 recovery Methods 0.000 title claims description 72
- 230000001360 synchronised effect Effects 0.000 claims description 137
- 230000002194 synthesizing effect Effects 0.000 claims description 47
- 230000003111 delayed effect Effects 0.000 claims description 40
- 230000015572 biosynthetic process Effects 0.000 claims description 38
- 238000003786 synthesis reaction Methods 0.000 claims description 38
- 230000001934 delay Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000605 extraction Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、クロックリカバリ
回路に関し、特に、データとクロックとの同期期間を短
縮するクロックリカバリ回路に関する。
回路に関し、特に、データとクロックとの同期期間を短
縮するクロックリカバリ回路に関する。
【０００２】
【従来の技術】従来、バースト伝送を行うために、デー
タに正確に同期したクロックを生成するクロックリカバ
リ回路が用いられている。
タに正確に同期したクロックを生成するクロックリカバ
リ回路が用いられている。
【０００３】上述の従来のバースト伝送を行うためのク
ロックリカバリ回路について、図６を参照して説明す
る。図６に、従来のクロックリカバリ回路のブロック図
を示す。
ロックリカバリ回路について、図６を参照して説明す
る。図６に、従来のクロックリカバリ回路のブロック図
を示す。
【０００４】図６に示されるクロックリカバリ回路は、
ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ ５ｔｈ Ｎ
ＯＶＥＮＶＥＲ １９９２ Ｖｏｌ．２８ Ｎｏ．２３
ｐｐ．２１２７−２１２９に開示されたクロックリカ
バリ回路である。
ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ ５ｔｈ Ｎ
ＯＶＥＮＶＥＲ １９９２ Ｖｏｌ．２８ Ｎｏ．２３
ｐｐ．２１２７−２１２９に開示されたクロックリカ
バリ回路である。
【０００５】図６に示されるように、このクロックリカ
バリ回路は、データ３０１を入力する遅延回路Ｄｅｌａ
ｙ３０５と、データ３０１を入力するゲート入力制御発
振器ＧＶＣＯ３０７と、データ３０１が入力し、この入
力したデータ３０１を反転して出力するインバータ３１
５と、インバータ３１５から出力された反転されたデー
タが入力するゲート入力制御発振器ＧＶＣＯ３０９と、
ゲート入力制御発振器ＧＶＣＯ３０７、及び、ゲート入
力制御発振器ＧＶＣＯ３０９から出力された信号を合成
して、抽出クロック３０３として出力する多重化回路Ｍ
ＵＸ３０８と、多重化回路ＭＵＸ３０８から出力された
抽出クロック３０３をＤ端子に入力させることにより、
遅延回路Ｄｅｌａｙ３０５から出力された遅延されたデ
ータ３０１をラッチして再生データ３０２として出力す
るラッチ回路としてのＤ−フリップフロップ（以下、Ｄ
−Ｆ／Ｆと記す。）３０６と、参照クロック３０４が入
力する位相検知回路ＰＤ３１１と、位相検知回路ＰＤ３
１１から出力された信号が入力し、出力信号をゲート入
力制御発振器ＧＶＣＯ３０７、ゲート入力制御発振器Ｇ
ＶＣＯ３０９、及び、ゲート入力制御発振器ＧＶＣＯ３
１０に出力するループフィルタＬＦ・チャージポンプＣ
Ｐ３１２と、ループフィルタＬＦ・チャージポンプＣＰ
３１２から出力された信号に基づき、出力信号を位相検
知回路ＰＤ３１１に出力するゲート入力制御発振器ＧＶ
ＣＯ３１０とを有する。
バリ回路は、データ３０１を入力する遅延回路Ｄｅｌａ
ｙ３０５と、データ３０１を入力するゲート入力制御発
振器ＧＶＣＯ３０７と、データ３０１が入力し、この入
力したデータ３０１を反転して出力するインバータ３１
５と、インバータ３１５から出力された反転されたデー
タが入力するゲート入力制御発振器ＧＶＣＯ３０９と、
ゲート入力制御発振器ＧＶＣＯ３０７、及び、ゲート入
力制御発振器ＧＶＣＯ３０９から出力された信号を合成
して、抽出クロック３０３として出力する多重化回路Ｍ
ＵＸ３０８と、多重化回路ＭＵＸ３０８から出力された
抽出クロック３０３をＤ端子に入力させることにより、
遅延回路Ｄｅｌａｙ３０５から出力された遅延されたデ
ータ３０１をラッチして再生データ３０２として出力す
るラッチ回路としてのＤ−フリップフロップ（以下、Ｄ
−Ｆ／Ｆと記す。）３０６と、参照クロック３０４が入
力する位相検知回路ＰＤ３１１と、位相検知回路ＰＤ３
１１から出力された信号が入力し、出力信号をゲート入
力制御発振器ＧＶＣＯ３０７、ゲート入力制御発振器Ｇ
ＶＣＯ３０９、及び、ゲート入力制御発振器ＧＶＣＯ３
１０に出力するループフィルタＬＦ・チャージポンプＣ
Ｐ３１２と、ループフィルタＬＦ・チャージポンプＣＰ
３１２から出力された信号に基づき、出力信号を位相検
知回路ＰＤ３１１に出力するゲート入力制御発振器ＧＶ
ＣＯ３１０とを有する。
【０００６】このクロックリカバリ回路では、位相検知
回路ＰＤ３１１、ループフィルタＬＦ・チャージポンプ
ＣＰ３１２、及び、ゲート入力制御発振器ＧＶＣＯ３１
０はフェーズロックループ（以下、ＰＬＬと言う。）を
構成している。
回路ＰＤ３１１、ループフィルタＬＦ・チャージポンプ
ＣＰ３１２、及び、ゲート入力制御発振器ＧＶＣＯ３１
０はフェーズロックループ（以下、ＰＬＬと言う。）を
構成している。
【０００７】このように、図６に示されるクロックリカ
バリ回路は、それぞれ一組のループフィルタＬＦ・チャ
ージポンプＣＰ３１２、位相検知回路ＰＤ３１１、多重
化回路ＭＵＸ３０８、遅延回路Ｄｅｌａｙ３０５、ラッ
チ回路としてのＤ−Ｆ／Ｆ３０６及び３組のゲート入力
電圧制御発振器ＧＶＣＯ３０７、３０９、３１０を基本
構成としたＰＬＬにより構成される。
バリ回路は、それぞれ一組のループフィルタＬＦ・チャ
ージポンプＣＰ３１２、位相検知回路ＰＤ３１１、多重
化回路ＭＵＸ３０８、遅延回路Ｄｅｌａｙ３０５、ラッ
チ回路としてのＤ−Ｆ／Ｆ３０６及び３組のゲート入力
電圧制御発振器ＧＶＣＯ３０７、３０９、３１０を基本
構成としたＰＬＬにより構成される。
【０００８】次に、図６に示される従来のクロックリカ
バリ回路の動作について、以下に説明する。
バリ回路の動作について、以下に説明する。
【０００９】接続としては、ループフィルタＬＦ・チャ
ージポンプＣＰ３１２、位相検知回路ＰＤ３１１、一組
のゲート入力電圧制御発振器ＧＶＣＯ３１０により通常
のＰＬＬを構成する。
ージポンプＣＰ３１２、位相検知回路ＰＤ３１１、一組
のゲート入力電圧制御発振器ＧＶＣＯ３１０により通常
のＰＬＬを構成する。
【００１０】位相検知回路ＰＤ３１１は、参照クロック
３０４を入力し、この参照クロック３０４の同期をと
り、ループフィルタＬＦ・チャージポンプＣＰ３１２に
出力する。
３０４を入力し、この参照クロック３０４の同期をと
り、ループフィルタＬＦ・チャージポンプＣＰ３１２に
出力する。
【００１１】ループフィルタＬＦ・チャージポンプＣＰ
３１２からの出力信号は、ゲート入力電圧制御発振器Ｇ
ＶＣＯ３０７、３０９、及び３１０に入力する。
３１２からの出力信号は、ゲート入力電圧制御発振器Ｇ
ＶＣＯ３０７、３０９、及び３１０に入力する。
【００１２】従って、ゲート入力制御発振器ＧＶＣＯ３
０７、及び、ゲート入力制御発振器ＧＶＣＯ３０９の出
力は、常に参照クロック３０４に対して同期状態となっ
ている。
０７、及び、ゲート入力制御発振器ＧＶＣＯ３０９の出
力は、常に参照クロック３０４に対して同期状態となっ
ている。
【００１３】上述の図６に示される従来のクロックリカ
バリ回路における各信号のタイミングについて、図７を
参照して説明する。図７に、図６に示される各信号のタ
イミングチャートを示す。
バリ回路における各信号のタイミングについて、図７を
参照して説明する。図７に、図６に示される各信号のタ
イミングチャートを示す。
【００１４】図７に示すように、データ３０１の立ち上
がりエッジまたは、立ち下がりエッジそれぞれに応じ
て、ゲート入力制御発振器ＧＶＣＯ３０７からクロック
Ａが出力され、ゲート入力制御発振器ＧＶＣＯ３０９か
らクロックＢが出力される。
がりエッジまたは、立ち下がりエッジそれぞれに応じ
て、ゲート入力制御発振器ＧＶＣＯ３０７からクロック
Ａが出力され、ゲート入力制御発振器ＧＶＣＯ３０９か
らクロックＢが出力される。
【００１５】これら２つのクロックＡ、Ｂが多重化回路
ＭＵＸ３０８において多重化されることにより、抽出ク
ロック３０３が生成される。また、ラッチ回路Ｄ−Ｆ／
Ｆ３０６は、Ｄ端子に抽出クロック３０３を入力するこ
とにより、遅延回路Ｄｅｌａｙ３０５を経たデータ３０
１をラッチし、再生データ３０２を生成する。
ＭＵＸ３０８において多重化されることにより、抽出ク
ロック３０３が生成される。また、ラッチ回路Ｄ−Ｆ／
Ｆ３０６は、Ｄ端子に抽出クロック３０３を入力するこ
とにより、遅延回路Ｄｅｌａｙ３０５を経たデータ３０
１をラッチし、再生データ３０２を生成する。
【００１６】従って、図６に示される従来のクロックリ
カバリ回路においては、データに同期した抽出クロック
３０３、及び、再生データ３０２を得ることができる。
カバリ回路においては、データに同期した抽出クロック
３０３、及び、再生データ３０２を得ることができる。
【００１７】また、同様の方式で、データ３０１を参照
クロック３０４の代わりに用いる方式のクロックリカバ
リ回路が、文献（１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２２−１
２３）に開示されている。
クロック３０４の代わりに用いる方式のクロックリカバ
リ回路が、文献（１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２２−１
２３）に開示されている。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
クロックリカバリ回路においては、図６にも示されるよ
うに、フェーズロックループ（ＰＬＬ）において、一組
のゲート電圧制御発振器ＧＶＣＯ３０７、３０９を同期
状態に保持する必要があるので、この同期状態を得るま
で数十クロック以上待つ必要があり、同期時間を短縮す
ることが困難であるという問題点を有している。
クロックリカバリ回路においては、図６にも示されるよ
うに、フェーズロックループ（ＰＬＬ）において、一組
のゲート電圧制御発振器ＧＶＣＯ３０７、３０９を同期
状態に保持する必要があるので、この同期状態を得るま
で数十クロック以上待つ必要があり、同期時間を短縮す
ることが困難であるという問題点を有している。
【００１９】本発明は、上記事情に鑑みなされたもの
で、同期状態を得るまでの時間を短縮することが可能な
クロックリカバリ回路を提供することを目的とする。
で、同期状態を得るまでの時間を短縮することが可能な
クロックリカバリ回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１記載の発明は、
参照クロック、及びデータが入力し、第１のクロックを
出力する第１の同期式遅延回路と、前記データを反転し
て出力するインバータと、前記参照クロック、及び前記
インバータから出力された反転されたデータとが入力
し、第２のクロックを出力する第２の同期遅延回路と、
前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、前記第１の同期式遅延回路から出力
された第１のクロックと、前記第２の同期式遅延回路か
ら出力された第２のクロックとが入力し、これらの入力
したクロックを合成して抽出クロックとして出力するパ
ルス合成回路と、前記パルス合成回路から出力された抽
出クロックがＤ端子に入力することにより、前記遅延回
路において遅延されているデータをラッチして再生デー
タとして出力するＤ−Ｆ／Ｆとを有し、前記第１の同期
式遅延回路が、前記参照クロックが入力する、少なくと
も１以上の第１の単位遅延回路により構成される第１の
遅延線と、前記第１の遅延線を構成するそれぞれの第１
の単位遅延回路から出力された前記参照クロックが入力
し、前記データに基づき導通状態となる少なくとも１以
上の第１の単位選択回路により構成される第１の選択回
路列と、前記データと、前記第１の選択回路列から出力
された参照クロックとが入力し、第１のクロックを出力
する第１のＮＡＮＤとを有し、前記第２の同期式遅延回
路が、前記参照クロックが入力する、少なくとも１以上
の第２の単位遅延回路により構成される第２の遅延線
と、前記第２の遅延線を構成するそれぞれ第２の単位遅
延回路から出力された前記参照クロックが入力し、前記
反転されたデータに基づき導通状態となる少なくとも１
以上の第２の単位選択回路により構成される第２の選択
回路列と、前記インバータにより反転されたデータと、
前記第２の選択回路列から出力された参照クロックとが
入力し、第２のクロックを出力する第２のＮＡＮＤとを
有することを特徴とする。
参照クロック、及びデータが入力し、第１のクロックを
出力する第１の同期式遅延回路と、前記データを反転し
て出力するインバータと、前記参照クロック、及び前記
インバータから出力された反転されたデータとが入力
し、第２のクロックを出力する第２の同期遅延回路と、
前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、前記第１の同期式遅延回路から出力
された第１のクロックと、前記第２の同期式遅延回路か
ら出力された第２のクロックとが入力し、これらの入力
したクロックを合成して抽出クロックとして出力するパ
ルス合成回路と、前記パルス合成回路から出力された抽
出クロックがＤ端子に入力することにより、前記遅延回
路において遅延されているデータをラッチして再生デー
タとして出力するＤ−Ｆ／Ｆとを有し、前記第１の同期
式遅延回路が、前記参照クロックが入力する、少なくと
も１以上の第１の単位遅延回路により構成される第１の
遅延線と、前記第１の遅延線を構成するそれぞれの第１
の単位遅延回路から出力された前記参照クロックが入力
し、前記データに基づき導通状態となる少なくとも１以
上の第１の単位選択回路により構成される第１の選択回
路列と、前記データと、前記第１の選択回路列から出力
された参照クロックとが入力し、第１のクロックを出力
する第１のＮＡＮＤとを有し、前記第２の同期式遅延回
路が、前記参照クロックが入力する、少なくとも１以上
の第２の単位遅延回路により構成される第２の遅延線
と、前記第２の遅延線を構成するそれぞれ第２の単位遅
延回路から出力された前記参照クロックが入力し、前記
反転されたデータに基づき導通状態となる少なくとも１
以上の第２の単位選択回路により構成される第２の選択
回路列と、前記インバータにより反転されたデータと、
前記第２の選択回路列から出力された参照クロックとが
入力し、第２のクロックを出力する第２のＮＡＮＤとを
有することを特徴とする。
【００２１】従って、この発明によれば、第１の同期式
遅延回路の第１の遅延線に、参照クロックが入力するこ
とにより、参照クロックが遅延され、さらに、第１の同
期式遅延回路の第１の選択回路列にデータが入力するこ
とにより、データがＨｉｇｈの場合は、遅延された参照
クロックが、データの立ち上がりに同期して第１のクロ
ックとして出力され、また、第２の同期式遅延回路の第
２の遅延線に、参照クロックが入力することにより、参
照クロックが遅延され、さらに、第２の同期式遅延回路
の第２の選択回路列に、インバータにより反転されたデ
ータが入力することにより、データがＬｏｗ、即ち、反
転されたデータがＨｉｇｈの場合は、遅延された参照ク
ロックが、データの立ち下がりに同期して第２のクロッ
クとして出力され、さらに、第１のクロック、及び第２
のクロックがパルス合成回路により合成されて抽出クロ
ックとなり、この抽出クロックに基づいて、Ｄ−Ｆ／Ｆ
が遅延回路により遅延されたデータをラッチして再生デ
ータとして出力するので、クロック同期までの時間を短
縮することができる。
遅延回路の第１の遅延線に、参照クロックが入力するこ
とにより、参照クロックが遅延され、さらに、第１の同
期式遅延回路の第１の選択回路列にデータが入力するこ
とにより、データがＨｉｇｈの場合は、遅延された参照
クロックが、データの立ち上がりに同期して第１のクロ
ックとして出力され、また、第２の同期式遅延回路の第
２の遅延線に、参照クロックが入力することにより、参
照クロックが遅延され、さらに、第２の同期式遅延回路
の第２の選択回路列に、インバータにより反転されたデ
ータが入力することにより、データがＬｏｗ、即ち、反
転されたデータがＨｉｇｈの場合は、遅延された参照ク
ロックが、データの立ち下がりに同期して第２のクロッ
クとして出力され、さらに、第１のクロック、及び第２
のクロックがパルス合成回路により合成されて抽出クロ
ックとなり、この抽出クロックに基づいて、Ｄ−Ｆ／Ｆ
が遅延回路により遅延されたデータをラッチして再生デ
ータとして出力するので、クロック同期までの時間を短
縮することができる。
【００２２】この発明の作用について、さらに詳細に説
明すると、第１の同期式遅延回路と、第２の同期式遅延
回路とにより、２入力の時間差と等しい遅延時間差を固
定する遅延線を２組有することとなり、さらに、２入力
の一方が参照クロック、もう一方が、データとなり、こ
れら２組の遅延線出力のそれぞれ一方により、参照クロ
ックと、データのＨｉｇｈ、Ｌｏｗエッジそれぞれの時
間差を固定し、参照クロックに適当な遅延時間を与える
ことにより、データのエッジとの位相を合わせたクロッ
クパルスを、データのＨｉｇｈ、Ｌｏｗのそれぞれの期
間に発生し、これら発生したパルスを合成して抽出クロ
ックとし、データを再生する。
明すると、第１の同期式遅延回路と、第２の同期式遅延
回路とにより、２入力の時間差と等しい遅延時間差を固
定する遅延線を２組有することとなり、さらに、２入力
の一方が参照クロック、もう一方が、データとなり、こ
れら２組の遅延線出力のそれぞれ一方により、参照クロ
ックと、データのＨｉｇｈ、Ｌｏｗエッジそれぞれの時
間差を固定し、参照クロックに適当な遅延時間を与える
ことにより、データのエッジとの位相を合わせたクロッ
クパルスを、データのＨｉｇｈ、Ｌｏｗのそれぞれの期
間に発生し、これら発生したパルスを合成して抽出クロ
ックとし、データを再生する。
【００２３】請求項２記載の発明は、請求項１記載の発
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
【００２４】従って、この発明によれば、請求項１記載
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
【００２５】請求項３記載の発明は、参照クロック、及
びデータが入力し、第１のクロックを出力する第１の同
期式遅延回路と、前記データを反転して出力するインバ
ータと、前記参照クロックと、前記インバータから出力
された反転されたデータとが入力し、第２のクロックを
出力する第２の同期式遅延回路と、前記データが入力
し、該入力したデータを遅延させて出力する遅延回路
と、前記第１の同期式遅延回路から出力された第１のク
ロックと、前記第２の同期式遅延回路から出力された第
２のクロックとが入力し、これらの入力したクロックを
合成して抽出クロックとして出力するパルス合成回路
と、前記パルス合成回路から出力された抽出クロックが
Ｄ端子に入力することにより、前記遅延回路において遅
延されているデータをラッチして再生データとして出力
するＤ−Ｆ／Ｆとを有し、前記第１の同期式遅延回路
が、前記参照クロックが入力する、少なくとも１以上の
第１の単位遅延回路により構成される第１の遅延線と、
前記参照クロック、及び前記第１の遅延線を構成するそ
れぞれの第１の単位遅延回路から出力された前記参照ク
ロックが入力し、前記データに基づき導通状態となる少
なくとも１以上の第１の単位選択回路により構成される
第１の選択回路列と、前記第１の選択回路列を構成する
それぞれの第１の単位選択回路から出力された前記クロ
ックを入力する、少なくとも１以上の第２の単位遅延回
路により構成される第２の遅延線と、前記データと、前
記第２の遅延線から出力された参照クロックとが入力す
る第１のＮＡＮＤとを有し、前記第２の同期式遅延回路
が、前記参照クロックが入力する、少なくとも１以上の
第３の単位遅延回路により構成される第３の遅延線と、
前記参照クロック、及び前記第３の遅延線を構成するそ
れぞれの第３の単位遅延回路から出力された前記参照ク
ロックが入力し、前記インバータにより反転されたデー
タに基づき導通状態となる少なくとも１以上の第２の単
位選択回路により構成される第２の選択回路列と、前記
第２の選択回路列を構成するそれぞれの第２の単位選択
回路から出力された前記参照クロックを入力する、少な
くとも１以上の第４の単位遅延回路から構成される第４
の遅延線と、前記インバータにより反転されたデータ
と、前記第４の遅延線から出力された参照クロックとが
入力する第２のＮＡＮＤとを有することを特徴とする。
びデータが入力し、第１のクロックを出力する第１の同
期式遅延回路と、前記データを反転して出力するインバ
ータと、前記参照クロックと、前記インバータから出力
された反転されたデータとが入力し、第２のクロックを
出力する第２の同期式遅延回路と、前記データが入力
し、該入力したデータを遅延させて出力する遅延回路
と、前記第１の同期式遅延回路から出力された第１のク
ロックと、前記第２の同期式遅延回路から出力された第
２のクロックとが入力し、これらの入力したクロックを
合成して抽出クロックとして出力するパルス合成回路
と、前記パルス合成回路から出力された抽出クロックが
Ｄ端子に入力することにより、前記遅延回路において遅
延されているデータをラッチして再生データとして出力
するＤ−Ｆ／Ｆとを有し、前記第１の同期式遅延回路
が、前記参照クロックが入力する、少なくとも１以上の
第１の単位遅延回路により構成される第１の遅延線と、
前記参照クロック、及び前記第１の遅延線を構成するそ
れぞれの第１の単位遅延回路から出力された前記参照ク
ロックが入力し、前記データに基づき導通状態となる少
なくとも１以上の第１の単位選択回路により構成される
第１の選択回路列と、前記第１の選択回路列を構成する
それぞれの第１の単位選択回路から出力された前記クロ
ックを入力する、少なくとも１以上の第２の単位遅延回
路により構成される第２の遅延線と、前記データと、前
記第２の遅延線から出力された参照クロックとが入力す
る第１のＮＡＮＤとを有し、前記第２の同期式遅延回路
が、前記参照クロックが入力する、少なくとも１以上の
第３の単位遅延回路により構成される第３の遅延線と、
前記参照クロック、及び前記第３の遅延線を構成するそ
れぞれの第３の単位遅延回路から出力された前記参照ク
ロックが入力し、前記インバータにより反転されたデー
タに基づき導通状態となる少なくとも１以上の第２の単
位選択回路により構成される第２の選択回路列と、前記
第２の選択回路列を構成するそれぞれの第２の単位選択
回路から出力された前記参照クロックを入力する、少な
くとも１以上の第４の単位遅延回路から構成される第４
の遅延線と、前記インバータにより反転されたデータ
と、前記第４の遅延線から出力された参照クロックとが
入力する第２のＮＡＮＤとを有することを特徴とする。
【００２６】従って、この発明によれば、第１の同期式
遅延回路の第１の遅延線に参照クロックが入力すること
により、参照クロックが遅延され、また、第１の選択回
路列にデータが入力することにより、遅延された参照ク
ロックが第２の遅延線を介して、データの立ち上がりエ
ッジに対応したクロックの第１のクロックとして出力さ
れ、また、第２の同期式遅延回路の第３の遅延線に参照
クロックが入力することにより、参照クロックが遅延さ
れ、さらに、インバータにより反転されたデータが第２
の選択回路列に入力することにより、データの立ち下が
り、即ち、反転されたデータの立ち上がりに同期した参
照クロックが第４の遅延線を介して、第２のクロックと
して出力され、これら第１のクロック、及び第２のクロ
ックをパルス合成回路において合成して抽出クロックと
して出力し、この抽出クロックをＤ−Ｆ／ＦのＣ端子に
出力することにより、Ｄ−Ｆ／Ｆが遅延回路において遅
延されたデータをラッチして再生データとして出力する
ので、クロック同期までの時間を短縮することができ
る。
遅延回路の第１の遅延線に参照クロックが入力すること
により、参照クロックが遅延され、また、第１の選択回
路列にデータが入力することにより、遅延された参照ク
ロックが第２の遅延線を介して、データの立ち上がりエ
ッジに対応したクロックの第１のクロックとして出力さ
れ、また、第２の同期式遅延回路の第３の遅延線に参照
クロックが入力することにより、参照クロックが遅延さ
れ、さらに、インバータにより反転されたデータが第２
の選択回路列に入力することにより、データの立ち下が
り、即ち、反転されたデータの立ち上がりに同期した参
照クロックが第４の遅延線を介して、第２のクロックと
して出力され、これら第１のクロック、及び第２のクロ
ックをパルス合成回路において合成して抽出クロックと
して出力し、この抽出クロックをＤ−Ｆ／ＦのＣ端子に
出力することにより、Ｄ−Ｆ／Ｆが遅延回路において遅
延されたデータをラッチして再生データとして出力する
ので、クロック同期までの時間を短縮することができ
る。
【００２７】この発明の作用について、さらに詳細に説
明すると、第１の同期式遅延回路と、第２の同期式遅延
回路とを有することにより、２入力の時間差と等しい遅
延時間差を固定する機能を有する互いに逆向きの遅延線
からなる遅延回路を２組有することとなり、また、２入
力の一方が参照クロック、一方がデータとなり、これら
２組の遅延回路出力のそれぞれ一方を、データがＨｉｇ
ｈ、Ｌｏｗの際に有効にし、かつ、参照クロックとデー
タのＨｉｇｈ、Ｌｏｗエッジそれぞれの時間差を固定
し、参照クロックに適当な遅延時間を与えることによ
り、データエッジとの位相を合わせたクロックパルスを
データのＨｉｇｈ、Ｌｏｗ時のそれぞれの期間に発生さ
せ、これら発生したパルスを合成して抽出クロックとす
ることにより、データを再生する。
明すると、第１の同期式遅延回路と、第２の同期式遅延
回路とを有することにより、２入力の時間差と等しい遅
延時間差を固定する機能を有する互いに逆向きの遅延線
からなる遅延回路を２組有することとなり、また、２入
力の一方が参照クロック、一方がデータとなり、これら
２組の遅延回路出力のそれぞれ一方を、データがＨｉｇ
ｈ、Ｌｏｗの際に有効にし、かつ、参照クロックとデー
タのＨｉｇｈ、Ｌｏｗエッジそれぞれの時間差を固定
し、参照クロックに適当な遅延時間を与えることによ
り、データエッジとの位相を合わせたクロックパルスを
データのＨｉｇｈ、Ｌｏｗ時のそれぞれの期間に発生さ
せ、これら発生したパルスを合成して抽出クロックとす
ることにより、データを再生する。
【００２８】請求項４記載の発明は、請求項３記載の発
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
【００２９】従って、この発明によれば、請求項３記載
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
【００３０】請求項５記載の発明は、参照クロックを入
力する同期式遅延回路と、データを入力して、第１のク
ロックを出力する第１の発振器と、前記データを反転し
て出力するインバータと、前記インバータから出力され
た反転されたデータを入力して、第２のクロックを出力
する第２の発振器と、前記第１の発振器から出力された
第１のクロックと、前記第２の発振器から出力された第
２のクロックとを合成して抽出クロックとして出力する
パルス合成回路と、前記データが入力し、該入力したデ
ータを遅延させて出力する遅延回路と、前記パルス合成
回路から出力された抽出クロックがＤ端子に入力するこ
とにより、前記遅延回路において遅延されているデータ
をラッチして再生データとして出力するＤ−Ｆ／Ｆとを
有し、前記同期式遅延回路が、前記参照クロックが入力
し、少なくとも１以上の第１の単位遅延回路により構成
される第１の遅延線と、前記参照クロック、及び前記第
１の遅延線を構成するそれぞれの第１の単位遅延回路か
ら出力された前記参照クロックが入力する、少なくとも
１以上の第１の単位選択回路により構成される第１の選
択回路列とを有し、前記第１の発振器が、前記第１の選
択回路列を構成するそれぞれの第１の単位選択回路から
出力された参照クロックが入力する、少なくとも１以上
の第２の単位選択回路により構成される第２の選択回路
列と、前記第２の選択回路列を構成するそれぞれの第２
の単位選択回路から出力された参照クロックが入力す
る、少なくとも１以上の第２の単位遅延回路により構成
される第２の遅延線と、前記データと、前記第２の遅延
線から出力された参照クロックが入力し、前記第２の選
択回路列を構成するそれぞれの第２の単位選択回路、及
び、前記パルス合成回路に第１のクロックを出力する第
１のＮＡＮＤとを有し、前記第２の発振器が、前記第１
の選択回路列を構成するそれぞれの第１の単位選択回路
から出力された参照クロックが入力する、少なくとも１
以上の第３の単位選択回路により構成される第３の選択
回路列と、前記第３の選択回路列を構成するそれぞれの
第３の単位選択回路から出力された参照クロックが入力
する、少なくとも１以上の第３の単位遅延回路により構
成される第３の遅延線と、前記インバータにより反転さ
れたデータと、前記第３の遅延線から出力された参照ク
ロックとが入力し、前記第３の選択回路列を構成するそ
れぞれの第３の単位選択回路、及び、前記パルス合成回
路に第２のクロックを出力する第２のＮＡＮＤとを有す
ることを特徴とする。
力する同期式遅延回路と、データを入力して、第１のク
ロックを出力する第１の発振器と、前記データを反転し
て出力するインバータと、前記インバータから出力され
た反転されたデータを入力して、第２のクロックを出力
する第２の発振器と、前記第１の発振器から出力された
第１のクロックと、前記第２の発振器から出力された第
２のクロックとを合成して抽出クロックとして出力する
パルス合成回路と、前記データが入力し、該入力したデ
ータを遅延させて出力する遅延回路と、前記パルス合成
回路から出力された抽出クロックがＤ端子に入力するこ
とにより、前記遅延回路において遅延されているデータ
をラッチして再生データとして出力するＤ−Ｆ／Ｆとを
有し、前記同期式遅延回路が、前記参照クロックが入力
し、少なくとも１以上の第１の単位遅延回路により構成
される第１の遅延線と、前記参照クロック、及び前記第
１の遅延線を構成するそれぞれの第１の単位遅延回路か
ら出力された前記参照クロックが入力する、少なくとも
１以上の第１の単位選択回路により構成される第１の選
択回路列とを有し、前記第１の発振器が、前記第１の選
択回路列を構成するそれぞれの第１の単位選択回路から
出力された参照クロックが入力する、少なくとも１以上
の第２の単位選択回路により構成される第２の選択回路
列と、前記第２の選択回路列を構成するそれぞれの第２
の単位選択回路から出力された参照クロックが入力す
る、少なくとも１以上の第２の単位遅延回路により構成
される第２の遅延線と、前記データと、前記第２の遅延
線から出力された参照クロックが入力し、前記第２の選
択回路列を構成するそれぞれの第２の単位選択回路、及
び、前記パルス合成回路に第１のクロックを出力する第
１のＮＡＮＤとを有し、前記第２の発振器が、前記第１
の選択回路列を構成するそれぞれの第１の単位選択回路
から出力された参照クロックが入力する、少なくとも１
以上の第３の単位選択回路により構成される第３の選択
回路列と、前記第３の選択回路列を構成するそれぞれの
第３の単位選択回路から出力された参照クロックが入力
する、少なくとも１以上の第３の単位遅延回路により構
成される第３の遅延線と、前記インバータにより反転さ
れたデータと、前記第３の遅延線から出力された参照ク
ロックとが入力し、前記第３の選択回路列を構成するそ
れぞれの第３の単位選択回路、及び、前記パルス合成回
路に第２のクロックを出力する第２のＮＡＮＤとを有す
ることを特徴とする。
【００３１】従って、この発明によれば、参照クロック
が、同期式遅延回路の第１の遅延線に入力することによ
り、参照クロックが遅延され、さらに、参照クロック
が、同期式遅延回路の第１の選択回路列に入力すること
により、第１の遅延線から、遅延された参照クロックが
出力され、また、第１の発振器の第１の選択回路列に、
同期式遅延回路の第１の選択回路列から出力された遅延
された参照クロックが出力され、第１の発振器の第１の
遅延線に第２の選択回路列からの出力信号が入力するこ
とにより、第１の発振器から第１のクロックが出力さ
れ、同様に、第２の発振器の第３の選択回路列に、第１
の選択回路列から出力された遅延された参照クロックが
出力され、第２の発振器の第３の遅延線に第３の選択回
路列からの出力信号が入力することにより、第２の発振
器から第２のクロックが出力され、これら第１のクロッ
ク、及び第２のクロックをパルス合成回路において合成
することにより、抽出クロックを生成して出力し、この
抽出クロックをＤ−Ｆ／ＦのＤ端子に入力することによ
り、遅延回路において遅延されたデータをラッチして再
生データとして出力するので、クロック同期までの時間
を短縮することができる。
が、同期式遅延回路の第１の遅延線に入力することによ
り、参照クロックが遅延され、さらに、参照クロック
が、同期式遅延回路の第１の選択回路列に入力すること
により、第１の遅延線から、遅延された参照クロックが
出力され、また、第１の発振器の第１の選択回路列に、
同期式遅延回路の第１の選択回路列から出力された遅延
された参照クロックが出力され、第１の発振器の第１の
遅延線に第２の選択回路列からの出力信号が入力するこ
とにより、第１の発振器から第１のクロックが出力さ
れ、同様に、第２の発振器の第３の選択回路列に、第１
の選択回路列から出力された遅延された参照クロックが
出力され、第２の発振器の第３の遅延線に第３の選択回
路列からの出力信号が入力することにより、第２の発振
器から第２のクロックが出力され、これら第１のクロッ
ク、及び第２のクロックをパルス合成回路において合成
することにより、抽出クロックを生成して出力し、この
抽出クロックをＤ−Ｆ／ＦのＤ端子に入力することによ
り、遅延回路において遅延されたデータをラッチして再
生データとして出力するので、クロック同期までの時間
を短縮することができる。
【００３２】この発明の作用について、さらに詳細に説
明すると、同期式遅延回路、第１の発振器、及び、第２
の発振器により、連続するクロックパルスからなる２入
力の時間差と等しい遅延時間差を固定する遅延線、及
び、これにより構成素子数が決定される発振器を２組有
することとなり、これらの発振器がそれぞれ、データの
Ｈｉｇｈ、Ｌｏｗ時に有効化され、データのエッジに同
期したクロックパルスを発生する。
明すると、同期式遅延回路、第１の発振器、及び、第２
の発振器により、連続するクロックパルスからなる２入
力の時間差と等しい遅延時間差を固定する遅延線、及
び、これにより構成素子数が決定される発振器を２組有
することとなり、これらの発振器がそれぞれ、データの
Ｈｉｇｈ、Ｌｏｗ時に有効化され、データのエッジに同
期したクロックパルスを発生する。
【００３３】請求項６記載の発明は、請求項５記載の発
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
【００３４】従って、この発明によれば、請求項５記載
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
【００３５】請求項７記載の発明は、データを入力する
同期式遅延回路と、前記データを入力し、第１のクロッ
クを出力する第１の発振器と、前記データを入力して、
反転されたデータを出力するインバータと、前記インバ
ータから出力された前記反転されたデータが入力し、第
２のクロックを出力する第２の発振器と、前記第１の発
振器から出力された第１のクロックと、前記第２の発振
器から出力された第２のクロックとを入力し、該入力し
た２つのクロックを合成し、抽出クロックとして出力す
るパルス合成回路と、前記データが入力し、該入力した
データを遅延させて出力する遅延回路と、前記パルス合
成回路から出力された抽出クロックがＤ端子に入力する
ことにより、前記遅延回路から出力された遅延されたデ
ータをラッチして再生データとして出力するＤ−Ｆ／Ｆ
とを有し、前記同期式遅延回路が、前記データが入力
し、少なくとも１以上の第１の単位遅延回路により構成
される第１の遅延線と、前記データ、及び、前記第１の
遅延線を構成するそれぞれの第１の単位遅延回路から出
力されたデータが入力する、少なくとも１以上の第１の
単位選択回路により構成される第１の選択回路列とを有
し、前記第１の発振器が、前記第１の選択回路列を構成
するそれぞれの第１の単位選択回路から出力されたデー
タを入力する、少なくとも１以上の第２の単位選択回路
により構成される第２の選択回路列と、前記第２の選択
回路列を構成するそれぞれの第２の単位選択回路から出
力されたデータを入力する、少なくとも１以上の第２の
単位遅延回路により構成される２本の第２の遅延線と、
前記データ、及び、前記２本の第２の遅延線から出力さ
れたデータを入力し、前記第２の選択回路列を構成する
それぞれの第２の単位選択回路、及び、前記パルス合成
回路に第１のクロックを出力する第１のＮＡＮＤとを有
し、前記第２の発振器が、前記第１の選択回路列を構成
するそれぞれの第１の単位選択回路から出力されたデー
タを入力する、少なくとも１以上の第３の単位選択回路
により構成される第３の選択回路列と、前記第３の選択
回路列を構成するそれぞれの第３の単位選択回路から出
力されたデータを入力する、少なくとも１以上の第３の
単位遅延回路により構成される２本の第３の遅延線と、
前記データ、及び、前記２本の第３の遅延線から出力さ
れたデータを入力し、前記第３の選択回路列を構成する
それぞれの第３の単位選択回路、及び、前記パルス合成
回路に第２のクロックを出力する第２のＮＡＮＤとを有
することを特徴とする。
同期式遅延回路と、前記データを入力し、第１のクロッ
クを出力する第１の発振器と、前記データを入力して、
反転されたデータを出力するインバータと、前記インバ
ータから出力された前記反転されたデータが入力し、第
２のクロックを出力する第２の発振器と、前記第１の発
振器から出力された第１のクロックと、前記第２の発振
器から出力された第２のクロックとを入力し、該入力し
た２つのクロックを合成し、抽出クロックとして出力す
るパルス合成回路と、前記データが入力し、該入力した
データを遅延させて出力する遅延回路と、前記パルス合
成回路から出力された抽出クロックがＤ端子に入力する
ことにより、前記遅延回路から出力された遅延されたデ
ータをラッチして再生データとして出力するＤ−Ｆ／Ｆ
とを有し、前記同期式遅延回路が、前記データが入力
し、少なくとも１以上の第１の単位遅延回路により構成
される第１の遅延線と、前記データ、及び、前記第１の
遅延線を構成するそれぞれの第１の単位遅延回路から出
力されたデータが入力する、少なくとも１以上の第１の
単位選択回路により構成される第１の選択回路列とを有
し、前記第１の発振器が、前記第１の選択回路列を構成
するそれぞれの第１の単位選択回路から出力されたデー
タを入力する、少なくとも１以上の第２の単位選択回路
により構成される第２の選択回路列と、前記第２の選択
回路列を構成するそれぞれの第２の単位選択回路から出
力されたデータを入力する、少なくとも１以上の第２の
単位遅延回路により構成される２本の第２の遅延線と、
前記データ、及び、前記２本の第２の遅延線から出力さ
れたデータを入力し、前記第２の選択回路列を構成する
それぞれの第２の単位選択回路、及び、前記パルス合成
回路に第１のクロックを出力する第１のＮＡＮＤとを有
し、前記第２の発振器が、前記第１の選択回路列を構成
するそれぞれの第１の単位選択回路から出力されたデー
タを入力する、少なくとも１以上の第３の単位選択回路
により構成される第３の選択回路列と、前記第３の選択
回路列を構成するそれぞれの第３の単位選択回路から出
力されたデータを入力する、少なくとも１以上の第３の
単位遅延回路により構成される２本の第３の遅延線と、
前記データ、及び、前記２本の第３の遅延線から出力さ
れたデータを入力し、前記第３の選択回路列を構成する
それぞれの第３の単位選択回路、及び、前記パルス合成
回路に第２のクロックを出力する第２のＮＡＮＤとを有
することを特徴とする。
【００３６】従って、この発明によれば、データが同期
式遅延回路の第１の遅延線に入力することにより遅延さ
れ、さらに、データが同期式遅延回路の第１の選択回路
列に入力することにより、遅延されたデータが出力さ
れ、また、第１の発振器の第２の選択回路列に第１の選
択回路列から出力された遅延されたデータが入力し、こ
の第２の選択回路列から出力された遅延されたデータが
第２の遅延線に入力することにより、第１の発振器から
第１のクロックが出力され、同様に、第２の発振器の第
３の選択回路列に第１の選択回路列から出力された遅延
されたデータが入力し、この第３の選択回路列から出力
された遅延されたデータが第３の遅延線に入力すること
により、第２の発振器から第２のクロックが出力され、
これら第１のクロック、及び、第２のクロックをパルス
合成回路により合成することにより、抽出クロックを生
成して出力し、さらに、Ｄ−Ｆ／ＦのＤ端子に入力した
抽出クロックに基づき、遅延回路において遅延されたデ
ータを、ラッチして再生データとして出力するので、ク
ロック同期までの時間を短縮することができる。
式遅延回路の第１の遅延線に入力することにより遅延さ
れ、さらに、データが同期式遅延回路の第１の選択回路
列に入力することにより、遅延されたデータが出力さ
れ、また、第１の発振器の第２の選択回路列に第１の選
択回路列から出力された遅延されたデータが入力し、こ
の第２の選択回路列から出力された遅延されたデータが
第２の遅延線に入力することにより、第１の発振器から
第１のクロックが出力され、同様に、第２の発振器の第
３の選択回路列に第１の選択回路列から出力された遅延
されたデータが入力し、この第３の選択回路列から出力
された遅延されたデータが第３の遅延線に入力すること
により、第２の発振器から第２のクロックが出力され、
これら第１のクロック、及び、第２のクロックをパルス
合成回路により合成することにより、抽出クロックを生
成して出力し、さらに、Ｄ−Ｆ／ＦのＤ端子に入力した
抽出クロックに基づき、遅延回路において遅延されたデ
ータを、ラッチして再生データとして出力するので、ク
ロック同期までの時間を短縮することができる。
【００３７】この発明の作用について、さらに詳細に説
明すると、同期式遅延回路、第１の発振器、及び、第２
の発振器により、連続するデータパルスからなる２入力
の時間差と等しい遅延時間差を固定する遅延線、及び、
これにより構成素子数が決定される発振器を２組有する
こととなり、これらの発振器がそれぞれ、データのＨｉ
ｇｈ、Ｌｏｗ時に有効化され、データのエッジに同期し
たクロックパルスを発生する。
明すると、同期式遅延回路、第１の発振器、及び、第２
の発振器により、連続するデータパルスからなる２入力
の時間差と等しい遅延時間差を固定する遅延線、及び、
これにより構成素子数が決定される発振器を２組有する
こととなり、これらの発振器がそれぞれ、データのＨｉ
ｇｈ、Ｌｏｗ時に有効化され、データのエッジに同期し
たクロックパルスを発生する。
【００３８】請求項８記載の発明は、請求項７記載の発
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
明において、前記パルス合成回路が、第３のＮＡＮＤに
より構成されていることを特徴とする。
【００３９】従って、この発明によれば、請求項７記載
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
の発明の作用が得られると共に、パルス合成回路が、第
３のＮＡＮＤにより構成されていることから、第１のク
ロック、及び、第２のクロックの合成をより正確、か
つ、容易に実行することができる。
【００４０】
【発明の実施の形態】次に、本発明に係るクロックリカ
バリ回路の実施形態について、図面を参照して詳細に説
明する。
バリ回路の実施形態について、図面を参照して詳細に説
明する。
【００４１】図１に、後述する本発明に係るクロックリ
カバリ回路の第１の実施形態、及び第２の実施形態の構
成のブロック図を示す。
カバリ回路の第１の実施形態、及び第２の実施形態の構
成のブロック図を示す。
【００４２】図１に示されるように、このクロックリカ
バリ回路は、参照クロック１０８、及びデータ１０７を
入力し、第１のクロックＡをパルス合成回路５に出力す
る第１の同期式遅延回路１０１と、データ１０７を入力
し、この入力したデータ１０７を反転して出力するイン
バータ１５と、参照クロック１０８、及びインバータ１
５から出力された反転されたデータを入力し、第２のク
ロックＢをパルス合成回路５に出力する第２の同期式遅
延回路１０２と、データ１０７が入力し、この入力した
データ１０７を遅延させてラッチ回路１０６に出力する
遅延回路１０５と、第１の同期式遅延回路１０１から出
力された第１のクロックＡ、及び第２の同期式遅延回路
１０２から出力された第２のクロックＢを入力して合成
し、抽出クロック１１０として出力するパルス合成回路
５と、パルス合成回路５から出力された信号に基づき、
遅延回路１０５から出力された遅延信号をラッチして再
生データ１０９を出力するラッチ回路１０６とから構成
される。
バリ回路は、参照クロック１０８、及びデータ１０７を
入力し、第１のクロックＡをパルス合成回路５に出力す
る第１の同期式遅延回路１０１と、データ１０７を入力
し、この入力したデータ１０７を反転して出力するイン
バータ１５と、参照クロック１０８、及びインバータ１
５から出力された反転されたデータを入力し、第２のク
ロックＢをパルス合成回路５に出力する第２の同期式遅
延回路１０２と、データ１０７が入力し、この入力した
データ１０７を遅延させてラッチ回路１０６に出力する
遅延回路１０５と、第１の同期式遅延回路１０１から出
力された第１のクロックＡ、及び第２の同期式遅延回路
１０２から出力された第２のクロックＢを入力して合成
し、抽出クロック１１０として出力するパルス合成回路
５と、パルス合成回路５から出力された信号に基づき、
遅延回路１０５から出力された遅延信号をラッチして再
生データ１０９を出力するラッチ回路１０６とから構成
される。
【００４３】従って、このクロックリカバリ回路は、デ
ータ１０７が、第１の同期式遅延回路１０１に入力し、
また、同じくデータ１０７がインバータ１５により反転
された後、第２の同期式遅延回路１０２に入力する。
ータ１０７が、第１の同期式遅延回路１０１に入力し、
また、同じくデータ１０７がインバータ１５により反転
された後、第２の同期式遅延回路１０２に入力する。
【００４４】また、参照クロック１０８が、回路１０１
および１０２に入力し、データ１０７がＨｉｇｈのパル
スの時には、第１の同期式遅延回路１０１からデータ１
０７の立ち上がりエッジにタイミングが同期した第１の
クロックＡが出力され、データ１０７がＬｏｗのパルス
の時には、第２の同期式遅延回路１０２からデータ１０
７の立ち下がりエッジにタイミングが同期した第２のク
ロックＢが出力され、これらがパルス合成回路５におい
て合成されて、抽出クロック１１０として出力される。
および１０２に入力し、データ１０７がＨｉｇｈのパル
スの時には、第１の同期式遅延回路１０１からデータ１
０７の立ち上がりエッジにタイミングが同期した第１の
クロックＡが出力され、データ１０７がＬｏｗのパルス
の時には、第２の同期式遅延回路１０２からデータ１０
７の立ち下がりエッジにタイミングが同期した第２のク
ロックＢが出力され、これらがパルス合成回路５におい
て合成されて、抽出クロック１１０として出力される。
【００４５】また、抽出クロック１１０は、ラッチ回路
１０６に出力され、ラッチ回路１０６では、遅延回路１
０５を介して遅延されたデータ１０７が入力し、抽出ク
ロック１１０のタイミングに基づいてラッチされ、抽出
クロック１１０と共に再生データ１０９として次段に送
られる。
１０６に出力され、ラッチ回路１０６では、遅延回路１
０５を介して遅延されたデータ１０７が入力し、抽出ク
ロック１１０のタイミングに基づいてラッチされ、抽出
クロック１１０と共に再生データ１０９として次段に送
られる。
【００４６】ここで、図１に示されるクロックリカバリ
回路としては、同期遅延回路とリングオシレーターとを
組み合わせ実施しても良い。
回路としては、同期遅延回路とリングオシレーターとを
組み合わせ実施しても良い。
【００４７】次に、本発明に係るクロックリカバリ回路
の第１の実施形態について、図２を参照して説明する。
の第１の実施形態について、図２を参照して説明する。
【００４８】〔第１の実施形態〕図２の（ａ）に、本発
明に係るクロックリカバリ回路の第１の実施形態の回路
図を示し、図２の（ｂ）に、図２の（ａ）に示されるク
ロックリカバリ回路における各信号のタイミングチャー
トを示す。ただし、図２の（ａ）において、図１に示さ
れる部材及び信号と、同様な部材及び信号には、同じ番
号を付す。
明に係るクロックリカバリ回路の第１の実施形態の回路
図を示し、図２の（ｂ）に、図２の（ａ）に示されるク
ロックリカバリ回路における各信号のタイミングチャー
トを示す。ただし、図２の（ａ）において、図１に示さ
れる部材及び信号と、同様な部材及び信号には、同じ番
号を付す。
【００４９】図２の（ａ）に示されるように、この本発
明に係るクロックリカバリ回路の第１の実施形態では、
参照クロック１０８、及びデータ１０７を入力し、第１
のクロックＡをパルス合成回路５に出力する第１の同期
式遅延回路１０１と、データ１０７を入力し、この入力
したデータ１０７を反転して出力するインバータ１５
と、参照クロック１０８、及びインバータ１５から出力
された信号を入力し、第２のクロックＢをパルス合成回
路５に出力する第２の同期式遅延回路１０２と、データ
１０７が入力し、この入力したデータ１０７を遅延させ
てＤ−Ｆ／Ｆにより構成されるラッチ回路１０６に出力
する遅延回路１０５と、第１の同期式遅延回路１０１か
ら出力された第１のクロックＡ、及び第２の同期式遅延
回路１０２から出力された第２のクロックＢを入力して
合成し、抽出クロック１１０として出力するパルス合成
回路５と、パルス合成回路５から出力された信号に基づ
き、遅延回路１０５から出力された遅延信号をラッチし
て再生データ１０９を出力するＤ−Ｆ／Ｆにより構成さ
れるラッチ回路１０６とから構成される。
明に係るクロックリカバリ回路の第１の実施形態では、
参照クロック１０８、及びデータ１０７を入力し、第１
のクロックＡをパルス合成回路５に出力する第１の同期
式遅延回路１０１と、データ１０７を入力し、この入力
したデータ１０７を反転して出力するインバータ１５
と、参照クロック１０８、及びインバータ１５から出力
された信号を入力し、第２のクロックＢをパルス合成回
路５に出力する第２の同期式遅延回路１０２と、データ
１０７が入力し、この入力したデータ１０７を遅延させ
てＤ−Ｆ／Ｆにより構成されるラッチ回路１０６に出力
する遅延回路１０５と、第１の同期式遅延回路１０１か
ら出力された第１のクロックＡ、及び第２の同期式遅延
回路１０２から出力された第２のクロックＢを入力して
合成し、抽出クロック１１０として出力するパルス合成
回路５と、パルス合成回路５から出力された信号に基づ
き、遅延回路１０５から出力された遅延信号をラッチし
て再生データ１０９を出力するＤ−Ｆ／Ｆにより構成さ
れるラッチ回路１０６とから構成される。
【００５０】ここで、上記第１の同期式遅延回路１０１
は、少なくとも１以上の第１の単位遅延回路１０１ＡＴ
により構成される第１の遅延線１０１Ａと、少なくとも
１以上の第１の単位選択回路１０３Ｔにより構成される
第１の選択回路列１０３と、ＮＡＮＤ演算を実行するＮ
ＡＮＤ５１とから構成される。また、パルス合成回路５
は、パルス動作を正確、かつ、容易に実行するために、
ＮＡＮＤ演算を実行するＮＡＮＤにより構成されている
ことが好ましい。
は、少なくとも１以上の第１の単位遅延回路１０１ＡＴ
により構成される第１の遅延線１０１Ａと、少なくとも
１以上の第１の単位選択回路１０３Ｔにより構成される
第１の選択回路列１０３と、ＮＡＮＤ演算を実行するＮ
ＡＮＤ５１とから構成される。また、パルス合成回路５
は、パルス動作を正確、かつ、容易に実行するために、
ＮＡＮＤ演算を実行するＮＡＮＤにより構成されている
ことが好ましい。
【００５１】第１の遅延線１０１Ａには、参照クロック
１０８が入力し、この参照クロック１０８は遅延されて
第１の遅延線１０１Ａ上を伝達する。
１０８が入力し、この参照クロック１０８は遅延されて
第１の遅延線１０１Ａ上を伝達する。
【００５２】第１の選択回路列１０３には、データ１０
７が入力し、第１の選択回路列１０３を構成する各第１
の単位選択回路１０３Ｔは、データ１０７がＨｉｇｈと
なった場合に導通状態となり、第１の遅延線１０１Ａを
構成するそれぞれの第１の単位遅延回路１０１ＡＴから
出力された参照クロック１０８を通過させ、ＮＡＮＤ５
１に出力する。
７が入力し、第１の選択回路列１０３を構成する各第１
の単位選択回路１０３Ｔは、データ１０７がＨｉｇｈと
なった場合に導通状態となり、第１の遅延線１０１Ａを
構成するそれぞれの第１の単位遅延回路１０１ＡＴから
出力された参照クロック１０８を通過させ、ＮＡＮＤ５
１に出力する。
【００５３】ＮＡＮＤ５１は、データ１０７と、第１の
選択回路列１０３から出力された参照クロック１０８と
のＮＡＮＤ演算を実行し、演算結果を第１のクロックＡ
として、パルス合成回路５に出力する。
選択回路列１０３から出力された参照クロック１０８と
のＮＡＮＤ演算を実行し、演算結果を第１のクロックＡ
として、パルス合成回路５に出力する。
【００５４】一方、上記第２の同期式遅延回路１０２
は、少なくとも１以上の第２の単位遅延回路１０２ＡＴ
により構成される第２の遅延線１０２Ａと、少なくとも
１以上の第２の単位選択回路１０４Ｔにより構成される
第２の選択回路列１０４と、ＮＡＮＤ演算を実行するＮ
ＡＮＤ５２とから構成される。
は、少なくとも１以上の第２の単位遅延回路１０２ＡＴ
により構成される第２の遅延線１０２Ａと、少なくとも
１以上の第２の単位選択回路１０４Ｔにより構成される
第２の選択回路列１０４と、ＮＡＮＤ演算を実行するＮ
ＡＮＤ５２とから構成される。
【００５５】第２の遅延線１０２Ａには、参照クロック
１０８が入力し、遅延されて第２の遅延線１０２Ａ上を
伝達する。
１０８が入力し、遅延されて第２の遅延線１０２Ａ上を
伝達する。
【００５６】第２の選択回路列１０４には、インバータ
１５によりデータ１０７が反転された信号が入力し、第
２の選択回路列１０４を構成する各第２の単位選択回路
１０４Ｔは、入力した信号がＨｉｇｈとなった場合、即
ちデータ１０７がＬｏｗ状態の場合に、導通状態とな
り、第２の遅延線１０２Ａを構成するそれぞれの第２の
単位遅延回路１０２ＡＴから出力された参照クロック１
０８を通過させ、ＮＡＮＤ５２に出力する。
１５によりデータ１０７が反転された信号が入力し、第
２の選択回路列１０４を構成する各第２の単位選択回路
１０４Ｔは、入力した信号がＨｉｇｈとなった場合、即
ちデータ１０７がＬｏｗ状態の場合に、導通状態とな
り、第２の遅延線１０２Ａを構成するそれぞれの第２の
単位遅延回路１０２ＡＴから出力された参照クロック１
０８を通過させ、ＮＡＮＤ５２に出力する。
【００５７】ＮＡＮＤ５２は、データ１０７を反転した
信号と、第２の選択回路列１０４から出力された参照ク
ロック１０８とのＮＡＮＤ演算を実行し、演算結果を第
２のクロックとしてパルス合成回路５に出力する。
信号と、第２の選択回路列１０４から出力された参照ク
ロック１０８とのＮＡＮＤ演算を実行し、演算結果を第
２のクロックとしてパルス合成回路５に出力する。
【００５８】このように、図２の（ａ）に示される第１
の実施形態においては、第１の同期式遅延回路１０１、
第２の同期式遅延回路１０２、遅延回路１０５及びＤ−
Ｆ／Ｆにより構成されるラッチ回路１０６により構成さ
れ、データ１０７が、第１の同期式遅延回路１０１に入
力し、また、同じくデータ１０７がインバータ１５によ
り反転した後、第２の同期式遅延回路１０２に入力す
る。
の実施形態においては、第１の同期式遅延回路１０１、
第２の同期式遅延回路１０２、遅延回路１０５及びＤ−
Ｆ／Ｆにより構成されるラッチ回路１０６により構成さ
れ、データ１０７が、第１の同期式遅延回路１０１に入
力し、また、同じくデータ１０７がインバータ１５によ
り反転した後、第２の同期式遅延回路１０２に入力す
る。
【００５９】また、参照クロック１０８が、第１の同期
式遅延回路１０１、第２の同期式遅延回路１０２の双方
に入力し、データ１０７がＨｉｇｈのパルスの時には、
第１の同期式遅延回路１０１Ａからデータ１０７の立ち
上がりエッジにタイミングが同期した第１のクロックＡ
が出力され、データ１０７がＬｏｗのパルスの時には、
第２の同期式遅延回路１０２からデータ１０７の立ち下
がりエッジにタイミングが同期した第２のクロックＢが
出力され、これらの第１のクロックＡ及び第２のクロッ
クＢがパルス合成回路５において合成されて抽出クロッ
ク１１０として出力される。
式遅延回路１０１、第２の同期式遅延回路１０２の双方
に入力し、データ１０７がＨｉｇｈのパルスの時には、
第１の同期式遅延回路１０１Ａからデータ１０７の立ち
上がりエッジにタイミングが同期した第１のクロックＡ
が出力され、データ１０７がＬｏｗのパルスの時には、
第２の同期式遅延回路１０２からデータ１０７の立ち下
がりエッジにタイミングが同期した第２のクロックＢが
出力され、これらの第１のクロックＡ及び第２のクロッ
クＢがパルス合成回路５において合成されて抽出クロッ
ク１１０として出力される。
【００６０】ここで、上述のように、第１の同期式遅延
回路１０１は、第１の遅延線１０１Ａと第１の選択回路
列１０３とから構成され、第２の同期式遅延回路１０２
は、第２の遅延線１０２Ａと第２の選択回路列１０４と
から構成される。従って、第１の同期式遅延回路１０１
と、第２の同期式遅延回路１０２とはその構成及び動作
において略同様なので、以下に第１の同期式遅延回路１
０１の動作についてのみさらに詳細に説明する。
回路１０１は、第１の遅延線１０１Ａと第１の選択回路
列１０３とから構成され、第２の同期式遅延回路１０２
は、第２の遅延線１０２Ａと第２の選択回路列１０４と
から構成される。従って、第１の同期式遅延回路１０１
と、第２の同期式遅延回路１０２とはその構成及び動作
において略同様なので、以下に第１の同期式遅延回路１
０１の動作についてのみさらに詳細に説明する。
【００６１】前述したように、第１の同期式遅延回路１
０１には、参照クロック１０８とデータ１０７とが入力
している。参照クロック１０８は、第１の遅延線１０１
Ａに入力し、第１の遅延線１０１Ａ上をそのまま進行す
る。この間、データ１０７が、ＬｏｗからＨｉｇｈへ立
ち上がったとき、参照クロック１０８の進行位置の第１
の選択回路列１０３を構成する第１の単位選択回路１０
３Ｔの一つが導通状態になり、参照クロック１０８がそ
の選択回路列の位置から、ＮＡＮＤ５１に抜けるように
なる。ＮＡＮＤ５１は、ＮＡＮＤ演算を実行する部材で
あるため、データ１０７がＨｉｇｈの間、参照クロック
１０８を通過させて、パルス合成回路５に出力する。
０１には、参照クロック１０８とデータ１０７とが入力
している。参照クロック１０８は、第１の遅延線１０１
Ａに入力し、第１の遅延線１０１Ａ上をそのまま進行す
る。この間、データ１０７が、ＬｏｗからＨｉｇｈへ立
ち上がったとき、参照クロック１０８の進行位置の第１
の選択回路列１０３を構成する第１の単位選択回路１０
３Ｔの一つが導通状態になり、参照クロック１０８がそ
の選択回路列の位置から、ＮＡＮＤ５１に抜けるように
なる。ＮＡＮＤ５１は、ＮＡＮＤ演算を実行する部材で
あるため、データ１０７がＨｉｇｈの間、参照クロック
１０８を通過させて、パルス合成回路５に出力する。
【００６２】パルス合成回路５から出力された抽出クロ
ック１１０は、ラッチ回路１０６に出力され、ラッチ回
路１０６では、遅延回路１０５を介してデータ１０７が
入力し、抽出クロック１１０に基づいてラッチされ、抽
出クロック１１０と共に再生データ１０９として次段に
送られる。
ック１１０は、ラッチ回路１０６に出力され、ラッチ回
路１０６では、遅延回路１０５を介してデータ１０７が
入力し、抽出クロック１１０に基づいてラッチされ、抽
出クロック１１０と共に再生データ１０９として次段に
送られる。
【００６３】次に、上述の図２の（ａ）に示される本発
明に係るクロックリカバリ回路の第１の実施形態におけ
る各信号のタイミングについて、図２の（ｂ）を参照し
て説明する。図２の（ｂ）に、図２の（ａ）に示される
各信号のタイミングチャートを示す。
明に係るクロックリカバリ回路の第１の実施形態におけ
る各信号のタイミングについて、図２の（ｂ）を参照し
て説明する。図２の（ｂ）に、図２の（ａ）に示される
各信号のタイミングチャートを示す。
【００６４】図２の（ｂ）には、参照クロック１０８
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９と
のタイミングチャートを示す。
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９と
のタイミングチャートを示す。
【００６５】図２の（ｂ）に示されるように、参照クロ
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
そして、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
そして、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
【００６６】従って、この第１の実施形態によれば、ク
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により実行しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により実行しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
【００６７】〔第２の実施形態〕次に、本発明に係るク
ロックリカバリ回路の第２の実施形態について、図３を
参照して説明する。図３の（ａ）に、本発明に係るクロ
ックリカバリ回路の第２の実施形態の回路図を示し、図
３の（ｂ）に、図３の（ａ）に示されるクロックリカバ
リ回路における各信号のタイミングチャートを示す。た
だし、図３において、図２に示される第１の実施形態の
部材、及び信号と同様な部材、及び信号には、同じ番号
を付す。
ロックリカバリ回路の第２の実施形態について、図３を
参照して説明する。図３の（ａ）に、本発明に係るクロ
ックリカバリ回路の第２の実施形態の回路図を示し、図
３の（ｂ）に、図３の（ａ）に示されるクロックリカバ
リ回路における各信号のタイミングチャートを示す。た
だし、図３において、図２に示される第１の実施形態の
部材、及び信号と同様な部材、及び信号には、同じ番号
を付す。
【００６８】図３の（ａ）に示されるように、この本発
明に係るクロックリカバリ回路の第２の実施形態は、参
照クロック１０８、及びデータ１０７を入力する第１の
同期式遅延回路１０１と、参照クロック１０８、及び、
インバータ１５によりデータ１０７を反転させた信号が
入力する第２の同期式遅延回路１０２と、入力したデー
タ１０７を反転して出力するインバータ１５と、第１の
同期式遅延回路１０１から出力された第１のクロック
Ａ、及び第２の同期式遅延回路１０２から出力された第
２のクロックＢを合成して、抽出クロック１１０として
出力するパルス合成回路５と、データ１０７が入力し、
この入力したデータ１０７を遅延して出力する遅延回路
１０５と、遅延回路１０５から出力されたデータを抽出
クロック１１０のタイミングに基づいてラッチして再生
データ１０９として出力するＤ−Ｆ／Ｆにより構成され
るラッチ回路１０６とから構成されている。
明に係るクロックリカバリ回路の第２の実施形態は、参
照クロック１０８、及びデータ１０７を入力する第１の
同期式遅延回路１０１と、参照クロック１０８、及び、
インバータ１５によりデータ１０７を反転させた信号が
入力する第２の同期式遅延回路１０２と、入力したデー
タ１０７を反転して出力するインバータ１５と、第１の
同期式遅延回路１０１から出力された第１のクロック
Ａ、及び第２の同期式遅延回路１０２から出力された第
２のクロックＢを合成して、抽出クロック１１０として
出力するパルス合成回路５と、データ１０７が入力し、
この入力したデータ１０７を遅延して出力する遅延回路
１０５と、遅延回路１０５から出力されたデータを抽出
クロック１１０のタイミングに基づいてラッチして再生
データ１０９として出力するＤ−Ｆ／Ｆにより構成され
るラッチ回路１０６とから構成されている。
【００６９】上記第１の同期式遅延回路１０１は、少な
くとも１以上の第１の単位遅延回路１０１ＡＴにより構
成される第１の遅延線１０１Ａと、少なくとも１以上の
第１の単位選択回路１０３Ｔにより構成される第１の選
択回路列１０３と、少なくとも１以上の第２の単位遅延
回路１０１ＢＴにより構成される第２の遅延線１０１Ｂ
と、ＮＡＮＤ演算を実行するＮＡＮＤ５１とから構成さ
れている。また、パルス合成回路５は、パルス合成動作
を正確、かつ、容易に実行するために、ＮＡＮＤ演算を
実行するＮＡＮＤにより構成されていることが好まし
い。
くとも１以上の第１の単位遅延回路１０１ＡＴにより構
成される第１の遅延線１０１Ａと、少なくとも１以上の
第１の単位選択回路１０３Ｔにより構成される第１の選
択回路列１０３と、少なくとも１以上の第２の単位遅延
回路１０１ＢＴにより構成される第２の遅延線１０１Ｂ
と、ＮＡＮＤ演算を実行するＮＡＮＤ５１とから構成さ
れている。また、パルス合成回路５は、パルス合成動作
を正確、かつ、容易に実行するために、ＮＡＮＤ演算を
実行するＮＡＮＤにより構成されていることが好まし
い。
【００７０】参照クロック１０８は、第１の同期式遅延
回路１０１の第１の遅延線１０１Ａに入力し、第１の遅
延線１０１Ａ上を遅延して伝達する。
回路１０１の第１の遅延線１０１Ａに入力し、第１の遅
延線１０１Ａ上を遅延して伝達する。
【００７１】また、第１の選択回路列１０３には、デー
タ１０７、及び参照クロック１０８が入力し、データ１
０７がＨｉｇｈ状態の場合に、第１の選択回路列１０３
を構成する各第１の単位選択回路１０３Ｔが導通状態と
なり、第１の遅延線１０１Ａを構成する各第１の単位遅
延回路１０１ＡＴから出力された参照クロック１０８を
第２の遅延線１０１Ｂに出力する。
タ１０７、及び参照クロック１０８が入力し、データ１
０７がＨｉｇｈ状態の場合に、第１の選択回路列１０３
を構成する各第１の単位選択回路１０３Ｔが導通状態と
なり、第１の遅延線１０１Ａを構成する各第１の単位遅
延回路１０１ＡＴから出力された参照クロック１０８を
第２の遅延線１０１Ｂに出力する。
【００７２】第２の遅延線１０１Ｂ上に出力された参照
クロック１０８は、第２の遅延線１０１Ｂ上を遅延して
伝達し、第２の遅延線１０１Ｂからの出力信号はＮＡＮ
Ｄ５１に出力される。
クロック１０８は、第２の遅延線１０１Ｂ上を遅延して
伝達し、第２の遅延線１０１Ｂからの出力信号はＮＡＮ
Ｄ５１に出力される。
【００７３】また、ＮＡＮＤ５１には、データ１０７
と、第２の遅延線１０１Ｂからの出力信号が入力し、Ｎ
ＡＮＤ５１はこれらの信号のＮＡＮＤ演算を実行して、
演算結果を第１のクロックＡとしてパルス合成回路５に
出力する。
と、第２の遅延線１０１Ｂからの出力信号が入力し、Ｎ
ＡＮＤ５１はこれらの信号のＮＡＮＤ演算を実行して、
演算結果を第１のクロックＡとしてパルス合成回路５に
出力する。
【００７４】一方、上記第２の同期式遅延回路１０２
は、少なくとも１以上の第３の単位遅延回路１０２ＡＴ
により構成される第３の遅延線１０２Ａと、少なくとも
１以上の第２の単位選択回路１０４Ｔにより構成される
第２の選択回路列１０４と、少なくとも１以上の第４の
単位遅延回路１０２ＢＴにより構成される第４の遅延線
１０２Ｂと、ＮＡＮＤ演算を実行するＮＡＮＤ５２とか
ら構成される。
は、少なくとも１以上の第３の単位遅延回路１０２ＡＴ
により構成される第３の遅延線１０２Ａと、少なくとも
１以上の第２の単位選択回路１０４Ｔにより構成される
第２の選択回路列１０４と、少なくとも１以上の第４の
単位遅延回路１０２ＢＴにより構成される第４の遅延線
１０２Ｂと、ＮＡＮＤ演算を実行するＮＡＮＤ５２とか
ら構成される。
【００７５】参照クロック１０８は、第２の同期式遅延
回路１０２の第３の遅延線１０２Ａに入力し、第３の遅
延線１０２Ａ上を遅延して伝達する。
回路１０２の第３の遅延線１０２Ａに入力し、第３の遅
延線１０２Ａ上を遅延して伝達する。
【００７６】インバータ１５から出力されたデータ１０
７を反転した信号は、第２の選択回路列１０４に入力
し、この入力した信号がＨｉｇｈ状態の場合、即ち、デ
ータ１０７がＬｏｗ状態の場合に、第２の選択回路列１
０４を構成する各第２の単位選択回路１０４Ｔが導通状
態とされ、第３の遅延線１０２Ａを構成する各第３の単
位遅延回路１０２ＡＴから出力された参照クロック１０
８を第４の遅延線１０２Ｂに出力する。
７を反転した信号は、第２の選択回路列１０４に入力
し、この入力した信号がＨｉｇｈ状態の場合、即ち、デ
ータ１０７がＬｏｗ状態の場合に、第２の選択回路列１
０４を構成する各第２の単位選択回路１０４Ｔが導通状
態とされ、第３の遅延線１０２Ａを構成する各第３の単
位遅延回路１０２ＡＴから出力された参照クロック１０
８を第４の遅延線１０２Ｂに出力する。
【００７７】第４の遅延線１０２Ｂに出力された参照ク
ロック１０８は、第４の遅延線１０２Ｂ上を伝達し、第
４の遅延線１０２Ｂからの出力信号はＮＡＮＤ５２に出
力される。
ロック１０８は、第４の遅延線１０２Ｂ上を伝達し、第
４の遅延線１０２Ｂからの出力信号はＮＡＮＤ５２に出
力される。
【００７８】ＮＡＮＤ５２には、インバータ１５により
データ１０７が反転された信号と、第４の遅延線１０２
Ｂから出力された出力信号とが入力し、ＮＡＮＤ５２
は、これら入力した信号のＮＡＮＤ演算を実行し、この
演算結果を第２のクロックＢとしてパルス合成回路５に
出力する。
データ１０７が反転された信号と、第４の遅延線１０２
Ｂから出力された出力信号とが入力し、ＮＡＮＤ５２
は、これら入力した信号のＮＡＮＤ演算を実行し、この
演算結果を第２のクロックＢとしてパルス合成回路５に
出力する。
【００７９】このように、図３の（ａ）に示される本発
明に係るクロックリカバリ回路の第２の実施形態では、
前述の第１の実施形態と同様に、第１の同期式遅延回路
１０１、第２の同期式遅延回路１０２、遅延回路１０５
とラッチ回路１０６とから構成される。
明に係るクロックリカバリ回路の第２の実施形態では、
前述の第１の実施形態と同様に、第１の同期式遅延回路
１０１、第２の同期式遅延回路１０２、遅延回路１０５
とラッチ回路１０６とから構成される。
【００８０】そして、データ１０７が、第１の同期式遅
延回路１０１に入力し、また、同じくデータ１０７がイ
ンバータ１５により反転された後、第２の同期式遅延回
路１０２に入力する。また、参照クロック１０８が、第
１の同期式遅延回路１０１、第２の同期式遅延回路１０
２の双方に入力し、データ１０７がＨｉｇｈのパルスの
時には、第１の同期式遅延回路１０１からデータ１０７
の立ち上がりエッジにタイミングが同期した第１のクロ
ックＡが出力され、データ１０７がＬｏｗのパルスの時
には、第２の同期式遅延回路１０２からデータ１０７の
立ち下がりエッジにタイミングが同期した第２のクロッ
クＢが出力され、これら第１のクロックＡ、及び第２の
クロックＢが、パルス合成回路５において合成されて抽
出クロック１１０となる。
延回路１０１に入力し、また、同じくデータ１０７がイ
ンバータ１５により反転された後、第２の同期式遅延回
路１０２に入力する。また、参照クロック１０８が、第
１の同期式遅延回路１０１、第２の同期式遅延回路１０
２の双方に入力し、データ１０７がＨｉｇｈのパルスの
時には、第１の同期式遅延回路１０１からデータ１０７
の立ち上がりエッジにタイミングが同期した第１のクロ
ックＡが出力され、データ１０７がＬｏｗのパルスの時
には、第２の同期式遅延回路１０２からデータ１０７の
立ち下がりエッジにタイミングが同期した第２のクロッ
クＢが出力され、これら第１のクロックＡ、及び第２の
クロックＢが、パルス合成回路５において合成されて抽
出クロック１１０となる。
【００８１】この第２の実施形態は、第１の同期式遅延
回路１０１が、第１の遅延線１０１Ａ、第１の選択回路
列１０３及び第２の遅延線１０１Ｂから構成され、第２
の同期式遅延回路１０２が、第３の遅延線１０２Ａ、第
２の選択回路列１０４及び第２の遅延線１０１Ｂから構
成されている。従って、第１の同期式遅延回路１０１
と、第２の同期式遅延回路１０２との構成、及び動作に
ついては略同様なので、以下に、第１の同期式遅延回路
１０１についてのみさらに詳細に説明する。
回路１０１が、第１の遅延線１０１Ａ、第１の選択回路
列１０３及び第２の遅延線１０１Ｂから構成され、第２
の同期式遅延回路１０２が、第３の遅延線１０２Ａ、第
２の選択回路列１０４及び第２の遅延線１０１Ｂから構
成されている。従って、第１の同期式遅延回路１０１
と、第２の同期式遅延回路１０２との構成、及び動作に
ついては略同様なので、以下に、第１の同期式遅延回路
１０１についてのみさらに詳細に説明する。
【００８２】前述したように、第１の同期式遅延回路１
０１には、参照クロック１０８とデータ１０７とが入力
している。参照クロック１０８は、第１の遅延線１０１
Ａに入力し、第１の遅延線１０１Ａ上をそのまま進行す
る。この間、データ１０７が、ＬｏｗからＨｉｇｈへ立
ち上がったとき、参照クロック１０８の進行位置の第１
の選択回路列１０３を構成する第１の単位選択回路１０
３Ｔの一つが導通状態になる。
０１には、参照クロック１０８とデータ１０７とが入力
している。参照クロック１０８は、第１の遅延線１０１
Ａに入力し、第１の遅延線１０１Ａ上をそのまま進行す
る。この間、データ１０７が、ＬｏｗからＨｉｇｈへ立
ち上がったとき、参照クロック１０８の進行位置の第１
の選択回路列１０３を構成する第１の単位選択回路１０
３Ｔの一つが導通状態になる。
【００８３】そこで、第１の遅延線１０１Ａを通らない
参照クロック１０８がその選択回路の位置から、第２の
遅延線１０１Ｂを通りＮＡＮＤ５１に抜けるようにな
る。ＮＡＮＤ５１は、データ１０７がＨｉｇｈの間、参
照クロック１０８を通過させ、パルス合成回路５に第１
のクロックＡを出力する。
参照クロック１０８がその選択回路の位置から、第２の
遅延線１０１Ｂを通りＮＡＮＤ５１に抜けるようにな
る。ＮＡＮＤ５１は、データ１０７がＨｉｇｈの間、参
照クロック１０８を通過させ、パルス合成回路５に第１
のクロックＡを出力する。
【００８４】パルス合成回路５は抽出クロック１１０を
出力し、抽出クロック１１０は、Ｄ−Ｆ／Ｆにより構成
されるラッチ回路１０６に出力され、ラッチ回路１０６
では、遅延回路１０５を介してデータ１０７が入力し、
抽出クロック１１０に基づいてラッチし、抽出クロック
１１０と共に再生データ１０９として次段に送る。
出力し、抽出クロック１１０は、Ｄ−Ｆ／Ｆにより構成
されるラッチ回路１０６に出力され、ラッチ回路１０６
では、遅延回路１０５を介してデータ１０７が入力し、
抽出クロック１１０に基づいてラッチし、抽出クロック
１１０と共に再生データ１０９として次段に送る。
【００８５】次に、上述の図３の（ａ）に示される本発
明に係るクロックリカバリ回路の第２の実施形態におけ
る各信号のタイミングについて、図３の（ｂ）を参照し
て説明する。図３の（ｂ）に、図３の（ａ）に示される
各信号のタイミングチャートを示す。
明に係るクロックリカバリ回路の第２の実施形態におけ
る各信号のタイミングについて、図３の（ｂ）を参照し
て説明する。図３の（ｂ）に、図３の（ａ）に示される
各信号のタイミングチャートを示す。
【００８６】図３の（ｂ）には、参照クロック１０８
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９と
のタイミングチャートを示す。
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９と
のタイミングチャートを示す。
【００８７】図３の（ｂ）に示されるように、参照クロ
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
従って、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
従って、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
【００８８】従って、この第２の実施形態によれば、ク
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により実行しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により実行しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
【００８９】〔第３の実施形態〕次に、本発明に係るク
ロックリカバリ回路の第３の実施形態について、図４を
参照して説明する。図４の（ａ）に、本発明に係るクロ
ックリカバリ回路の第３の実施形態の回路図を示し、図
４の（ｂ）に、図４の（ａ）に示される第３の実施形態
における各信号のタイミングチャートを示す。ただし、
図４において、図２に示される本発明に係るクロックリ
カバリ回路の第１の実施形態における部材、及び信号と
同様の部材、及び信号には、同じ番号を付す。
ロックリカバリ回路の第３の実施形態について、図４を
参照して説明する。図４の（ａ）に、本発明に係るクロ
ックリカバリ回路の第３の実施形態の回路図を示し、図
４の（ｂ）に、図４の（ａ）に示される第３の実施形態
における各信号のタイミングチャートを示す。ただし、
図４において、図２に示される本発明に係るクロックリ
カバリ回路の第１の実施形態における部材、及び信号と
同様の部材、及び信号には、同じ番号を付す。
【００９０】図４の（ａ）に示されるように、この第３
の実施形態に係るクロックリカバリ回路は、参照クロッ
ク１０８が入力する同期式遅延回路１００と、データ１
０７が入力し、第１のクロックＡを出力する第１の発振
器１０１Ｈと、インバータ１５によりデータ１０７を反
転した信号が入力し、第２のクロックＢを出力する第２
の発振器１０２Ｈと、データ１０７が入力し、この入力
したデータを反転して出力するインバータ１５と、第１
のクロックＡ及び第２のクロックＢが入力し、これらの
クロックを合成して、抽出クロック１１０として出力す
るパルス合成回路５と、データ１０７が入力し、遅延し
て出力する遅延回路１０５と、パルス合成回路５から出
力された抽出クロック１１０をＤ端子に入力し、遅延回
路１０５から出力されたデータを抽出クロック１１０の
タイミングに基づいてラッチして、再生データ１０９と
して出力するＤ−Ｆ／Ｆにより構成されるラッチ回路１
０６とから構成される。
の実施形態に係るクロックリカバリ回路は、参照クロッ
ク１０８が入力する同期式遅延回路１００と、データ１
０７が入力し、第１のクロックＡを出力する第１の発振
器１０１Ｈと、インバータ１５によりデータ１０７を反
転した信号が入力し、第２のクロックＢを出力する第２
の発振器１０２Ｈと、データ１０７が入力し、この入力
したデータを反転して出力するインバータ１５と、第１
のクロックＡ及び第２のクロックＢが入力し、これらの
クロックを合成して、抽出クロック１１０として出力す
るパルス合成回路５と、データ１０７が入力し、遅延し
て出力する遅延回路１０５と、パルス合成回路５から出
力された抽出クロック１１０をＤ端子に入力し、遅延回
路１０５から出力されたデータを抽出クロック１１０の
タイミングに基づいてラッチして、再生データ１０９と
して出力するＤ−Ｆ／Ｆにより構成されるラッチ回路１
０６とから構成される。
【００９１】上記同期式遅延回路１００は、少なくとも
１以上の第１の単位遅延回路１００Ｔにより構成される
第１の遅延線１００Ａと、少なくとも１以上の第１の単
位選択回路１００ＳＴにより構成される第１の選択回路
列１００Ｓとから構成される。また、パルス合成回路５
は、パルス合成動作を正確、かつ、容易に実行するため
に、ＮＡＮＤ演算を実行するＮＡＮＤにより構成されて
いることが好ましい。
１以上の第１の単位遅延回路１００Ｔにより構成される
第１の遅延線１００Ａと、少なくとも１以上の第１の単
位選択回路１００ＳＴにより構成される第１の選択回路
列１００Ｓとから構成される。また、パルス合成回路５
は、パルス合成動作を正確、かつ、容易に実行するため
に、ＮＡＮＤ演算を実行するＮＡＮＤにより構成されて
いることが好ましい。
【００９２】また、上記第１の発振器１０１Ｈは、少な
くとも１以上の第２の単位選択回路１０３Ｔにより構成
される第２の選択回路列１０３と、少なくとも１以上の
第２の単位遅延回路１０１ＡＴにより構成される第２の
遅延線１０１Ａと、ＮＡＮＤ演算を実行するＮＡＮＤ５
３とから構成される。
くとも１以上の第２の単位選択回路１０３Ｔにより構成
される第２の選択回路列１０３と、少なくとも１以上の
第２の単位遅延回路１０１ＡＴにより構成される第２の
遅延線１０１Ａと、ＮＡＮＤ演算を実行するＮＡＮＤ５
３とから構成される。
【００９３】また、上記第２の発振器１０２Ｈは、少な
くとも１以上の第３の単位選択回路１０４Ｔにより構成
される第３の選択回路列１０４と、少なくとも１以上の
第３の単位遅延回路１０２ＡＴにより構成される第３の
遅延線１０２Ａと、ＮＡＮＤ演算を実行するＮＡＮＤ５
４とから構成される。
くとも１以上の第３の単位選択回路１０４Ｔにより構成
される第３の選択回路列１０４と、少なくとも１以上の
第３の単位遅延回路１０２ＡＴにより構成される第３の
遅延線１０２Ａと、ＮＡＮＤ演算を実行するＮＡＮＤ５
４とから構成される。
【００９４】参照クロック１０８は、同期式遅延回路１
００の第１の遅延線１００Ａに入力し、第１の遅延線１
００Ａ上を遅延して伝達する。また、参照クロック１０
８は、同期式遅延回路１００の第１の選択回路列１００
Ｓにも入力し、第１の選択回路列１００Ｓを構成する各
第１の単位選択回路１００ＳＴから出力された信号は、
第１の発振器１０１Ｈ、及び第２の発振器１０２Ｈに入
力する。
００の第１の遅延線１００Ａに入力し、第１の遅延線１
００Ａ上を遅延して伝達する。また、参照クロック１０
８は、同期式遅延回路１００の第１の選択回路列１００
Ｓにも入力し、第１の選択回路列１００Ｓを構成する各
第１の単位選択回路１００ＳＴから出力された信号は、
第１の発振器１０１Ｈ、及び第２の発振器１０２Ｈに入
力する。
【００９５】データ１０７は、第１の発振器１０１Ｈの
ＮＡＮＤ５３に入力する。また、同期式遅延回路１００
の第１の選択回路列１００Ｓを構成する各第１の単位選
択回路１００ＳＴから出力された信号は、それぞれ第１
の発振器１０１Ｈの第２の選択回路列１０３を構成する
各第２の単位選択回路１０３Ｔに入力する。この第１の
発振器１０１Ｈの第２の選択回路列１０３を構成する各
第２の単位選択回路１０３Ｔには、ＮＡＮＤ５３からの
出力信号も入力する。そして、第１の発振器１０１Ｈか
らの第２の選択回路列１０３を構成する各第２の単位選
択回路１０３Ｔから出力された信号は、少なくとも１以
上の第２の単位遅延回路１０１ＡＴにより構成される第
２の遅延線１０１Ａに入力する。第２の遅延線１０１Ａ
上に入力した信号は、ＮＡＮＤ５３に出力される。
ＮＡＮＤ５３に入力する。また、同期式遅延回路１００
の第１の選択回路列１００Ｓを構成する各第１の単位選
択回路１００ＳＴから出力された信号は、それぞれ第１
の発振器１０１Ｈの第２の選択回路列１０３を構成する
各第２の単位選択回路１０３Ｔに入力する。この第１の
発振器１０１Ｈの第２の選択回路列１０３を構成する各
第２の単位選択回路１０３Ｔには、ＮＡＮＤ５３からの
出力信号も入力する。そして、第１の発振器１０１Ｈか
らの第２の選択回路列１０３を構成する各第２の単位選
択回路１０３Ｔから出力された信号は、少なくとも１以
上の第２の単位遅延回路１０１ＡＴにより構成される第
２の遅延線１０１Ａに入力する。第２の遅延線１０１Ａ
上に入力した信号は、ＮＡＮＤ５３に出力される。
【００９６】ＮＡＮＤ５３には、データ１０７と、第２
の遅延線１０１Ａから出力された信号とが入力し、ＮＡ
ＮＤ５３は、これらの信号のＮＡＮＤ演算を実行して、
第１のクロックＡをパルス合成回路５に出力する。
の遅延線１０１Ａから出力された信号とが入力し、ＮＡ
ＮＤ５３は、これらの信号のＮＡＮＤ演算を実行して、
第１のクロックＡをパルス合成回路５に出力する。
【００９７】また、インバータ１５によりデータ１０７
が反転された信号は、第２の発振器１０２ＨのＮＡＮＤ
５４に入力する。また、第２の発振器１０２Ｈの少なく
とも１以上の第３の単位選択回路１０４Ｔにより構成さ
れる第３の選択回路列１０４には、同期式遅延回路１０
０の第１の選択回路列１００Ｓから出力された信号が入
力する。また、この第３の選択回路列１０４を構成する
第３の単位選択回路１０４Ｔには、ＮＡＮＤ５４からの
出力信号が入力する。
が反転された信号は、第２の発振器１０２ＨのＮＡＮＤ
５４に入力する。また、第２の発振器１０２Ｈの少なく
とも１以上の第３の単位選択回路１０４Ｔにより構成さ
れる第３の選択回路列１０４には、同期式遅延回路１０
０の第１の選択回路列１００Ｓから出力された信号が入
力する。また、この第３の選択回路列１０４を構成する
第３の単位選択回路１０４Ｔには、ＮＡＮＤ５４からの
出力信号が入力する。
【００９８】第３の選択回路列１０４から出力された信
号は、第３の遅延線１０２Ａに入力する。第３の遅延線
１０２Ａ上の信号は、ＮＡＮＤ５４に出力される。
号は、第３の遅延線１０２Ａに入力する。第３の遅延線
１０２Ａ上の信号は、ＮＡＮＤ５４に出力される。
【００９９】このように、この第３の実施形態は、前述
の第１の実施形態、若しくは、第２の実施形態と若干異
なり、同期式遅延回路１００、第１の発振器１０１Ｈ、
第２の発振器１０２Ｈ、遅延回路１０５とラッチ回路１
０６とから構成される。
の第１の実施形態、若しくは、第２の実施形態と若干異
なり、同期式遅延回路１００、第１の発振器１０１Ｈ、
第２の発振器１０２Ｈ、遅延回路１０５とラッチ回路１
０６とから構成される。
【０１００】次に、この第３の実施形態に係るクロック
リカバリ回路の動作について、以下に詳細に説明する。
リカバリ回路の動作について、以下に詳細に説明する。
【０１０１】データ１０７が、第１の発振器１０１Ｈに
入力し、また、同じくデータ１０７が反転された信号
が、第２の発振器１０２Ｈに入力する。また、参照クロ
ック１０８が、同期式遅延回路１００に入力し、２つの
連続するパルス間隔で、第１の発振器１０１Ｈ、及び第
２の発振器１０２Ｈを構成する各素子の数、及び発振周
期を決定する。
入力し、また、同じくデータ１０７が反転された信号
が、第２の発振器１０２Ｈに入力する。また、参照クロ
ック１０８が、同期式遅延回路１００に入力し、２つの
連続するパルス間隔で、第１の発振器１０１Ｈ、及び第
２の発振器１０２Ｈを構成する各素子の数、及び発振周
期を決定する。
【０１０２】データ１０７がＨｉｇｈのパルスの時に
は、第１の発振器１０１Ｈからデータ１０７の立ち上が
りエッジにタイミングが同期した第１のクロックＡが出
力され、データ１０７がＬｏｗのパルスの時には、第２
の発振器１０２Ｈからデータ１０７の立ち下がりエッジ
にタイミングが同期した第２のクロックＢがパルス合成
回路５に出力され、これら２つのクロックは、合成され
て抽出クロック１１０として出力される。
は、第１の発振器１０１Ｈからデータ１０７の立ち上が
りエッジにタイミングが同期した第１のクロックＡが出
力され、データ１０７がＬｏｗのパルスの時には、第２
の発振器１０２Ｈからデータ１０７の立ち下がりエッジ
にタイミングが同期した第２のクロックＢがパルス合成
回路５に出力され、これら２つのクロックは、合成され
て抽出クロック１１０として出力される。
【０１０３】また、上述の第１の実施形態、及び第２の
実施形態と同様に、抽出クロック１１０は、Ｄ−Ｆ／Ｆ
により構成されるラッチ回路１０６に出力され、ラッチ
回路１０６では、遅延回路１０５を介してデータ１０７
が入力し、抽出クロック１１０に基づいてラッチし、抽
出クロック１１０と共に再生データ１０９を次段に送
る。
実施形態と同様に、抽出クロック１１０は、Ｄ−Ｆ／Ｆ
により構成されるラッチ回路１０６に出力され、ラッチ
回路１０６では、遅延回路１０５を介してデータ１０７
が入力し、抽出クロック１１０に基づいてラッチし、抽
出クロック１１０と共に再生データ１０９を次段に送
る。
【０１０４】次に、上述の図４の（ａ）に示される本発
明に係るクロックリカバリ回路の第３の実施形態におけ
る各信号のタイミングについて、図４の（ｂ）を参照し
て説明する。図４の（ｂ）に、図４の（ａ）に示される
各信号のタイミングチャートを示す。
明に係るクロックリカバリ回路の第３の実施形態におけ
る各信号のタイミングについて、図４の（ｂ）を参照し
て説明する。図４の（ｂ）に、図４の（ａ）に示される
各信号のタイミングチャートを示す。
【０１０５】図４の（ｂ）には、参照クロック１０８
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９の
タイミングチャートが示されている。
と、データ１０７と、第１のクロックＡと、第２のクロ
ックＢと、抽出クロック１１０と、再生データ１０９の
タイミングチャートが示されている。
【０１０６】図４の（ｂ）に示されるように、参照クロ
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
そして、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
ック１０８の立ち上がりに同期して、データ１０７がＨ
ｉｇｈ状態の間、第１のクロックＡが出力され、参照ク
ロック１０８の立ち下がりに同期して、データ１０７が
Ｌｏｗ状態の間、第２のクロックＢが出力されている。
そして、抽出クロック１１０がデータ１０７に同期し、
また、再生データ１０９も同期している。
【０１０７】従って、この第３の実施形態によれば、ク
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により構成しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により構成しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
【０１０８】〔第４の実施形態〕次に、本発明に係るク
ロックリカバリ回路の第４の実施形態について図５を参
照して説明する。図５の（ａ）に本発明に係るクロック
リカバリ回路の第４の実施形態の回路図を示し、図５の
（ｂ）に、図５の（ａ）に示されるクロックリカバリ回
路の第４の実施形態の各信号のタイミングチャートを示
す。ただし、図５において、図４に示される本発明に係
るクロックリカバリ回路の第３の実施形態の部材、及び
信号と同様の部材、及び信号には同じ番号を付す。
ロックリカバリ回路の第４の実施形態について図５を参
照して説明する。図５の（ａ）に本発明に係るクロック
リカバリ回路の第４の実施形態の回路図を示し、図５の
（ｂ）に、図５の（ａ）に示されるクロックリカバリ回
路の第４の実施形態の各信号のタイミングチャートを示
す。ただし、図５において、図４に示される本発明に係
るクロックリカバリ回路の第３の実施形態の部材、及び
信号と同様の部材、及び信号には同じ番号を付す。
【０１０９】図５に示されるように、この第４の実施形
態に係るクロックリカバリ回路は、データ１０７を入力
する同期式遅延回路１００と、データ１０７を入力し、
第１のクロックＡを出力する第１の発振器１０１Ｈと、
データ１０７を反転して出力するインバータ１５と、イ
ンバータ１５から出力されたデータ１０７が反転された
信号が入力し、第２のクロックＢを出力する第２の発振
器１０２Ｈと、第１のクロックＡ及び第２のクロックＢ
が入力し、これら入力した信号を合成して抽出クロック
１１０として出力するパルス合成回路５と、データ１０
７が入力し、遅延させて出力する遅延回路１０５と、パ
ルス合成回路５から出力された抽出クロック１１０がＤ
端子に入力するＤ−Ｆ／Ｆにより構成されるラッチ回路
１０６とから構成される。
態に係るクロックリカバリ回路は、データ１０７を入力
する同期式遅延回路１００と、データ１０７を入力し、
第１のクロックＡを出力する第１の発振器１０１Ｈと、
データ１０７を反転して出力するインバータ１５と、イ
ンバータ１５から出力されたデータ１０７が反転された
信号が入力し、第２のクロックＢを出力する第２の発振
器１０２Ｈと、第１のクロックＡ及び第２のクロックＢ
が入力し、これら入力した信号を合成して抽出クロック
１１０として出力するパルス合成回路５と、データ１０
７が入力し、遅延させて出力する遅延回路１０５と、パ
ルス合成回路５から出力された抽出クロック１１０がＤ
端子に入力するＤ−Ｆ／Ｆにより構成されるラッチ回路
１０６とから構成される。
【０１１０】上記同期式遅延回路１００は、少なくとも
１以上の第１の単位遅延回路１００Ｔにより構成される
第１の遅延線１００Ａと、この第１の遅延線１００Ａを
構成する各第１の単位遅延回路１００Ｔから出力された
信号が入力する、少なくとも１以上の第１の単位選択回
路１００ＳＴにより構成される第１の選択回路列１００
Ｓとから構成される。また、パルス合成回路５は、パル
ス合成動作を正確、かつ、容易に実行するために、ＮＡ
ＮＤ演算を実行するＮＡＮＤにより構成されていること
が好ましい。
１以上の第１の単位遅延回路１００Ｔにより構成される
第１の遅延線１００Ａと、この第１の遅延線１００Ａを
構成する各第１の単位遅延回路１００Ｔから出力された
信号が入力する、少なくとも１以上の第１の単位選択回
路１００ＳＴにより構成される第１の選択回路列１００
Ｓとから構成される。また、パルス合成回路５は、パル
ス合成動作を正確、かつ、容易に実行するために、ＮＡ
ＮＤ演算を実行するＮＡＮＤにより構成されていること
が好ましい。
【０１１１】また、上記第１の発振器１０１Ｈは、少な
くとも１以上の第２の単位選択回路１０３Ｔにより構成
される第２の選択回路列１０３と、この第２の選択回路
列１０３を構成する各第２の単位選択回路１０３Ｔから
出力された各信号が入力する、それぞれ少なくとも１以
上の第２の単位遅延回路１０１ＡＴにより構成される２
本の第２の遅延線１０１Ａと、ＮＡＮＤ演算を実行する
ＮＡＮＤ５５とから構成される。
くとも１以上の第２の単位選択回路１０３Ｔにより構成
される第２の選択回路列１０３と、この第２の選択回路
列１０３を構成する各第２の単位選択回路１０３Ｔから
出力された各信号が入力する、それぞれ少なくとも１以
上の第２の単位遅延回路１０１ＡＴにより構成される２
本の第２の遅延線１０１Ａと、ＮＡＮＤ演算を実行する
ＮＡＮＤ５５とから構成される。
【０１１２】また、上記第２の発振器１０２Ｈは、第１
の選択回路列１００Ｓから出力された信号が入力する、
少なくとも１以上の第３の単位選択回路１０４Ｔにより
構成される第３の選択回路列１０４と、この第３の選択
回路列１０４を構成するそれぞれの第３の単位選択回路
１０４Ｔから出力された信号がそれぞれ入力する、少な
くとも１以上の第３の単位遅延回路１０２ＡＴにより構
成される２本の第３の遅延線１０２Ａと、ＮＡＮＤ演算
を実行するＮＡＮＤ５６とから構成される。
の選択回路列１００Ｓから出力された信号が入力する、
少なくとも１以上の第３の単位選択回路１０４Ｔにより
構成される第３の選択回路列１０４と、この第３の選択
回路列１０４を構成するそれぞれの第３の単位選択回路
１０４Ｔから出力された信号がそれぞれ入力する、少な
くとも１以上の第３の単位遅延回路１０２ＡＴにより構
成される２本の第３の遅延線１０２Ａと、ＮＡＮＤ演算
を実行するＮＡＮＤ５６とから構成される。
【０１１３】データ１０７は、同期式遅延回路１００の
第１の遅延線１００Ａに入力し、この第１の遅延線１０
０Ａ上を遅延して伝達する。また、第１の遅延線１００
Ａを構成するそれぞれの第１の単位遅延回路１００Ｔか
ら出力された信号と、データ１０７は、第１の選択回路
列１００Ｓに入力し、第１の選択回路列１００Ｓを構成
する各第１の単位選択回路１００ＳＴは、それぞれ信号
を第１の発振器１０１Ｈ、及び第２の発振器１０２Ｈに
出力する。
第１の遅延線１００Ａに入力し、この第１の遅延線１０
０Ａ上を遅延して伝達する。また、第１の遅延線１００
Ａを構成するそれぞれの第１の単位遅延回路１００Ｔか
ら出力された信号と、データ１０７は、第１の選択回路
列１００Ｓに入力し、第１の選択回路列１００Ｓを構成
する各第１の単位選択回路１００ＳＴは、それぞれ信号
を第１の発振器１０１Ｈ、及び第２の発振器１０２Ｈに
出力する。
【０１１４】また、データ１０７は、第１の発振器１０
１ＨのＮＡＮＤ５５に入力する。また、同期式遅延回路
１００の第１の選択回路列１００Ｓから出力された各信
号は、第１の発振器１０１Ｈの第２の選択回路列１０３
に入力し、この第２の選択回路列１０３を構成する各第
２の単位選択回路１０３Ｔから出力された信号は、それ
ぞれ交互に、２本の第２の遅延線１０１Ａに入力する。
２本の第２の遅延線１０１Ａ上の信号は、ＮＡＮＤ５５
に出力され、このＮＡＮＤ５５からは第１のクロックＡ
がパルス合成回路５に出力される。
１ＨのＮＡＮＤ５５に入力する。また、同期式遅延回路
１００の第１の選択回路列１００Ｓから出力された各信
号は、第１の発振器１０１Ｈの第２の選択回路列１０３
に入力し、この第２の選択回路列１０３を構成する各第
２の単位選択回路１０３Ｔから出力された信号は、それ
ぞれ交互に、２本の第２の遅延線１０１Ａに入力する。
２本の第２の遅延線１０１Ａ上の信号は、ＮＡＮＤ５５
に出力され、このＮＡＮＤ５５からは第１のクロックＡ
がパルス合成回路５に出力される。
【０１１５】また、データ１０７をインバータ１５によ
り反転された信号は、第２の発振器１０２ＨのＮＡＮＤ
５６に入力する。また、同期式遅延回路１００の第１の
選択回路列１００Ｓから出力された各信号は、第２の発
振器１０２Ｈの第３の選択回路列１０４に入力し、この
第３の選択回路列１０４を構成する各第３の単位選択回
路１０４Ｔから出力された信号は、それぞれ交互に、２
本の第３の遅延線１０２Ａに入力する。２本の第３の遅
延線１０２Ａ上の信号は、ＮＡＮＤ５６に出力され、こ
のＮＡＮＤ５６からは第２のクロックＢがパルス合成回
路５に出力される。
り反転された信号は、第２の発振器１０２ＨのＮＡＮＤ
５６に入力する。また、同期式遅延回路１００の第１の
選択回路列１００Ｓから出力された各信号は、第２の発
振器１０２Ｈの第３の選択回路列１０４に入力し、この
第３の選択回路列１０４を構成する各第３の単位選択回
路１０４Ｔから出力された信号は、それぞれ交互に、２
本の第３の遅延線１０２Ａに入力する。２本の第３の遅
延線１０２Ａ上の信号は、ＮＡＮＤ５６に出力され、こ
のＮＡＮＤ５６からは第２のクロックＢがパルス合成回
路５に出力される。
【０１１６】第１の発振器１０１Ｈから出力された第１
のクロックＡ、及び第２の発振器１０２Ｈから出力され
た第２のクロックＢは、パルス合成回路５に入力し、パ
ルス合成回路５はこの２つのクロックを合成して抽出ク
ロック１１０として出力する。
のクロックＡ、及び第２の発振器１０２Ｈから出力され
た第２のクロックＢは、パルス合成回路５に入力し、パ
ルス合成回路５はこの２つのクロックを合成して抽出ク
ロック１１０として出力する。
【０１１７】このように、この第４の実施形態に係るク
ロックリカバリ回路においては、第３の実施形態と同様
に、同期式遅延回路１００、第１の発振器１０１Ｈ、第
２の発振器１０２Ｈ、遅延回路１０５、及びラッチ回路
１０６とから構成される。そして、データ１０７が、第
１の発振器１０１Ｈに入力し、また、同じくデータ１０
７が反転した後、第２の発振器１０２Ｈに入力する。
ロックリカバリ回路においては、第３の実施形態と同様
に、同期式遅延回路１００、第１の発振器１０１Ｈ、第
２の発振器１０２Ｈ、遅延回路１０５、及びラッチ回路
１０６とから構成される。そして、データ１０７が、第
１の発振器１０１Ｈに入力し、また、同じくデータ１０
７が反転した後、第２の発振器１０２Ｈに入力する。
【０１１８】但し、この第４の実施形態では、参照クロ
ック１０８が存在せず、同期式遅延回路１００に入力し
たデータ１０７の、最小ピッチの１／２の周期になるよ
うに第１の発振器１０１Ｈ、第２の発振器１０２Ｈにお
ける、第２の遅延線１０１Ａ、及び、第３の遅延線１０
２Ａを構成する各素子の数、及び発振周期を決定する。
ック１０８が存在せず、同期式遅延回路１００に入力し
たデータ１０７の、最小ピッチの１／２の周期になるよ
うに第１の発振器１０１Ｈ、第２の発振器１０２Ｈにお
ける、第２の遅延線１０１Ａ、及び、第３の遅延線１０
２Ａを構成する各素子の数、及び発振周期を決定する。
【０１１９】次に、この第４の実施形態に係るクロック
リカバリ回路の動作について以下にさらに詳細に説明す
る。
リカバリ回路の動作について以下にさらに詳細に説明す
る。
【０１２０】データ１０７がＨｉｇｈのパルスの時に
は、第１の発振器１０１Ｈからデータ１０７の立ち上が
りエッジにタイミングが同期した第１のクロックＡが出
力され、データ１０７がＬｏｗのパルスの時には、第２
の発振器１０２Ｈからデータ１０７の立ち下がりエッジ
にタイミングが同期した第２のクロックＢが出力され、
これら２つのクロックがパルス合成回路５に入力して合
成され、抽出クロック１１０として出力される。
は、第１の発振器１０１Ｈからデータ１０７の立ち上が
りエッジにタイミングが同期した第１のクロックＡが出
力され、データ１０７がＬｏｗのパルスの時には、第２
の発振器１０２Ｈからデータ１０７の立ち下がりエッジ
にタイミングが同期した第２のクロックＢが出力され、
これら２つのクロックがパルス合成回路５に入力して合
成され、抽出クロック１１０として出力される。
【０１２１】また、この第４の実施形態では、上述の第
１から第３の実施形態と同様に、抽出クロック１１０
は、ラッチ回路１０６に出力され、ラッチ回路１０６で
は、遅延回路１０５を介してデータ１０７が入力し、抽
出クロック１１０にラッチされ、抽出クロック１１０と
共に再生データ１０９として次段に送られる。
１から第３の実施形態と同様に、抽出クロック１１０
は、ラッチ回路１０６に出力され、ラッチ回路１０６で
は、遅延回路１０５を介してデータ１０７が入力し、抽
出クロック１１０にラッチされ、抽出クロック１１０と
共に再生データ１０９として次段に送られる。
【０１２２】次に、上述の図５の（ａ）に示される本発
明に係るクロックリカバリ回路の第４の実施形態におけ
る各信号のタイミングについて、図５の（ｂ）を参照し
て説明する。図５の（ｂ）に、図５の（ａ）に示される
各信号のタイミングチャートを示す。
明に係るクロックリカバリ回路の第４の実施形態におけ
る各信号のタイミングについて、図５の（ｂ）を参照し
て説明する。図５の（ｂ）に、図５の（ａ）に示される
各信号のタイミングチャートを示す。
【０１２３】図５の（ｂ）には、データ１０７と、第１
のクロックＡと、第２のクロックＢと、抽出クロック１
１０と、再生データ１０９とのタイミングチャートを示
す。
のクロックＡと、第２のクロックＢと、抽出クロック１
１０と、再生データ１０９とのタイミングチャートを示
す。
【０１２４】図５の（ｂ）に示されるように、データ１
０７の立ち上がりに同期して、データ１０７がＨｉｇｈ
状態の間、第１のクロックＡが出力され、参照クロック
１０８の立ち下がりに同期して、データ１０７がＬｏｗ
状態の間、第２のクロックＢが出力されている。そし
て、抽出クロック１１０がデータ１０７に同期し、ま
た、再生データ１０９も同期している。また、データ１
０７においては、プレアンブル１１１が付与されてい
る。
０７の立ち上がりに同期して、データ１０７がＨｉｇｈ
状態の間、第１のクロックＡが出力され、参照クロック
１０８の立ち下がりに同期して、データ１０７がＬｏｗ
状態の間、第２のクロックＢが出力されている。そし
て、抽出クロック１１０がデータ１０７に同期し、ま
た、再生データ１０９も同期している。また、データ１
０７においては、プレアンブル１１１が付与されてい
る。
【０１２５】従って、この第４の実施形態によれば、ク
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により構成しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
ロックリカバリ回路におけるデータ１０７に対する抽出
クロック１１０の同期を論理回路により構成しているこ
とから、電圧変動等に伴う同期誤差が発生しにくく、さ
らに、同期時間を短縮することができる。
【０１２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、同期式遅延回路において、参照クロック、デ
ータの最小パルス、若しくは、最小パルスピッチからク
ロックを再生するので、同期状態を得るまで最小１デー
タパルスで可能となり、同期時間を短縮することが可能
なクロックリカバリ回路を提供することができる。
によれば、同期式遅延回路において、参照クロック、デ
ータの最小パルス、若しくは、最小パルスピッチからク
ロックを再生するので、同期状態を得るまで最小１デー
タパルスで可能となり、同期時間を短縮することが可能
なクロックリカバリ回路を提供することができる。
【図１】本発明に係るクロックリカバリ回路の一実施形
態のブロック図である。
態のブロック図である。
【図２】（ａ）が、本発明に係るクロックリカバリ回路
の第１の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
の第１の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
【図３】（ａ）が、本発明に係るクロックリカバリ回路
の第２の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
の第２の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
【図４】（ａ）が、本発明に係るクロックリカバリ回路
の第３の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
の第３の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
【図５】（ａ）が、本発明に係るクロックリカバリ回路
の第４の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
の第４の実施形態の回路図であり、（ｂ）が、（ａ）に
示されるクロックリカバリ回路の各信号のタイミングチ
ャートである。
【図６】従来のクロックリカバリ回路のブロック図であ
る。
る。
【図７】図６に示される従来のクロックリカバリ回路の
各信号のタイミングチャートである。
各信号のタイミングチャートである。
５ パルス合成回路 １５ インバータ ５１，５２，５３，５４，５５，５６ ＮＡＮＤ １００Ａ 第１の遅延線 １００Ｔ 第１の単位遅延回路 １００Ｓ 第１の選択回路列 １００ＳＴ 第１の単位選択回路 １０１ 第１の同期式遅延回路 １０１Ａ，１０１Ｂ 第１の遅延線 １０１ＡＴ，１０１ＢＴ 第１の単位遅延回路 １０１Ｈ 第１の発振器 １０２ 第２の同期式遅延回路 １０２Ａ，１０２Ｂ 第２の遅延線 １０２ＡＴ，１０２ＢＴ 第２の単位遅延回路 １０２Ｈ 第２の発振器 １０３ 第１の選択回路列 １０３Ｔ 第１の単位選択回路 １０４ 第２の選択回路列 １０４Ｔ 第２の単位選択回路 １０５ 遅延回路 １０６ ラッチ回路（Ｄ−Ｆ／Ｆ） １０７ データ １０８ 参照クロック １０９ 再生データ １１０ 抽出クロック
Claims (8)
- 【請求項１】 参照クロック、及びデータが入力し、第
１のクロックを出力する第１の同期式遅延回路と、 前記データを反転して出力するインバータと、 前記参照クロック、及び前記インバータから出力された
反転されたデータとが入力し、第２のクロックを出力す
る第２の同期遅延回路と、 前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、 前記第１の同期式遅延回路から出力された第１のクロッ
クと、前記第２の同期式遅延回路から出力された第２の
クロックとが入力し、これらの入力したクロックを合成
して抽出クロックとして出力するパルス合成回路と、 前記パルス合成回路から出力された抽出クロックがＤ端
子に入力することにより、前記遅延回路において遅延さ
れているデータをラッチして再生データとして出力する
Ｄ−Ｆ／Ｆとを有し、 前記第１の同期式遅延回路が、 前記参照クロックが入力する、少なくとも１以上の第１
の単位遅延回路により構成される第１の遅延線と、 前記第１の遅延線を構成するそれぞれの第１の単位遅延
回路から出力された前記参照クロックが入力し、前記デ
ータに基づき導通状態となる少なくとも１以上の第１の
単位選択回路により構成される第１の選択回路列と、 前記データと、前記第１の選択回路列から出力された参
照クロックとが入力し、第１のクロックを出力する第１
のＮＡＮＤとを有し、 前記第２の同期式遅延回路が、 前記参照クロックが入力する、少なくとも１以上の第２
の単位遅延回路により構成される第２の遅延線と、 前記第２の遅延線を構成するそれぞれの第２の単位遅延
回路から出力された前記参照クロックが入力し、前記反
転されたデータに基づき導通状態となる少なくとも１以
上の第２の単位選択回路により構成される第２の選択回
路列と、 前記インバータにより反転されたデータと、前記第２の
選択回路列から出力された参照クロックとが入力し、第
２のクロックを出力する第２のＮＡＮＤとを有すること
を特徴とするクロックリカバリ回路。 - 【請求項２】 前記パルス合成回路が、第３のＮＡＮＤ
により構成されていることを特徴とする請求項１記載の
クロックリカバリ回路。 - 【請求項３】 参照クロック、及びデータが入力し、第
１のクロックを出力する第１の同期式遅延回路と、 前記データを反転して出力するインバータと、 前記参照クロックと、前記インバータから出力された反
転されたデータとが入力し、第２のクロックを出力する
第２の同期式遅延回路と、 前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、 前記第１の同期式遅延回路から出力された第１のクロッ
クと、前記第２の同期式遅延回路から出力された第２の
クロックとが入力し、これらの入力したクロックを合成
して抽出クロックとして出力するパルス合成回路と、 前記パルス合成回路から出力された抽出クロックがＤ端
子に入力することにより、前記遅延回路において遅延さ
れているデータをラッチして再生データとして出力する
Ｄ−Ｆ／Ｆとを有し、 前記第１の同期式遅延回路が、 前記参照クロックが入力する、少なくとも１以上の第１
の単位遅延回路により構成される第１の遅延線と、 前記参照クロック、及び前記第１の遅延線を構成するそ
れぞれの第１の単位遅延回路から出力された前記参照ク
ロックが入力し、前記データに基づき導通状態となる少
なくとも１以上の第１の単位選択回路により構成される
第１の選択回路列と、 前記第１の選択回路列を構成するそれぞれの第１の単位
選択回路から出力された前記クロックを入力する、少な
くとも１以上の第２の単位遅延回路により構成される第
２の遅延線と、 前記データと、前記第２の遅延線から出力された参照ク
ロックとが入力する第１のＮＡＮＤとを有し、 前記第２の同期式遅延回路が、 前記参照クロックが入力する、少なくとも１以上の第３
の単位遅延回路により構成される第３の遅延線と、 前記参照クロック、及び前記第３の遅延線を構成するそ
れぞれの第３の単位遅延回路から出力された前記参照ク
ロックが入力し、前記インバータにより反転されたデー
タに基づき導通状態となる少なくとも１以上の第２の単
位選択回路により構成される第２の選択回路列と、 前記第２の選択回路列を構成するそれぞれの第２の単位
選択回路から出力された前記参照クロックを入力する、
少なくとも１以上の第４の単位遅延回路から構成される
第４の遅延線と、 前記インバータにより反転されたデータと、前記第４の
遅延線から出力された参照クロックとが入力する第２の
ＮＡＮＤとを有することを特徴とするクロックリカバリ
回路。 - 【請求項４】 前記パルス合成回路が、第３のＮＡＮＤ
により構成されていることを特徴とする請求項３記載の
クロックリカバリ回路。 - 【請求項５】 参照クロックを入力する同期式遅延回路
と、 データを入力して、第１のクロックを出力する第１の発
振器と、 前記データを反転して出力するインバータと、 前記インバータから出力された反転されたデータを入力
して、第２のクロックを出力する第２の発振器と、 前記第１の発振器から出力された第１のクロックと、前
記第２の発振器から出力された第２のクロックとを合成
して抽出クロックとして出力するパルス合成回路と、 前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、 前記パルス合成回路から出力された抽出クロックがＤ端
子に入力することにより、前記遅延回路において遅延さ
れているデータをラッチして再生データとして出力する
Ｄ−Ｆ／Ｆとを有し、 前記同期式遅延回路が、 前記参照クロックが入力し、少なくとも１以上の第１の
単位遅延回路により構成される第１の遅延線と、 前記参照クロック、及び前記第１の遅延線を構成するそ
れぞれの第１の単位遅延回路から出力された前記参照ク
ロックが入力する、少なくとも１以上の第１の単位選択
回路により構成される第１の選択回路列とを有し、 前記第１の発振器が、 前記第１の選択回路列を構成するそれぞれの第１の単位
選択回路から出力された参照クロックが入力する、少な
くとも１以上の第２の単位選択回路により構成される第
２の選択回路列と、 前記第２の選択回路列を構成するそれぞれの第２の単位
選択回路から出力された参照クロックが入力する、少な
くとも１以上の第２の単位遅延回路により構成される第
２の遅延線と、 前記データと、前記第２の遅延線から出力された参照ク
ロックが入力し、前記第２の選択回路列を構成するそれ
ぞれの第２の単位選択回路、及び、前記パルス合成回路
に第１のクロックを出力する第１のＮＡＮＤとを有し、 前記第２の発振器が、 前記第１の選択回路列を構成するそれぞれの第１の単位
選択回路から出力された参照クロックが入力する、少な
くとも１以上の第３の単位選択回路により構成される第
３の選択回路列と、 前記第３の選択回路列を構成するそれぞれの第３の単位
選択回路から出力された参照クロックが入力する、少な
くとも１以上の第３の単位遅延回路により構成される第
３の遅延線と、 前記インバータにより反転されたデータと、前記第３の
遅延線から出力された参照クロックとが入力し、前記第
３の選択回路列を構成するそれぞれの第３の単位選択回
路、及び、前記パルス合成回路に第２のクロックを出力
する第２のＮＡＮＤとを有することを特徴とするクロッ
クリカバリ回路。 - 【請求項６】 前記パルス合成回路が、第３のＮＡＮＤ
により構成されていることを特徴とする請求項５記載の
クロックリカバリ回路。 - 【請求項７】 データを入力する同期式遅延回路と、 前記データを入力し、第１のクロックを出力する第１の
発振器と、 前記データを入力して、反転されたデータを出力するイ
ンバータと、 前記インバータから出力された前記反転されたデータが
入力し、第２のクロックを出力する第２の発振器と、 前記第１の発振器から出力された第１のクロックと、前
記第２の発振器から出力された第２のクロックとを入力
し、該入力した２つのクロックを合成し、抽出クロック
として出力するパルス合成回路と、 前記データが入力し、該入力したデータを遅延させて出
力する遅延回路と、 前記パルス合成回路から出力された抽出クロックがＤ端
子に入力することにより、前記遅延回路から出力された
遅延されたデータをラッチして再生データとして出力す
るＤ−Ｆ／Ｆとを有し、 前記同期式遅延回路が、 前記データが入力し、少なくとも１以上の第１の単位遅
延回路により構成される第１の遅延線と、 前記データ、及び、前記第１の遅延線を構成するそれぞ
れの第１の単位遅延回路から出力されたデータが入力す
る、少なくとも１以上の第１の単位選択回路により構成
される第１の選択回路列とを有し、 前記第１の発振器が、 前記第１の選択回路列を構成するそれぞれの第１の単位
選択回路から出力されたデータを入力する、少なくとも
１以上の第２の単位選択回路により構成される第２の選
択回路列と、 前記第２の選択回路列を構成するそれぞれの第２の単位
選択回路から出力されたデータを入力する、少なくとも
１以上の第２の単位遅延回路により構成される２本の第
２の遅延線と、 前記データ、及び、前記２本の第２の遅延線から出力さ
れたデータを入力し、前記第２の選択回路列を構成する
それぞれの第２の単位選択回路、及び、前記パルス合成
回路に第１のクロックを出力する第１のＮＡＮＤとを有
し、 前記第２の発振器が、 前記第１の選択回路列を構成するそれぞれの第１の単位
選択回路から出力されたデータを入力する、少なくとも
１以上の第３の単位選択回路により構成される第３の選
択回路列と、 前記第３の選択回路列を構成するそれぞれの第３の単位
選択回路から出力されたデータを入力する、少なくとも
１以上の第３の単位遅延回路により構成される２本の第
３の遅延線と、 前記データ、及び、前記２本の第３の遅延線から出力さ
れたデータを入力し、前記第３の選択回路列を構成する
それぞれの第３の単位選択回路、及び、前記パルス合成
回路に第２のクロックを出力する第２のＮＡＮＤとを有
することを特徴とするクロックリカバリ回路。 - 【請求項８】 前記パルス合成回路が、第３のＮＡＮＤ
により構成されていることを特徴とする請求項７記載の
クロックリカバリ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320097A JP3019814B2 (ja) | 1997-09-18 | 1997-09-18 | クロックリカバリ回路 |
| TW087115272A TW437154B (en) | 1997-09-18 | 1998-09-14 | Clock recovery circuit |
| US09/154,037 US6275547B1 (en) | 1997-09-18 | 1998-09-16 | Clock recovery circuit |
| KR1019980038455A KR100295121B1 (ko) | 1997-09-18 | 1998-09-17 | 클럭 복구 회로 |
| CN98120012A CN1089504C (zh) | 1997-09-18 | 1998-09-18 | 时钟恢复电路 |
| DE69833715T DE69833715T2 (de) | 1997-09-18 | 1998-09-18 | Taktrückgewinnungsschaltung |
| EP98117775A EP0903885B1 (en) | 1997-09-18 | 1998-09-18 | Clock recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320097A JP3019814B2 (ja) | 1997-09-18 | 1997-09-18 | クロックリカバリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198132A JPH1198132A (ja) | 1999-04-09 |
| JP3019814B2 true JP3019814B2 (ja) | 2000-03-13 |
Family
ID=17247953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25320097A Expired - Fee Related JP3019814B2 (ja) | 1997-09-18 | 1997-09-18 | クロックリカバリ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6275547B1 (ja) |
| EP (1) | EP0903885B1 (ja) |
| JP (1) | JP3019814B2 (ja) |
| KR (1) | KR100295121B1 (ja) |
| CN (1) | CN1089504C (ja) |
| DE (1) | DE69833715T2 (ja) |
| TW (1) | TW437154B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69939291D1 (de) * | 1998-04-28 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Eingangsschaltung |
| US6985547B2 (en) * | 1999-09-27 | 2006-01-10 | The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations | System and method of digital system performance enhancement |
| US6760392B1 (en) * | 1999-11-12 | 2004-07-06 | Advanced Micro Devices, Inc. | Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios |
| US7187721B1 (en) * | 2000-02-09 | 2007-03-06 | Rambus Inc. | Transition-time control in a high-speed data transmitter |
| JP3386031B2 (ja) * | 2000-03-06 | 2003-03-10 | 日本電気株式会社 | 同期遅延回路及び半導体集積回路装置 |
| US6895188B1 (en) * | 2000-04-10 | 2005-05-17 | Sprint Communications Company L.P. | Optical signal reshaping to mitigate polarization mode dispersion |
| US7233637B2 (en) * | 2000-04-17 | 2007-06-19 | Adaptive Networks, Inc. | Wideband communication using delay line clock multiplier |
| AU6195401A (en) * | 2000-05-24 | 2001-12-03 | John W. Bogdan | High resolution phase frequency detectors |
| US6748027B1 (en) * | 2000-08-10 | 2004-06-08 | Intel Corporation | CMI signal timing recovery |
| US6748039B1 (en) * | 2000-08-11 | 2004-06-08 | Advanced Micro Devices, Inc. | System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system |
| US6904537B1 (en) | 2001-08-27 | 2005-06-07 | Network Elements, Inc. | Data transmission across asynchronous time domains using phase-shifted data packet |
| CN1295902C (zh) * | 2003-07-08 | 2007-01-17 | 上海大学 | 高速突发式时钟和数据恢复器 |
| US7091764B2 (en) * | 2004-11-05 | 2006-08-15 | Infineon Technologies Ag | Duty distortion detector |
| US7102403B2 (en) | 2005-02-03 | 2006-09-05 | Mediatek Incorporation | Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof |
| KR100734263B1 (ko) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| JP5397025B2 (ja) * | 2009-06-02 | 2014-01-22 | ソニー株式会社 | クロック再生装置および電子機器 |
| CN101800062A (zh) * | 2010-04-02 | 2010-08-11 | 福州思迈特数码科技有限公司 | 实现音频升频的车载dvd导航影音装置 |
| US8922150B1 (en) * | 2012-07-18 | 2014-12-30 | The Johns Hopkins University | Differential serial driver |
| KR102151184B1 (ko) * | 2013-07-24 | 2020-09-02 | 삼성전자주식회사 | 클록 데이터 복원 회로 및 이를 포함하는 타이밍 컨트롤러 그리고 이의 구동 방법 |
| KR102378768B1 (ko) * | 2018-08-21 | 2022-03-29 | 한국전자통신연구원 | 클럭의 위상을 조정하기 위한 전자 회로 |
| KR102635773B1 (ko) * | 2018-09-13 | 2024-02-08 | 삼성전자주식회사 | 저장 장치 |
| US10991426B2 (en) * | 2019-01-25 | 2021-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device current limiter |
| DE102019132067A1 (de) | 2019-01-25 | 2020-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strombegrenzer für speichervorrichtung |
| CN115051700A (zh) * | 2021-03-09 | 2022-09-13 | 长鑫存储技术(上海)有限公司 | 交错信号产生电路 |
| CN113746427B (zh) * | 2021-11-05 | 2022-02-11 | 深圳飞骧科技股份有限公司 | 一种rc振荡电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795988A (en) * | 1986-11-18 | 1989-01-03 | Britz William J | Low distortion oscillator |
| US4975929A (en) * | 1989-09-11 | 1990-12-04 | Raynet Corp. | Clock recovery apparatus |
| US5237290A (en) * | 1992-05-08 | 1993-08-17 | At&T Bell Laboratories | Method and apparatus for clock recovery |
| US5592519A (en) * | 1994-06-22 | 1997-01-07 | Alcatel Network Systems, Inc. | Dual frequency clock recovery using common multitap line |
| DE19534693A1 (de) * | 1995-09-19 | 1997-03-20 | Phoenix Contact Gmbh & Co | Schaltungsanordnung zur Teilnehmersynchronisation bei asynchroner bitserieller Datenübertragung |
-
1997
- 1997-09-18 JP JP25320097A patent/JP3019814B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-14 TW TW087115272A patent/TW437154B/zh not_active IP Right Cessation
- 1998-09-16 US US09/154,037 patent/US6275547B1/en not_active Expired - Lifetime
- 1998-09-17 KR KR1019980038455A patent/KR100295121B1/ko not_active IP Right Cessation
- 1998-09-18 CN CN98120012A patent/CN1089504C/zh not_active Expired - Fee Related
- 1998-09-18 EP EP98117775A patent/EP0903885B1/en not_active Expired - Lifetime
- 1998-09-18 DE DE69833715T patent/DE69833715T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0903885A3 (en) | 2003-05-28 |
| DE69833715D1 (de) | 2006-05-04 |
| TW437154B (en) | 2001-05-28 |
| US6275547B1 (en) | 2001-08-14 |
| CN1089504C (zh) | 2002-08-21 |
| CN1211853A (zh) | 1999-03-24 |
| KR19990029900A (ko) | 1999-04-26 |
| DE69833715T2 (de) | 2006-11-23 |
| KR100295121B1 (ko) | 2001-07-12 |
| EP0903885B1 (en) | 2006-03-08 |
| JPH1198132A (ja) | 1999-04-09 |
| EP0903885A2 (en) | 1999-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3019814B2 (ja) | クロックリカバリ回路 | |
| US5799048A (en) | Phase detector for clock synchronization and recovery | |
| US5887040A (en) | High speed digital data retiming apparatus | |
| JPH0715322A (ja) | クロック整合回路を有する集積回路と発振器により生成されたクロック出力信号と基準クロック信号とを整合する方法 | |
| JP2000354029A (ja) | 同期クロックを発生させるための回路 | |
| US7071750B2 (en) | Method for multiple-phase splitting by phase interpolation and circuit the same | |
| JP3039466B2 (ja) | クロックリカバリ回路 | |
| US5726651A (en) | Device for serializing high flow of binary data | |
| JPH09148907A (ja) | 同期式半導体論理装置 | |
| JP2595887B2 (ja) | ビット同期回路 | |
| JPS6331212A (ja) | 位相同期回路 | |
| US20050271178A1 (en) | Phase adjusting circuit for minimized irregularities at phase steps | |
| JP3717290B2 (ja) | 集積回路装置 | |
| JP2000244315A (ja) | ジッタを軽減した位相同期ループ回路 | |
| JPH0832569A (ja) | クロック再生回路 | |
| KR100212551B1 (ko) | 개선된 동기 클럭 발생장치 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JP2003258781A (ja) | クロック生成回路およびそれを用いたデータ抽出回路 | |
| JPH0722915Y2 (ja) | デジタル自動最適位相同期回路 | |
| JPH0422221A (ja) | デジタル位相同期装置 | |
| JPS58151143A (ja) | 多重信号分離回路 | |
| JPH11195969A (ja) | クロックジェネレータ | |
| JPH08321772A (ja) | Ｐｌｌ回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH0832567A (ja) | 複数の信号系のｐｌｌ使用による同期切替え方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |