JPH0832567A - 複数の信号系のｐｌｌ使用による同期切替え方法 - Google Patents
複数の信号系のｐｌｌ使用による同期切替え方法Info
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- JPH0832567A JPH0832567A JP15981794A JP15981794A JPH0832567A JP H0832567 A JPH0832567 A JP H0832567A JP 15981794 A JP15981794 A JP 15981794A JP 15981794 A JP15981794 A JP 15981794A JP H0832567 A JPH0832567 A JP H0832567A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 基準クロックと此れに同期したタイミング信
号とを１信号系とした同一周期で互の位相のみ異なる複
数の信号系を、ＰＬＬを使用して互に同期した状態で切
替える同期切替え方法に関し、ＰＬＬ出力のクロックと
タイミング信号に余剰パルスや不足パルスを生じること
無く、其のタイミング信号の周期がクロックに比して長
い場合でも、ＰＬＬの動作が安定な複数の信号系の同期
切替え方法を目的とする。 【構成】 複数の信号系から選択された１信号系の基準
クロックに同期した一定数ｎのクロックを，基準のタイ
ミング信号の周期でバースト状に発生する基準側バース
トクロック発生回路(1) と該ＰＬＬ出力のクロックとタ
イミング信号に追従した同様のクロックをバースト状に
発生する追従側バーストクロック発生回路(2)とを具
え、複数の信号系の切替に際し、ＰＬＬ出力のクロック
と其れに随伴するタイミング信号とを、基準クロックと
タイミング信号との同期関係を保持したまま切替えるよ
うに構成する。
号とを１信号系とした同一周期で互の位相のみ異なる複
数の信号系を、ＰＬＬを使用して互に同期した状態で切
替える同期切替え方法に関し、ＰＬＬ出力のクロックと
タイミング信号に余剰パルスや不足パルスを生じること
無く、其のタイミング信号の周期がクロックに比して長
い場合でも、ＰＬＬの動作が安定な複数の信号系の同期
切替え方法を目的とする。 【構成】 複数の信号系から選択された１信号系の基準
クロックに同期した一定数ｎのクロックを，基準のタイ
ミング信号の周期でバースト状に発生する基準側バース
トクロック発生回路(1) と該ＰＬＬ出力のクロックとタ
イミング信号に追従した同様のクロックをバースト状に
発生する追従側バーストクロック発生回路(2)とを具
え、複数の信号系の切替に際し、ＰＬＬ出力のクロック
と其れに随伴するタイミング信号とを、基準クロックと
タイミング信号との同期関係を保持したまま切替えるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、基準クロックと此れに
同期したタイミング信号とを１信号系として扱った同一
周期で互の位相のみ異なる複数の信号系を、所謂ＰＬＬ
を使用して互に同期した状態で切り替える複数の信号系
のＰＬＬ使用による同期切替え方法に関するものであ
る。通信および情報処理の分野で互に同期した複数の同
期システムが構築される場合、各信号系のデータ相互の
交換操作、データの多重分離、予備系をもつ冗長システ
ムとして障害システムを救済する等の場合に、伝送デー
タの喪失を避ける為に、複数の信号系を互に同期した状
態で切替えることが求められる場合がある。一般に、ク
ロックとタイミング信号を１信号系とした複数の信号系
の場合は、伝送信号の種別と周波数までは統一する事が
出来ても、伝送径路の相違による受端での信号相互の位
相までを完全に一致させる事は困難である。この様な場
合、単純に各信号の切替えを行うと、切り替えられた出
力のクロックとタイミング信号に、余剰パルスが発生し
たり，欠損パルスが発生する可能性がある。これ等の余
剰パルスや欠損パルスの発生を防止する一方法として基
準クロックやタイミング信号とのＰＬＬ使用による同期
切替方法がある。
同期したタイミング信号とを１信号系として扱った同一
周期で互の位相のみ異なる複数の信号系を、所謂ＰＬＬ
を使用して互に同期した状態で切り替える複数の信号系
のＰＬＬ使用による同期切替え方法に関するものであ
る。通信および情報処理の分野で互に同期した複数の同
期システムが構築される場合、各信号系のデータ相互の
交換操作、データの多重分離、予備系をもつ冗長システ
ムとして障害システムを救済する等の場合に、伝送デー
タの喪失を避ける為に、複数の信号系を互に同期した状
態で切替えることが求められる場合がある。一般に、ク
ロックとタイミング信号を１信号系とした複数の信号系
の場合は、伝送信号の種別と周波数までは統一する事が
出来ても、伝送径路の相違による受端での信号相互の位
相までを完全に一致させる事は困難である。この様な場
合、単純に各信号の切替えを行うと、切り替えられた出
力のクロックとタイミング信号に、余剰パルスが発生し
たり，欠損パルスが発生する可能性がある。これ等の余
剰パルスや欠損パルスの発生を防止する一方法として基
準クロックやタイミング信号とのＰＬＬ使用による同期
切替方法がある。
【０００２】
【従来の技術】従来の複数の信号系のＰＬＬ使用による
同期切替方法には、図５のａに示す如く、系統Ａと系統
Ｂの基準クロックと其れに同期したタイミング信号のフ
レームパルスを, 系統選択信号SLにより一方を選択して
出力する基準信号選択回路101の出力クロックを基準の
マスタクロックとし、電圧制御発振器VCO1の出力位相を
該マスタクロックの位相に同期させるＰＬＬ回路201の
出力を切替え後クロックとし、該基準信号選択回路101
の出力のフレームパルスを D入力とし該ＰＬＬ回路201
の出力の切替え後クロックを CK 入力として Q出力を得
る Dフリップフロップで構成されたフレームパルスリタ
イミング回路21の出力を切替え後フレームパルスとする
(1)マスタクロック追従型の方法か、同図のｂに示す如
く、系統Ａと系統Ｂのフレームパルスを, 系統選択信号
SLにより選択し出力する基準信号選択回路102の出力の
フレームパルスを基準とし電圧制御発振器VCO2の出力の
位相を該フレームパルスの位相に同期させるＰＬＬ回路
202の出力を切替え後クロックとし、該ＰＬＬ回路202の
出力の切替え後クロックを所定の比率で分周する分周器
で構成されたフレームパルス生成回路22の出力を切替え
後フレームパルスとする (2)フレームパルス追従型の方
法の二つの方法があった。
同期切替方法には、図５のａに示す如く、系統Ａと系統
Ｂの基準クロックと其れに同期したタイミング信号のフ
レームパルスを, 系統選択信号SLにより一方を選択して
出力する基準信号選択回路101の出力クロックを基準の
マスタクロックとし、電圧制御発振器VCO1の出力位相を
該マスタクロックの位相に同期させるＰＬＬ回路201の
出力を切替え後クロックとし、該基準信号選択回路101
の出力のフレームパルスを D入力とし該ＰＬＬ回路201
の出力の切替え後クロックを CK 入力として Q出力を得
る Dフリップフロップで構成されたフレームパルスリタ
イミング回路21の出力を切替え後フレームパルスとする
(1)マスタクロック追従型の方法か、同図のｂに示す如
く、系統Ａと系統Ｂのフレームパルスを, 系統選択信号
SLにより選択し出力する基準信号選択回路102の出力の
フレームパルスを基準とし電圧制御発振器VCO2の出力の
位相を該フレームパルスの位相に同期させるＰＬＬ回路
202の出力を切替え後クロックとし、該ＰＬＬ回路202の
出力の切替え後クロックを所定の比率で分周する分周器
で構成されたフレームパルス生成回路22の出力を切替え
後フレームパルスとする (2)フレームパルス追従型の方
法の二つの方法があった。
【０００３】
【発明が解決しようとする課題】然し、伝送データのク
ロックの高速化に伴って、複数の信号系の間の相対的な
位相差が増加するので、上記の従来方法の (1)マスタク
ロック追従型の方法は、基準信号選択回路101 による系
統Ａと系統Ｂとの切替時のＰＬＬ回路201の同期引込の
過程で、或るフレームパルスから次のフレームパルス迄
のクロック数が、定常状態のクロック数よりも増えて余
剰となったり, 減って不足となったりする恐れがある。
一方 (2)フレームパルス追従型の方法は、出力のフレー
ムパルスのクロック数の不確定性は無いが，フレームパ
ルスの周期がクロック周期よりも非常に大きい為に, フ
レームパルス生成回路22の分周比が大きくなり, ＰＬＬ
回路202 のループゲインが低くならざるを得ず、ＰＬＬ
出力のクロックの安定性（ジッタ，位相ずれ特性）に問
題があった。また、ＰＬＬ回路202 の応答特性も遅く設
計せざるを得なかった。
ロックの高速化に伴って、複数の信号系の間の相対的な
位相差が増加するので、上記の従来方法の (1)マスタク
ロック追従型の方法は、基準信号選択回路101 による系
統Ａと系統Ｂとの切替時のＰＬＬ回路201の同期引込の
過程で、或るフレームパルスから次のフレームパルス迄
のクロック数が、定常状態のクロック数よりも増えて余
剰となったり, 減って不足となったりする恐れがある。
一方 (2)フレームパルス追従型の方法は、出力のフレー
ムパルスのクロック数の不確定性は無いが，フレームパ
ルスの周期がクロック周期よりも非常に大きい為に, フ
レームパルス生成回路22の分周比が大きくなり, ＰＬＬ
回路202 のループゲインが低くならざるを得ず、ＰＬＬ
出力のクロックの安定性（ジッタ，位相ずれ特性）に問
題があった。また、ＰＬＬ回路202 の応答特性も遅く設
計せざるを得なかった。
【０００４】更に上記説明を補足すると、基準クロック
とタイミング信号の系統が、例えば２系統あり、その２
系統の信号間の遅延差がΔt であったとする。ここで、
信号データのクロックの周期をT とすると、１クロック
T に対する遅延差Δt の比（位相差）は、Δt/T とな
る。若し、クロック周波数が２倍となって周期が T/2と
なった場合、その位相差は 2Δt/T となる。従って、遅
延差Δt が一定ならば、クロック周波数が高い程、位相
差は増大する。次に切替対象の基準信号として、クロッ
クのみに注目して追従するＰＬＬの場合を考える。若
し、切替対象の２系統のクロック間の位相差が±T/2 以
内であれば、２信号間の位相関係に影響を与えること無
く、切替えが可能である。然し、位相差が±T/2 以上と
なると、１クロック前又は１クロック後の基準クロック
に同期してしまい、随伴するタイミング信号は、結果的
に１ビット分の位相ずれを発生したままとなり、パルス
の余剰，不足を来たす。切替対象の基準信号について、
タイミング信号（一般には、フレームパルスなど）のみ
に注目して追従する場合を考える。通常、基準クロック
に随伴するタイミング信号の周波数は、クロックに比べ
て周波数が低いので、タイミング信号のみの位相比較に
より同期した追従クロックを得るには、ＰＬＬを構成す
る電圧制御発振器VCO の発振周波数を高く設定し、其の
出力を分周する分周器によって追従クロックとタイミン
グ信号とを発生させるか、周波数逓倍器によりタイミン
グ信号を逓倍しクロックを発生させる手段が用いられ
る。然しながら、位相比較器で発生する位相差は、分周
比又は逓倍比に従って増大して、追従クロックに現れ
る。すなわち、タイミング信号の周波数がクロック周波
数に対して、例えば1/1000である場合には、ＰＬＬで発
生する位相誤差，位相雑音は、追従クロックでは1000倍
に伸張されることになり、クロックとタイミング信号の
周波数比が大きくなるに従って（一般に、高速伝送回路
になる程この傾向が強い）、重大な問題となるので、Ｐ
ＬＬの安定動作は望めなくなる。
とタイミング信号の系統が、例えば２系統あり、その２
系統の信号間の遅延差がΔt であったとする。ここで、
信号データのクロックの周期をT とすると、１クロック
T に対する遅延差Δt の比（位相差）は、Δt/T とな
る。若し、クロック周波数が２倍となって周期が T/2と
なった場合、その位相差は 2Δt/T となる。従って、遅
延差Δt が一定ならば、クロック周波数が高い程、位相
差は増大する。次に切替対象の基準信号として、クロッ
クのみに注目して追従するＰＬＬの場合を考える。若
し、切替対象の２系統のクロック間の位相差が±T/2 以
内であれば、２信号間の位相関係に影響を与えること無
く、切替えが可能である。然し、位相差が±T/2 以上と
なると、１クロック前又は１クロック後の基準クロック
に同期してしまい、随伴するタイミング信号は、結果的
に１ビット分の位相ずれを発生したままとなり、パルス
の余剰，不足を来たす。切替対象の基準信号について、
タイミング信号（一般には、フレームパルスなど）のみ
に注目して追従する場合を考える。通常、基準クロック
に随伴するタイミング信号の周波数は、クロックに比べ
て周波数が低いので、タイミング信号のみの位相比較に
より同期した追従クロックを得るには、ＰＬＬを構成す
る電圧制御発振器VCO の発振周波数を高く設定し、其の
出力を分周する分周器によって追従クロックとタイミン
グ信号とを発生させるか、周波数逓倍器によりタイミン
グ信号を逓倍しクロックを発生させる手段が用いられ
る。然しながら、位相比較器で発生する位相差は、分周
比又は逓倍比に従って増大して、追従クロックに現れ
る。すなわち、タイミング信号の周波数がクロック周波
数に対して、例えば1/1000である場合には、ＰＬＬで発
生する位相誤差，位相雑音は、追従クロックでは1000倍
に伸張されることになり、クロックとタイミング信号の
周波数比が大きくなるに従って（一般に、高速伝送回路
になる程この傾向が強い）、重大な問題となるので、Ｐ
ＬＬの安定動作は望めなくなる。
【０００５】本発明の目的は、ＰＬＬの出力のクロック
やフレームパルス等のタイミング信号に，余剰パルスや
不足パルスを生じること無く、其のタイミング信号が、
フレームパルスのように，クロックに比して非常に長い
周期を持っている場合でも、ＰＬＬ動作が安定な複数の
信号系の同期切替え方法を実現することにある。
やフレームパルス等のタイミング信号に，余剰パルスや
不足パルスを生じること無く、其のタイミング信号が、
フレームパルスのように，クロックに比して非常に長い
周期を持っている場合でも、ＰＬＬ動作が安定な複数の
信号系の同期切替え方法を実現することにある。
【０００６】
【課題を解決するための手段】この目的達成のための本
発明の基本構成は、図１の原理図を参照して、基準クロ
ックと此れに同期したタイミング信号とを１信号系とし
た同一周期で互の位相のみ異なる複数の信号系を、位相
比較器4とループフィルタ5と電圧制御発振器7からなる
ＰＬＬを使用して互に同期した状態で切替える同期切替
え方法において、該複数の信号系から基準信号選択回路
3で選択された１信号系の基準クロックに同期した一定
数ｎのクロックを基準のタイミング信号の周期でバース
ト状に発生する基準側バーストクロック発生回路1と該
ＰＬＬの出力のクロックとタイミング信号に追従した同
様のクロックをバースト状に発生する追従側バーストク
ロック発生回路2とを具え、該追従側バーストクロック
発生回路2の出力の追従バーストクロックの位相が、基
準側バーストクロック発生回路1の出力の基準バースト
クロックの位相に一致するように制御し、ＰＬＬの出力
のクロックと其れに随伴するタイミング信号が、基準ク
ロックとタイミング信号との同期関係を保持したまま切
替えられるように構成する。
発明の基本構成は、図１の原理図を参照して、基準クロ
ックと此れに同期したタイミング信号とを１信号系とし
た同一周期で互の位相のみ異なる複数の信号系を、位相
比較器4とループフィルタ5と電圧制御発振器7からなる
ＰＬＬを使用して互に同期した状態で切替える同期切替
え方法において、該複数の信号系から基準信号選択回路
3で選択された１信号系の基準クロックに同期した一定
数ｎのクロックを基準のタイミング信号の周期でバース
ト状に発生する基準側バーストクロック発生回路1と該
ＰＬＬの出力のクロックとタイミング信号に追従した同
様のクロックをバースト状に発生する追従側バーストク
ロック発生回路2とを具え、該追従側バーストクロック
発生回路2の出力の追従バーストクロックの位相が、基
準側バーストクロック発生回路1の出力の基準バースト
クロックの位相に一致するように制御し、ＰＬＬの出力
のクロックと其れに随伴するタイミング信号が、基準ク
ロックとタイミング信号との同期関係を保持したまま切
替えられるように構成する。
【０００７】
【作用】本発明の構成では、基準側バーストクロック発
生回路1 から位相比較器4 に入力する基準側信号と, 追
従側バーストクロック発生回路2 から位相比較器4 に入
力する追従側信号とが共に、基準信号選択回路3 の選択
出力の基準クロックに同期したクロックをタイミング信
号の周期で任意の一定数n だけ発生し断となる所謂断続
するバーストクロックとなっている。従って、ＰＬＬが
入力の基準バーストクロックに位相同期（ロック）した
時点では、ＰＬＬの電圧制御発振器7 の出力のクロック
とタイミング信号の両方が，基準クロックとタイミング
信号の位相に順次近接して最終的に一致する結果とな
る。又、ＰＬＬの出力で追従側バーストクロック発生回
路2 の入力のクロックとタイミング信号の位相関係は、
常に一定しているので、ＰＬＬの出力の切替え後クロッ
クと切替え後タイミング信号は、基準信号選択回路3 の
選択出力の基準クロックに完全に同期した切替え後出力
となる。
生回路1 から位相比較器4 に入力する基準側信号と, 追
従側バーストクロック発生回路2 から位相比較器4 に入
力する追従側信号とが共に、基準信号選択回路3 の選択
出力の基準クロックに同期したクロックをタイミング信
号の周期で任意の一定数n だけ発生し断となる所謂断続
するバーストクロックとなっている。従って、ＰＬＬが
入力の基準バーストクロックに位相同期（ロック）した
時点では、ＰＬＬの電圧制御発振器7 の出力のクロック
とタイミング信号の両方が，基準クロックとタイミング
信号の位相に順次近接して最終的に一致する結果とな
る。又、ＰＬＬの出力で追従側バーストクロック発生回
路2 の入力のクロックとタイミング信号の位相関係は、
常に一定しているので、ＰＬＬの出力の切替え後クロッ
クと切替え後タイミング信号は、基準信号選択回路3 の
選択出力の基準クロックに完全に同期した切替え後出力
となる。
【０００８】
【実施例】図２は本発明の一実施例の複数の信号系の同
期切替のＰＬＬの構成図であり、図３は本実施例の動作
のタイムチャートである。そして図４は、基準側バース
トクロック発生回路1 と追従側バーストクロック発生回
路2 に共通のバーストクロック発生回路の構成図と其の
動作のタイムチャートである。図２の中、図１で示した
ものと同一のものは同一記号で示してあり、本実施例で
は、基準クロックに随伴するタイミング信号がフレーム
パルスである場合を示す。最初、基準信号選択回路3 の
出力として基準側バーストクロック発生回路1 へ入力す
る基準クロックと其のフレームパルスが系統Ａとなって
いて、ＰＬＬは系統Ａの基準バーストクロックの位相に
ロックされたロック状態にあるとする。ここで、基準信
号が系統Ａから系統Ｂに切替えられると、ＰＬＬのロッ
クが外れ、系統Ｂの基準バーストクロックによる同期へ
の引込みが開始されて、系統Ｂに切替後のＰＬＬ出力の
クロック及びフレームパルスは、系統Ｂの基準信号に一
致する様に制御される。また、本実施例は、基準バース
トクロックにＰＬＬがロックした後のＰＬＬがロックし
ている状態では、ＰＬＬは高いループゲインを確保する
目的で位相比較器4 に連続クロックを入力する。同期引
き込みの途中のみバーストクロックのモードとなり, 其
の後は連続クロックのモードとなる様に、位相比較器4
からＰＬＬのロック状態を示す信号S を取り出し、この
ＰＬＬロック信号S をバースト/ 連続のモード切替信号
とする事により、基準側バーストクロック発生回路1 と
追従側バーストクロック発生回路2 の構成を示す, 図４
のクロックCLK とフレームパルスFPとを入力とするカウ
ンタ回路の出力のカウンタBUSYを入力とする OR 回路に
て, 動作モードを切り替えている。
期切替のＰＬＬの構成図であり、図３は本実施例の動作
のタイムチャートである。そして図４は、基準側バース
トクロック発生回路1 と追従側バーストクロック発生回
路2 に共通のバーストクロック発生回路の構成図と其の
動作のタイムチャートである。図２の中、図１で示した
ものと同一のものは同一記号で示してあり、本実施例で
は、基準クロックに随伴するタイミング信号がフレーム
パルスである場合を示す。最初、基準信号選択回路3 の
出力として基準側バーストクロック発生回路1 へ入力す
る基準クロックと其のフレームパルスが系統Ａとなって
いて、ＰＬＬは系統Ａの基準バーストクロックの位相に
ロックされたロック状態にあるとする。ここで、基準信
号が系統Ａから系統Ｂに切替えられると、ＰＬＬのロッ
クが外れ、系統Ｂの基準バーストクロックによる同期へ
の引込みが開始されて、系統Ｂに切替後のＰＬＬ出力の
クロック及びフレームパルスは、系統Ｂの基準信号に一
致する様に制御される。また、本実施例は、基準バース
トクロックにＰＬＬがロックした後のＰＬＬがロックし
ている状態では、ＰＬＬは高いループゲインを確保する
目的で位相比較器4 に連続クロックを入力する。同期引
き込みの途中のみバーストクロックのモードとなり, 其
の後は連続クロックのモードとなる様に、位相比較器4
からＰＬＬのロック状態を示す信号S を取り出し、この
ＰＬＬロック信号S をバースト/ 連続のモード切替信号
とする事により、基準側バーストクロック発生回路1 と
追従側バーストクロック発生回路2 の構成を示す, 図４
のクロックCLK とフレームパルスFPとを入力とするカウ
ンタ回路の出力のカウンタBUSYを入力とする OR 回路に
て, 動作モードを切り替えている。
【０００９】図３のタイムチャートは、図２の実施例の
ＰＬＬの次の動作シーケンスを示すものである。 ＰＬＬは、系統Ａの基準クロックとフレームパルスと
に同期した基準バーストクロックの位相にロックした同
期状態の定常状態にある。
ＰＬＬの次の動作シーケンスを示すものである。 ＰＬＬは、系統Ａの基準クロックとフレームパルスと
に同期した基準バーストクロックの位相にロックした同
期状態の定常状態にある。
【００１０】外部から入力の系統切替の選択信号SLに
より，基準信号選択回路3 にて、入力の基準信号を系統
Ａから系統Ｂに切り替える。系統Ａと系統Ｂの信号間に
は一般に位相差αが有る為、ＰＬＬの同期が外れ、位相
比較器4 のＰＬＬロック信号S の極性が、図の如く、ネ
ガティブとなり、基準側バーストクロック発生回路1と
追従側バーストクロック発生回路2 における動作が、連
続モードからバーストモードに変更される。その時、ル
ープフィルタ5 の時定数は、連続モードの大きな値から
バーストモードに適合した小さな値に変更される。
より，基準信号選択回路3 にて、入力の基準信号を系統
Ａから系統Ｂに切り替える。系統Ａと系統Ｂの信号間に
は一般に位相差αが有る為、ＰＬＬの同期が外れ、位相
比較器4 のＰＬＬロック信号S の極性が、図の如く、ネ
ガティブとなり、基準側バーストクロック発生回路1と
追従側バーストクロック発生回路2 における動作が、連
続モードからバーストモードに変更される。その時、ル
ープフィルタ5 の時定数は、連続モードの大きな値から
バーストモードに適合した小さな値に変更される。
【００１１】ＰＬＬは、基準バーストクロックと追従
バーストクロックの２つのバーストクロックの位相が位
相比較器４にて一致する様に動作する。この時、バース
トクロックの開始点は、基準側，追従側とも、フレーム
パルスFPにより定められているので、バーストクロック
の位相を一致させることは、クロックとフレームパルス
の双方の位相を一致させる事と等価となる。
バーストクロックの２つのバーストクロックの位相が位
相比較器４にて一致する様に動作する。この時、バース
トクロックの開始点は、基準側，追従側とも、フレーム
パルスFPにより定められているので、バーストクロック
の位相を一致させることは、クロックとフレームパルス
の双方の位相を一致させる事と等価となる。
【００１２】ＰＬＬの同期が確立して，定常状態とな
る。本実施例では、位相比較器4 にてＰＬＬの同期状態
を検出し、ＰＬＬロック信号S を出力して、基準側バー
ストクロック発生回路1 と追従側バーストクロック発生
回路2 の動作を、バーストモードから連続モードに切り
替える。これにより, ＰＬＬの同期時には、バーストク
ロックに比べて、パルス数の多い連続クロックにより，
位相比較が行われるので、より安定な動作が可能とな
る。
る。本実施例では、位相比較器4 にてＰＬＬの同期状態
を検出し、ＰＬＬロック信号S を出力して、基準側バー
ストクロック発生回路1 と追従側バーストクロック発生
回路2 の動作を、バーストモードから連続モードに切り
替える。これにより, ＰＬＬの同期時には、バーストク
ロックに比べて、パルス数の多い連続クロックにより，
位相比較が行われるので、より安定な動作が可能とな
る。
【００１３】
【発明の効果】以上説明した如く、本発明によれば、Ｐ
ＬＬのループゲインの低下を抑制しつつ，クロック及び
其れに随伴するタイミング信号を一括して，同期切替す
ることが出来るＰＬＬを実現できるため、適用する通信
装置や情報処理装置の機能を向上する効果が得られる。
基準のタイミング信号として、例えばフレームパルスを
用いる時、１フレームのクロック数をｎ個として、バー
ストクロックをｎ/2個としたとすると、フレームパルス
のみの位相比較では、1 フレーム当り，１パルスの比較
しか出来ないが、例示したバーストクロックによれば、
ｎ/2個のパルスを比較することが出来る。従って、ＰＬ
Ｌの出力の位相安定度をｎ/2倍だけ向上することが可能
となる。
ＬＬのループゲインの低下を抑制しつつ，クロック及び
其れに随伴するタイミング信号を一括して，同期切替す
ることが出来るＰＬＬを実現できるため、適用する通信
装置や情報処理装置の機能を向上する効果が得られる。
基準のタイミング信号として、例えばフレームパルスを
用いる時、１フレームのクロック数をｎ個として、バー
ストクロックをｎ/2個としたとすると、フレームパルス
のみの位相比較では、1 フレーム当り，１パルスの比較
しか出来ないが、例示したバーストクロックによれば、
ｎ/2個のパルスを比較することが出来る。従って、ＰＬ
Ｌの出力の位相安定度をｎ/2倍だけ向上することが可能
となる。
【図１】 本発明の複数の信号系のＰＬＬ使用による同
期切替方法の基本構成を示す原理図
期切替方法の基本構成を示す原理図
【図２】 本発明の実施例の同期切替方法に使用される
ＰＬＬの構成図
ＰＬＬの構成図
【図３】 本発明の実施例の動作のタイムチャート
【図４】 本発明の実施例のバーストクロック発生回路
の構成図と其の動作のタイムチャート
の構成図と其の動作のタイムチャート
【図５】 従来の複数の信号系のＰＬＬ使用による同期
切替え方法の構成図
切替え方法の構成図
1 は基準側バーストクロック発生回路、2 は追従側バー
ストクロック発生回路、3 は基準信号選択回路、4 は位
相比較器、5 はループフィルタ、6 は誤差増幅器、7 は
電圧制御発振器VCO 、8 はタイミング発生回路で, 分周
器である。
ストクロック発生回路、3 は基準信号選択回路、4 は位
相比較器、5 はループフィルタ、6 は誤差増幅器、7 は
電圧制御発振器VCO 、8 はタイミング発生回路で, 分周
器である。
Claims (3)
- 【請求項１】 基準クロックと此れに同期したタイミン
グ信号とを１信号系とした同一周期で互の位相のみ異な
る複数の信号系を、基準信号との位相比較器(4) とルー
プフィルタ(5) と電圧制御発振器(7) からなるＰＬＬを
使用して互に同期した状態で切替える同期切替え方法に
おいて、該複数の信号系から選択(3)された１信号系の
基準クロックに同期した一定数ｎのクロックを基準のタ
イミング信号の周期でバースト状に発生する基準側バー
ストクロック発生回路(1) と該ＰＬＬの出力のクロック
とタイミング信号に追従した同様のクロックをバースト
状に発生する追従側バーストクロック発生回路(2) とを
具え、該追従側バーストクロック発生回路(2) の出力の
追従バーストクロックの位相が、基準側バーストクロッ
ク発生回路(1) の出力の基準バーストクロックの位相に
一致するように制御し、ＰＬＬの出力のクロックと其れ
に随伴するタイミング信号が、基準クロックとタイミン
グ信号との同期関係を保持したまま切替えられることを
特徴とする複数の信号系のＰＬＬ使用による同期切替え
方法。 - 【請求項２】 前記基準側バーストクロック発生回路
(1) と追従側バーストクロック発生回路(2) の動作モー
ドが、該ＰＬＬのロック状態を検出する位相比較器(4)
の出力信号(S) により切り替えられ, 当初はバーストモ
ードで動作し，ロック後は連続モードで動作することを
特徴とする請求項１記載の複数の信号系のＰＬＬ使用に
よる同期切替え方法。 - 【請求項３】 前記基準側バーストクロック発生回路
(1) と追従側バーストクロック発生回路(2) から前記Ｐ
ＬＬの位相比較器(4) へ入力する基準クロックと追従ク
ロックとがバースト状態であるか連続状態であるかによ
って、該ループフィルタ(5) の時定数を変えることを特
徴とする請求項１記載の複数の信号系のＰＬＬ使用によ
る同期切替え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981794A JPH0832567A (ja) | 1994-07-12 | 1994-07-12 | 複数の信号系のｐｌｌ使用による同期切替え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981794A JPH0832567A (ja) | 1994-07-12 | 1994-07-12 | 複数の信号系のｐｌｌ使用による同期切替え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832567A true JPH0832567A (ja) | 1996-02-02 |
Family
ID=15701900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15981794A Withdrawn JPH0832567A (ja) | 1994-07-12 | 1994-07-12 | 複数の信号系のｐｌｌ使用による同期切替え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883533A (en) * | 1995-09-26 | 1999-03-16 | Nec Corporation | Clock signal generating device having a redundant configuration |
-
1994
- 1994-07-12 JP JP15981794A patent/JPH0832567A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883533A (en) * | 1995-09-26 | 1999-03-16 | Nec Corporation | Clock signal generating device having a redundant configuration |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |