JP3612497B2 - 移動通信基地局装置のクロック同期システム及び方法 - Google Patents
移動通信基地局装置のクロック同期システム及び方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は移動通信システムの基地局装置に使用されるクロック同期システムに関する。特に、本発明は、現用系から予備系への系切替時に発生する位相差を最小にするクロック同期システム及び方法に関する。
【０００２】
【従来の技術】
図８は本発明の前提となる移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。なお、全図を通して同一の構成要素には同一の番号、符号を付して説明を行う。
本図に示すクロック同期システムで生成される同期クロックは、移動通信システムの基地局装置内で、他の機能部の各種クロックとして、例えば、別途構成されるＰＬＬ（フェーズロックループ）の基準クロックとして使用される。
【０００３】
上記クロック同期システムは、特開平８−９７７５０号公報にも開示されているように、冗長構成として２重化され、現用系、予備系の２系統のＮ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅが設けられ、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅ間の現用系から予備系への切替は、信頼性向上のため、現用系が故障した時に、又は強制的、定期的に行われる。
【０００４】
Ｎ系クロック生成回路５１０ｎ、Ｅ系クロック生成回路５１０ｅにはＤＰＬＬ部（ディジタルフェーズロックループ部）５２ｎ、ＤＰＬＬ部（ディジタルフェーズロックループ部）５２ｅがそれぞれ設けられ、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは同一周波数のサンプリングクロックをそれぞれ独立に有し、外部から基準クロック５０１を共通に入力し、基準クロック５０１に同期したＤＰＬＬクロックＮ、ＤＰＬＬクロックＥをそれぞれ形成する。
【０００５】
なお、上記のサンプリングの周波数は大きくても１００ＭＨｚである。
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの出力側にはにはＢＵＦ部（バッファ部）５５ｎ、ＢＵＦ部（バッファ部）５５ｅがそれぞれ接続され、ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅはＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅからＤＰＬＬクロックＮ、ＤＰＬＬクロックＥをそれぞれ入力しＮ系、Ｅ系のどちらか一方を同期クロック５０６として出力する。
【０００６】
ＢＵＦ部５５ｎからＢＵＦ部５５ｅに切替制御信号Ｎが出力され、ＢＵＦ部５５ｅからＢＵＦ部５５ｎに切替制御信号Ｅが出力され、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅからの出力の切替が制御される。
図９は図８のクロック同期システムの動作で位相誤差が最大となる例を説明するタイミングチャートである。
【０００７】
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅでは、本図（ｂ）に示す基準クロック５０１に対して、本図（ｄ）、（ｅ）に示すＤＰＬＬクロックＮ、ＤＰＬＬクロックＥとの位相差をそれぞれ「０」にするように、調整が行われる。
しかし、この調整には、サンプリングクロックの±１クロックの誤差が生じる。
【０００８】
前述のように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは個別に本図（ａ）に示すサンプリングクロック６０１Ｎ、サンプリングクロック６０１Ｅをそれぞれ有するので、それぞれの調整で、本図（ｄ）、（ｅ）に示すように、基準クロック５０１に対して、Ｅクロックでは誤差ａの進み、Ｎクロックでは誤差ｂの遅れが生じる。
【０００９】
すなわち、ＤＰＬＬ部５２ｎのＮクロックに＋１クロック、ＤＰＬＬ部５２ｅのＥクロックに−１クロックずれた最悪例が生じる場合がある。
なお、サンプリングクロックの周波数を１００ＭＨｚとすると、１クロック幅が１０ｎ秒となり、上記の場合、２クロック幅分として最大２０ｎ秒の位相差が発生する。
【００１０】
本図（ｃ）に示すように、切替制御信号Ｎが「Ｌ（低）」、切替制御信号Ｅが「Ｈ（高）」の場合には、ＢＵＦ部５５ｎは同期クロック５０６を出力し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、逆に、切替制御信号Ｎが「Ｈ（高）」、切替制御信号Ｅが「Ｌ（低）」の場合には、ＢＵＦ部５５ｎは同期クロック５０６の出力を停止し、ＢＵＦ部５５ｎは同期クロック５０６を出力する。
【００１１】
本図（ｆ）に示すように、本図（ｃ）の切替前後で、同期クロック５０６はＤＰＬＬクロックＮからＤＰＬＬクロックＥに変化する。
このため、同期クロック５０６の波形にはズレが生じ、切替直前の同期クロック５０６の周期をＬ６１とし、切替直後の同期クロック５０６の周期をＬ６２とすると、Ｌ６１＞Ｌ６２となり、同期クロック５０６には、切替直前後でＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの位相差調整の誤差に起因して誤差が生じるという問題があった。
【００１２】
このように、現用系、予備系の切替直前後に同期クロック５０６に誤差が生じると、移動通信基地局装置における他の機能部のＰＬＬが一瞬アンロックしてしまうという不具合が発生する。
【００１３】
【発明が解決しょうとする課題】
したがって、本発明は上記問題点に鑑みて、基準クロックに対する位相同期にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にすることが可能になる移動通信基地局装置のクロック同期システム及び方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は前記問題点を解決するために、同期クロックを２重化する移動通信基地局装置のクロック同期システムにおいて、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに位相同期する２つのディジタルフェーズロック部と、前記２つのディジタルフェーズロック部の双方から出力信号をそれぞれ入力し、前記２つのディジタルフェーズロック部の一方の出力信号をそれぞれ選択する２つの選択部と、前記２つの選択部で選択された出力信号を位相同期する２つのアナログフェーズロック部と、クロック切り替え時に前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えさせる２つのバッファ部とを備えることを特徴とする移動通信基地局装置のクロック同期システムを提供する。
【００１５】
この手段により、クロック切り替え時に２つのアナログフェーズロック部の出力をそれぞれ切り替えて同期クロックとして出力し、同時に２つの選択部に対して２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えるようにしたので、クロックの切り替え時の過渡状態では、切り替え後、切り替え前のクロック状態を保持し、徐々に切り替えと後のクロックに位相同期することになる。このためディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系へ又はこの逆のクロック切替時に生じる誤差を最小にすることが可能になる。
好ましくは、前記２つのアナログフェーズロック部で形成される出力信号が任意の周期である。
【００１６】
この手段により、移動通信基地局装置の各種クロック同期に対応可能になる。
好ましくは、前記２つのバッファ部は、現用系から予備系へ、又は予備系から現用系へのクロック切り替え時に、前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択から他方の出力信号の選択に切り替えさせる。
【００１７】
この手段により、現用系が故障した時、又は強制的、定期的に、現用系から予備系への切替時に生じる誤差を最小にでき、信頼性がさらに向上する。
好ましくは、一方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設け、他方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設ける。
【００１８】
この手段により、上記接続距離の相違により生じる遅延を補償し、切替前後の位相誤差をなくす。
【００２０】
さらに、本発明は、同期クロックを２重化する移動通信基地局装置のクロック同期方法において、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに２つのディジタルフェーズロックで位相同期する工程と、前記２つのディジタルフェーズロック部の出力信号から一方の出力信号を選択する工程と、選択された一方の出力信号を共通に入力し２つのアナログフェーズロックで位相同期し、前記２つのアナログフェーズロックの出力信号から一方を同期信号として選択する工程と、クロック切り替え時に、前記２つのアナログフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて同期信号として、同時に前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて前記２つのアナログフェーズロックの共通の入力とする工程とを備えることを特徴とする移動通信基地局装置のクロック同期方法を提供する。
【００２１】
この手段により、上記発明と同様に、クロック切り替え時に２つのアナログフェーズロック部の出力をそれぞれ切り替えて同期クロックとして出力し、同時に２つの選択部に対して２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えるようにしたので、クロックの切り替え時の過渡状態では、切り替え後、切り替え前のクロック状態を保持し、徐々に切り替えと後のクロックに位相同期することになる。このためディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系へ又はこの逆のクロック切替時に生じる誤差を最小にすることが可能になる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係る移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
本図に示すように、図８と比較して、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅとＢＵＦ部５５ｎ、ＢＵＦ部５５ｅの間にはＳＥＬ部（選択部）５３ｎ、ＳＥＬ部（選択部）５３Ｅがそれぞれ接続される。
【００２３】
ＳＥＬ部５３ｎはＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＥを入力し、いずれか一方を選択してＳＥＬクロックＮを出力する。
ＳＥＬ部５３ｅはＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＥを入力し、いずれか一方を選択してＳＥＬクロックＥを出力する。
【００２４】
ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの出力側にはＡＰＬＬ部（アナログフェーズロックループ）５４ｎ、ＡＰＬＬ部（アナログフェーズロックループ）５４ｅがそれぞれ接続される。
ＡＰＬＬ部５４ｎはＳＥＬ部５３ｎからＳＥＬクロックＮを入力しＳＥＬクロックＮに位相同期したＮクロックをＢＵＦ部５５ｎに出力する。
【００２５】
すなわち、ＳＥＬ部５３ｎの選択によりＳＥＬクロックＮがＤＰＬＬクロックＮからＤＰＬＬクロックＥに切り替わった時の過渡状態では、ＳＥＬクロックＮは、切替直後、ＤＰＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロックＥに位相同期することになる。
逆に、ＳＥＬクロックＮがＤＰＬＬクロックＥからＤＰＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロックＮは、切替直後、ＤＰＬＬクロックＥ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期することになる。
【００２６】
ＡＰＬＬ部５４ｅはＳＥＬ部５３ｅからＳＥＬクロックＥを入力しＳＥＬクロックＥに位相同期したＥクロックをＢＵＦ部５５ｅに出力する。
すなわち、ＳＥＬ部５３ｅの選択によりＳＥＬクロックＥがＤＰＬＬクロックＮからＤＰＬＬクロックＥに切り替わった時の過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロックＥに位相同期することになる。
【００２７】
逆に、ＳＥＬクロックＥがＤＰＬＬクロックＥからＤＰＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロックＥ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期することになる。
ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅはアナログのフェーズロックループであるため、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅと異なり、位相同期に対してはサンプリングクロックを必要とせず、従って、位相同期の調整時にサンプリングクロックの誤差に起因する誤差を発生しない。
【００２８】
また、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅのＮクロック、Ｅクロックはそれぞれ同一の周期であるが、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＮ、ＤＰＬＬクロックＥの周期とは同一でなくてもよく、一般的には任意の周期である。
ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅは切替制御信号Ｎ、切替制御信号Ｅに基づいて同期クロック５０６の切替を行うと同時に切替前後でＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの双方の入力信号が同一になるように、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択を制御する。
【００２９】
図２は切替制御信号Ｎ、切替制御信号Ｅに基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図である。
本図に示すように、切替制御信号ＮがＬ状態で、切替制御信号ＥがＨ状態である場合、前述のように、ＢＵＦ部５５ｎは同期クロック５０６を出力し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロックＮをそれぞれ選択するように制御を行う。
【００３０】
さらに、切替制御信号ＮがＨ状態で、切替制御信号ＥがＬ状態である場合、前述のように、ＢＵＦ部５５ｅは同期クロック５０６を出力し、ＢＵＦ部５５ｎは同期クロック５０６の出力を停止し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロックＥをそれぞれ選択するように制御を行う。
。
【００３１】
図３は図１のクロック同期システムの動作を説明するタイミングチャートである。
本図（ａ）に示すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅにはサンプリングクロック６０１Ｎ、サンプリングクロック６０１Ｅがそれぞれ独立に用いられる。
【００３２】
本図（ｂ）に示すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅには基準信号５０１が共通に入力する。
本図（ｃ）に示すように、ＤＰＬＬ部５２ｎの出力であるＤＰＬＬクロックＮが基準クロック５０１に対して位相に誤差ｂの遅れが生じているとする。
本図（ｄ）に示すように、ＤＰＬＬ部５２ｅの出力であるＤＰＬＬクロックＥが基準クロック５０１に対して位相に誤差ａの進みが生じているとする。
【００３３】
本図（ｅ）に示すように、切替前にＢＵＦ部５５ｎから同期クロック５０６が出力している場合には、ＳＥＬ部５３ｎのＳＥＬクロックＮとしてＤＰＬＬクロックＮが選択される（２ａ）。
本図（ｆ）に示すように、切替前にＢＵＦ部５５ｎから同期クロック５０６が出力している場合には、ＳＥＬ部５３ｅのＳＥＬクロックＥとしてＤＰＬＬクロックＮが選択される（２ｂ）。
【００３４】
本図（ｇ）に示すように、切替制御信号Ｎが「Ｌ」から「Ｈ」に、同時に切替制御信号Ｅが「Ｈ」から「Ｌ」に切り替わると、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅではＤＰＬＬクロックＮの選択からＤＰＬＬクロックＥの選択に切り替えられたＳＥＬクロックＮ、ＳＥＬクロックＥがＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの入力となる。
【００３５】
さらに、上記の切り替わりで、同期クロック５０６の出力先がＢＵＦ部５５ｎからＢＵＦ部５５ｅに切り替わる。すなわち、ＢＵＦ部５５ｎが出力状態から停止状態になり、ＢＵＦ部５５ｅが停止状態から出力状態になる。
本図（ｈ）、（ｉ）に示すように、ＳＥＬクロックＮを位相同期したＡＰＬＬ部５４ｎのＮクロック（２ｃ）、ＳＥＬクロックＥを位相同期したＡＰＬＬ部５４ｅのＥクロック（２ｄ）は、切替前後で、互いに位相が合っているために同一の波形を有し、従来と比較して位相に大きなズレが生じないようになった。
【００３６】
本図（ｊ）に示すように、切替前では、Ｎクロックが同期クロック５０６となり、切替後では、Ｅクロックが同期クロック５０６となる。
切替直前後で同期クロック５０６の周期Ｌ１は同一となる。
このように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの後段にＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅを備え、切替前は、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅへの同一の入力信号に対して同期を取っているので、切替直後には入力信号であるＤＰＬＬクロックＮとＤＰＬＬクロックＥに位相誤差があっても、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの出力には位相のズレはなく、徐々にＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅは位相誤差がある入力信号に同期していく。
【００３７】
したがって、現用系の出力側におけるＤＰＬＬ部の出力だけでなく、予備（待機）系の出力停止側におけるＤＰＬＬ部の出力に対しても、ＡＰＬＬ部で位相同期させるようにしているため、切替直前後では同期クロック５０６に大きな位相のずれがなくなり、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのサンプリングクロックの位相誤差が常にＮ系とＥ系の間で吸収されることになる。
【００３８】
次に、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間に距離（約２０〜３０ｃｍ）があるため、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへの距離、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへの距離が相違する。
同様に、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへの距離、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｅへの距離が相違する。
【００３９】
図４は、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる例を説明するタイミングチャートである。
図３と比較して、上記距離の相違に起因して、本図（ｅ）、（ｆ）に示すように、ＤＰＬＬクロックＮの選択時にＳＥＬクロックＮに対してＳＥＬクロックＥには遅延ａが生じる。図に示さないが、ＤＰＬＬクロックＥの選択時にＳＥＬクロックＥに対してＳＥＬクロックＮには遅延ａが生じる。
【００４０】
同様に、本図（ｈ）、（ｉ）に示すように、ＤＰＬＬクロックＮの選択時にＮクロックに対してＥクロックには遅延ａが生じる。図に示さないが、ＤＰＬＬクロックＮの選択時にＥクロックに対してＮクロックには遅延ａが生じる。
このため、本図（ｊ）に示すように、切替直前後では、同期クロック５０６の周期がＬ１からＬ２に変化し、Ｌ２はＬ１よりも遅延ａだけ長くなる。
【００４１】
したがって、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間の距離に起因して、切替直前後に位相誤差が生じるので、この位相誤差の発生を防止する必要がある。なお、この位相誤差は、従来技術で述べたサンプリングクロックに起因する位相誤差と比較すると非常に小さい。
図５は図１における第１の変形例の概略構成を示すブロック図である。本図に示すように、図１と比較して、ＤＰＬＬ部５２ｎとＳＥＬ部５３ｎの間に遅延部５６ｎが設けられ、ＤＰＬＬ部５２ｅとＳＥＬ部５３ｅの間に遅延部５６ｅが設けられる。
【００４２】
遅延部５６ｎは、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延を生成する。これにより、図４における遅延ａ防止することが可能になる。
同様に、遅延部５６ｅは、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｅへのＤＰＬＬクロックＥに対して、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへのＤＰＬＬクロックＥの遅延を生成する。これにより、図４における遅延ａ防止することが可能になる。
【００４３】
したがって、本発明によれば、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間の距離に起因して切替直前後に生じる位相誤差の発生を防止することが可能になる。
図６は図１における第２の変形例の概略構成を示すブロック図である。本図に示すように、図１と比較して、Ｎ系クロック生成回路５１０ｎのＤＰＬＬ部５２ｎ、Ｅ系クロック生成回路５１０ｅのＤＰＬＬ部５２ｅの出力側にはＳＥＬ部５３が接続され、ＳＥＬ５３は外部からの切替制御信号に基づいてＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ又はＤＰＬＬ部５２ｅのＤＰＬＬクロックＥのいずれか一方を選択しクロックとして出力する。
【００４４】
ＳＥＬ５３の出力側にはＡＰＰＬ部５４が接続され、ＡＰＰＬ部５４はＳＥＬ５３により選択されたクロックを入力し、クロックを位相同期した同期クロック５０６を出力する。
このようにして、構成が簡単化でき、図１の構成と同様の作用効果が得られる。
【００４５】
図７は図６の変形例の概略構成を示すブロック図である。本図に示すように、図６と比較して、ＡＰＬＬには分周回路５４Ａが設けられ、ＡＰＬＬ５４のＶＣＯの出力クロックを基に、前記分周回路５４Ａはその分周比により、ＡＰＬＬ５４の出力である同期クロック５０６−１に加え、同期クロック５０６−２、…、同期クロック５０６−ｎを出力する。
【００４６】
こようにして、移動通信基地局装置による種々の同期クロックの要求に対して、周期の異なるクロックを提供することが可能になる。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに２つのディジタルフェーズロックで位相同期し、２つのディジタルフェーズロックの出力信号をそれぞれ入力し、同一の出力信号をそれぞれ選択し、それぞれ選択された出力信号を２つのアナログフェーズロックで位相同期し、２つのアナログフェーズロックの出力を切り替えて同期クロックとして出力させ、同時に同一の出力信号から他の同一の出力信号を選択させるようにしたので、ディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にすることが可能になる。
【００４８】
さらに、一方のディジタルフェーズロック部から２つの選択部への接続距離が短い方に遅延部を設け、他方のディジタルフェーズロック部から２つの選択部への接続距離が短い方に遅延部を設けるようにしたので、接続距離の相違により生じる遅延を補償し、切替前後の位相誤差をなくすことが可能になる。
【図面の簡単な説明】
【図１】本発明に係る移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
【図２】切替制御信号Ｎ、切替制御信号Ｅに基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図である。
【図３】図１のクロック同期システムの動作を説明するタイミングチャートである。
【図４】ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる例を説明するタイミングチャートである。
【図５】図１における変形例の概略構成を示すブロック図である。
【図６】図１における第２の変形例の概略構成を示すブロック図である。
【図７】図６の変形例の概略構成を示すブロック図である。
【図８】本発明の前提となる移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
【図９】図８のクロック同期システムの動作で位相誤差が最大となる例を説明するタイミングチャートである。
【符号の説明】
５２ｎ、５２ｅ…ＤＰＬＬ部
５３ｎ、５３ｅ、５３…ＳＥＬ部
５４ｎ、５４ｅ、５４…ＡＰＬＬ部
５４Ａ…分周回路
５５ｎ、５５ｅ…ＢＵＦ部
５６ｎ、５６ｅ…遅延部
５０１…基準クロック
５０６…同期クロック
５１０ｎ…Ｎ系クロック生成回路
５１０ｅ…Ｅ系クロック生成回路
【産業上の利用分野】
本発明は移動通信システムの基地局装置に使用されるクロック同期システムに関する。特に、本発明は、現用系から予備系への系切替時に発生する位相差を最小にするクロック同期システム及び方法に関する。
【０００２】
【従来の技術】
図８は本発明の前提となる移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。なお、全図を通して同一の構成要素には同一の番号、符号を付して説明を行う。
本図に示すクロック同期システムで生成される同期クロックは、移動通信システムの基地局装置内で、他の機能部の各種クロックとして、例えば、別途構成されるＰＬＬ（フェーズロックループ）の基準クロックとして使用される。
【０００３】
上記クロック同期システムは、特開平８−９７７５０号公報にも開示されているように、冗長構成として２重化され、現用系、予備系の２系統のＮ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅが設けられ、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅ間の現用系から予備系への切替は、信頼性向上のため、現用系が故障した時に、又は強制的、定期的に行われる。
【０００４】
Ｎ系クロック生成回路５１０ｎ、Ｅ系クロック生成回路５１０ｅにはＤＰＬＬ部（ディジタルフェーズロックループ部）５２ｎ、ＤＰＬＬ部（ディジタルフェーズロックループ部）５２ｅがそれぞれ設けられ、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは同一周波数のサンプリングクロックをそれぞれ独立に有し、外部から基準クロック５０１を共通に入力し、基準クロック５０１に同期したＤＰＬＬクロックＮ、ＤＰＬＬクロックＥをそれぞれ形成する。
【０００５】
なお、上記のサンプリングの周波数は大きくても１００ＭＨｚである。
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの出力側にはにはＢＵＦ部（バッファ部）５５ｎ、ＢＵＦ部（バッファ部）５５ｅがそれぞれ接続され、ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅはＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅからＤＰＬＬクロックＮ、ＤＰＬＬクロックＥをそれぞれ入力しＮ系、Ｅ系のどちらか一方を同期クロック５０６として出力する。
【０００６】
ＢＵＦ部５５ｎからＢＵＦ部５５ｅに切替制御信号Ｎが出力され、ＢＵＦ部５５ｅからＢＵＦ部５５ｎに切替制御信号Ｅが出力され、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅからの出力の切替が制御される。
図９は図８のクロック同期システムの動作で位相誤差が最大となる例を説明するタイミングチャートである。
【０００７】
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅでは、本図（ｂ）に示す基準クロック５０１に対して、本図（ｄ）、（ｅ）に示すＤＰＬＬクロックＮ、ＤＰＬＬクロックＥとの位相差をそれぞれ「０」にするように、調整が行われる。
しかし、この調整には、サンプリングクロックの±１クロックの誤差が生じる。
【０００８】
前述のように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは個別に本図（ａ）に示すサンプリングクロック６０１Ｎ、サンプリングクロック６０１Ｅをそれぞれ有するので、それぞれの調整で、本図（ｄ）、（ｅ）に示すように、基準クロック５０１に対して、Ｅクロックでは誤差ａの進み、Ｎクロックでは誤差ｂの遅れが生じる。
【０００９】
すなわち、ＤＰＬＬ部５２ｎのＮクロックに＋１クロック、ＤＰＬＬ部５２ｅのＥクロックに−１クロックずれた最悪例が生じる場合がある。
なお、サンプリングクロックの周波数を１００ＭＨｚとすると、１クロック幅が１０ｎ秒となり、上記の場合、２クロック幅分として最大２０ｎ秒の位相差が発生する。
【００１０】
本図（ｃ）に示すように、切替制御信号Ｎが「Ｌ（低）」、切替制御信号Ｅが「Ｈ（高）」の場合には、ＢＵＦ部５５ｎは同期クロック５０６を出力し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、逆に、切替制御信号Ｎが「Ｈ（高）」、切替制御信号Ｅが「Ｌ（低）」の場合には、ＢＵＦ部５５ｎは同期クロック５０６の出力を停止し、ＢＵＦ部５５ｎは同期クロック５０６を出力する。
【００１１】
本図（ｆ）に示すように、本図（ｃ）の切替前後で、同期クロック５０６はＤＰＬＬクロックＮからＤＰＬＬクロックＥに変化する。
このため、同期クロック５０６の波形にはズレが生じ、切替直前の同期クロック５０６の周期をＬ６１とし、切替直後の同期クロック５０６の周期をＬ６２とすると、Ｌ６１＞Ｌ６２となり、同期クロック５０６には、切替直前後でＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの位相差調整の誤差に起因して誤差が生じるという問題があった。
【００１２】
このように、現用系、予備系の切替直前後に同期クロック５０６に誤差が生じると、移動通信基地局装置における他の機能部のＰＬＬが一瞬アンロックしてしまうという不具合が発生する。
【００１３】
【発明が解決しょうとする課題】
したがって、本発明は上記問題点に鑑みて、基準クロックに対する位相同期にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にすることが可能になる移動通信基地局装置のクロック同期システム及び方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は前記問題点を解決するために、同期クロックを２重化する移動通信基地局装置のクロック同期システムにおいて、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに位相同期する２つのディジタルフェーズロック部と、前記２つのディジタルフェーズロック部の双方から出力信号をそれぞれ入力し、前記２つのディジタルフェーズロック部の一方の出力信号をそれぞれ選択する２つの選択部と、前記２つの選択部で選択された出力信号を位相同期する２つのアナログフェーズロック部と、クロック切り替え時に前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えさせる２つのバッファ部とを備えることを特徴とする移動通信基地局装置のクロック同期システムを提供する。
【００１５】
この手段により、クロック切り替え時に２つのアナログフェーズロック部の出力をそれぞれ切り替えて同期クロックとして出力し、同時に２つの選択部に対して２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えるようにしたので、クロックの切り替え時の過渡状態では、切り替え後、切り替え前のクロック状態を保持し、徐々に切り替えと後のクロックに位相同期することになる。このためディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系へ又はこの逆のクロック切替時に生じる誤差を最小にすることが可能になる。
好ましくは、前記２つのアナログフェーズロック部で形成される出力信号が任意の周期である。
【００１６】
この手段により、移動通信基地局装置の各種クロック同期に対応可能になる。
好ましくは、前記２つのバッファ部は、現用系から予備系へ、又は予備系から現用系へのクロック切り替え時に、前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択から他方の出力信号の選択に切り替えさせる。
【００１７】
この手段により、現用系が故障した時、又は強制的、定期的に、現用系から予備系への切替時に生じる誤差を最小にでき、信頼性がさらに向上する。
好ましくは、一方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設け、他方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設ける。
【００１８】
この手段により、上記接続距離の相違により生じる遅延を補償し、切替前後の位相誤差をなくす。
【００２０】
さらに、本発明は、同期クロックを２重化する移動通信基地局装置のクロック同期方法において、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに２つのディジタルフェーズロックで位相同期する工程と、前記２つのディジタルフェーズロック部の出力信号から一方の出力信号を選択する工程と、選択された一方の出力信号を共通に入力し２つのアナログフェーズロックで位相同期し、前記２つのアナログフェーズロックの出力信号から一方を同期信号として選択する工程と、クロック切り替え時に、前記２つのアナログフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて同期信号として、同時に前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて前記２つのアナログフェーズロックの共通の入力とする工程とを備えることを特徴とする移動通信基地局装置のクロック同期方法を提供する。
【００２１】
この手段により、上記発明と同様に、クロック切り替え時に２つのアナログフェーズロック部の出力をそれぞれ切り替えて同期クロックとして出力し、同時に２つの選択部に対して２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えるようにしたので、クロックの切り替え時の過渡状態では、切り替え後、切り替え前のクロック状態を保持し、徐々に切り替えと後のクロックに位相同期することになる。このためディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系へ又はこの逆のクロック切替時に生じる誤差を最小にすることが可能になる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係る移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
本図に示すように、図８と比較して、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅとＢＵＦ部５５ｎ、ＢＵＦ部５５ｅの間にはＳＥＬ部（選択部）５３ｎ、ＳＥＬ部（選択部）５３Ｅがそれぞれ接続される。
【００２３】
ＳＥＬ部５３ｎはＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＥを入力し、いずれか一方を選択してＳＥＬクロックＮを出力する。
ＳＥＬ部５３ｅはＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＥを入力し、いずれか一方を選択してＳＥＬクロックＥを出力する。
【００２４】
ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの出力側にはＡＰＬＬ部（アナログフェーズロックループ）５４ｎ、ＡＰＬＬ部（アナログフェーズロックループ）５４ｅがそれぞれ接続される。
ＡＰＬＬ部５４ｎはＳＥＬ部５３ｎからＳＥＬクロックＮを入力しＳＥＬクロックＮに位相同期したＮクロックをＢＵＦ部５５ｎに出力する。
【００２５】
すなわち、ＳＥＬ部５３ｎの選択によりＳＥＬクロックＮがＤＰＬＬクロックＮからＤＰＬＬクロックＥに切り替わった時の過渡状態では、ＳＥＬクロックＮは、切替直後、ＤＰＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロックＥに位相同期することになる。
逆に、ＳＥＬクロックＮがＤＰＬＬクロックＥからＤＰＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロックＮは、切替直後、ＤＰＬＬクロックＥ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期することになる。
【００２６】
ＡＰＬＬ部５４ｅはＳＥＬ部５３ｅからＳＥＬクロックＥを入力しＳＥＬクロックＥに位相同期したＥクロックをＢＵＦ部５５ｅに出力する。
すなわち、ＳＥＬ部５３ｅの選択によりＳＥＬクロックＥがＤＰＬＬクロックＮからＤＰＬＬクロックＥに切り替わった時の過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロックＥに位相同期することになる。
【００２７】
逆に、ＳＥＬクロックＥがＤＰＬＬクロックＥからＤＰＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロックＥ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期することになる。
ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅはアナログのフェーズロックループであるため、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅと異なり、位相同期に対してはサンプリングクロックを必要とせず、従って、位相同期の調整時にサンプリングクロックの誤差に起因する誤差を発生しない。
【００２８】
また、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅのＮクロック、Ｅクロックはそれぞれ同一の周期であるが、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのＤＰＬＬクロックＮ、ＤＰＬＬクロックＥの周期とは同一でなくてもよく、一般的には任意の周期である。
ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅは切替制御信号Ｎ、切替制御信号Ｅに基づいて同期クロック５０６の切替を行うと同時に切替前後でＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの双方の入力信号が同一になるように、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択を制御する。
【００２９】
図２は切替制御信号Ｎ、切替制御信号Ｅに基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図である。
本図に示すように、切替制御信号ＮがＬ状態で、切替制御信号ＥがＨ状態である場合、前述のように、ＢＵＦ部５５ｎは同期クロック５０６を出力し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロックＮをそれぞれ選択するように制御を行う。
【００３０】
さらに、切替制御信号ＮがＨ状態で、切替制御信号ＥがＬ状態である場合、前述のように、ＢＵＦ部５５ｅは同期クロック５０６を出力し、ＢＵＦ部５５ｎは同期クロック５０６の出力を停止し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロックＥをそれぞれ選択するように制御を行う。
。
【００３１】
図３は図１のクロック同期システムの動作を説明するタイミングチャートである。
本図（ａ）に示すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅにはサンプリングクロック６０１Ｎ、サンプリングクロック６０１Ｅがそれぞれ独立に用いられる。
【００３２】
本図（ｂ）に示すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅには基準信号５０１が共通に入力する。
本図（ｃ）に示すように、ＤＰＬＬ部５２ｎの出力であるＤＰＬＬクロックＮが基準クロック５０１に対して位相に誤差ｂの遅れが生じているとする。
本図（ｄ）に示すように、ＤＰＬＬ部５２ｅの出力であるＤＰＬＬクロックＥが基準クロック５０１に対して位相に誤差ａの進みが生じているとする。
【００３３】
本図（ｅ）に示すように、切替前にＢＵＦ部５５ｎから同期クロック５０６が出力している場合には、ＳＥＬ部５３ｎのＳＥＬクロックＮとしてＤＰＬＬクロックＮが選択される（２ａ）。
本図（ｆ）に示すように、切替前にＢＵＦ部５５ｎから同期クロック５０６が出力している場合には、ＳＥＬ部５３ｅのＳＥＬクロックＥとしてＤＰＬＬクロックＮが選択される（２ｂ）。
【００３４】
本図（ｇ）に示すように、切替制御信号Ｎが「Ｌ」から「Ｈ」に、同時に切替制御信号Ｅが「Ｈ」から「Ｌ」に切り替わると、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅではＤＰＬＬクロックＮの選択からＤＰＬＬクロックＥの選択に切り替えられたＳＥＬクロックＮ、ＳＥＬクロックＥがＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの入力となる。
【００３５】
さらに、上記の切り替わりで、同期クロック５０６の出力先がＢＵＦ部５５ｎからＢＵＦ部５５ｅに切り替わる。すなわち、ＢＵＦ部５５ｎが出力状態から停止状態になり、ＢＵＦ部５５ｅが停止状態から出力状態になる。
本図（ｈ）、（ｉ）に示すように、ＳＥＬクロックＮを位相同期したＡＰＬＬ部５４ｎのＮクロック（２ｃ）、ＳＥＬクロックＥを位相同期したＡＰＬＬ部５４ｅのＥクロック（２ｄ）は、切替前後で、互いに位相が合っているために同一の波形を有し、従来と比較して位相に大きなズレが生じないようになった。
【００３６】
本図（ｊ）に示すように、切替前では、Ｎクロックが同期クロック５０６となり、切替後では、Ｅクロックが同期クロック５０６となる。
切替直前後で同期クロック５０６の周期Ｌ１は同一となる。
このように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの後段にＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅを備え、切替前は、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅへの同一の入力信号に対して同期を取っているので、切替直後には入力信号であるＤＰＬＬクロックＮとＤＰＬＬクロックＥに位相誤差があっても、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの出力には位相のズレはなく、徐々にＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅは位相誤差がある入力信号に同期していく。
【００３７】
したがって、現用系の出力側におけるＤＰＬＬ部の出力だけでなく、予備（待機）系の出力停止側におけるＤＰＬＬ部の出力に対しても、ＡＰＬＬ部で位相同期させるようにしているため、切替直前後では同期クロック５０６に大きな位相のずれがなくなり、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのサンプリングクロックの位相誤差が常にＮ系とＥ系の間で吸収されることになる。
【００３８】
次に、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間に距離（約２０〜３０ｃｍ）があるため、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへの距離、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへの距離が相違する。
同様に、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへの距離、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｅへの距離が相違する。
【００３９】
図４は、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる例を説明するタイミングチャートである。
図３と比較して、上記距離の相違に起因して、本図（ｅ）、（ｆ）に示すように、ＤＰＬＬクロックＮの選択時にＳＥＬクロックＮに対してＳＥＬクロックＥには遅延ａが生じる。図に示さないが、ＤＰＬＬクロックＥの選択時にＳＥＬクロックＥに対してＳＥＬクロックＮには遅延ａが生じる。
【００４０】
同様に、本図（ｈ）、（ｉ）に示すように、ＤＰＬＬクロックＮの選択時にＮクロックに対してＥクロックには遅延ａが生じる。図に示さないが、ＤＰＬＬクロックＮの選択時にＥクロックに対してＮクロックには遅延ａが生じる。
このため、本図（ｊ）に示すように、切替直前後では、同期クロック５０６の周期がＬ１からＬ２に変化し、Ｌ２はＬ１よりも遅延ａだけ長くなる。
【００４１】
したがって、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間の距離に起因して、切替直前後に位相誤差が生じるので、この位相誤差の発生を防止する必要がある。なお、この位相誤差は、従来技術で述べたサンプリングクロックに起因する位相誤差と比較すると非常に小さい。
図５は図１における第１の変形例の概略構成を示すブロック図である。本図に示すように、図１と比較して、ＤＰＬＬ部５２ｎとＳＥＬ部５３ｎの間に遅延部５６ｎが設けられ、ＤＰＬＬ部５２ｅとＳＥＬ部５３ｅの間に遅延部５６ｅが設けられる。
【００４２】
遅延部５６ｎは、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延を生成する。これにより、図４における遅延ａ防止することが可能になる。
同様に、遅延部５６ｅは、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｅへのＤＰＬＬクロックＥに対して、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへのＤＰＬＬクロックＥの遅延を生成する。これにより、図４における遅延ａ防止することが可能になる。
【００４３】
したがって、本発明によれば、Ｎ系クロック生成回路５１０ｎとＥ系クロック生成回路５１０ｅの間の距離に起因して切替直前後に生じる位相誤差の発生を防止することが可能になる。
図６は図１における第２の変形例の概略構成を示すブロック図である。本図に示すように、図１と比較して、Ｎ系クロック生成回路５１０ｎのＤＰＬＬ部５２ｎ、Ｅ系クロック生成回路５１０ｅのＤＰＬＬ部５２ｅの出力側にはＳＥＬ部５３が接続され、ＳＥＬ５３は外部からの切替制御信号に基づいてＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ又はＤＰＬＬ部５２ｅのＤＰＬＬクロックＥのいずれか一方を選択しクロックとして出力する。
【００４４】
ＳＥＬ５３の出力側にはＡＰＰＬ部５４が接続され、ＡＰＰＬ部５４はＳＥＬ５３により選択されたクロックを入力し、クロックを位相同期した同期クロック５０６を出力する。
このようにして、構成が簡単化でき、図１の構成と同様の作用効果が得られる。
【００４５】
図７は図６の変形例の概略構成を示すブロック図である。本図に示すように、図６と比較して、ＡＰＬＬには分周回路５４Ａが設けられ、ＡＰＬＬ５４のＶＣＯの出力クロックを基に、前記分周回路５４Ａはその分周比により、ＡＰＬＬ５４の出力である同期クロック５０６−１に加え、同期クロック５０６−２、…、同期クロック５０６−ｎを出力する。
【００４６】
こようにして、移動通信基地局装置による種々の同期クロックの要求に対して、周期の異なるクロックを提供することが可能になる。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに２つのディジタルフェーズロックで位相同期し、２つのディジタルフェーズロックの出力信号をそれぞれ入力し、同一の出力信号をそれぞれ選択し、それぞれ選択された出力信号を２つのアナログフェーズロックで位相同期し、２つのアナログフェーズロックの出力を切り替えて同期クロックとして出力させ、同時に同一の出力信号から他の同一の出力信号を選択させるようにしたので、ディジタルフェーズロック部で基準クロックに対する位相同期を行う際にサンプリングクロックの誤差に起因して、現用系から予備系への切替時に生じる誤差を最小にすることが可能になる。
【００４８】
さらに、一方のディジタルフェーズロック部から２つの選択部への接続距離が短い方に遅延部を設け、他方のディジタルフェーズロック部から２つの選択部への接続距離が短い方に遅延部を設けるようにしたので、接続距離の相違により生じる遅延を補償し、切替前後の位相誤差をなくすことが可能になる。
【図面の簡単な説明】
【図１】本発明に係る移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
【図２】切替制御信号Ｎ、切替制御信号Ｅに基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図である。
【図３】図１のクロック同期システムの動作を説明するタイミングチャートである。
【図４】ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる例を説明するタイミングチャートである。
【図５】図１における変形例の概略構成を示すブロック図である。
【図６】図１における第２の変形例の概略構成を示すブロック図である。
【図７】図６の変形例の概略構成を示すブロック図である。
【図８】本発明の前提となる移動通信基地局装置のクロック同期システムの概略構成を示すブロック図である。
【図９】図８のクロック同期システムの動作で位相誤差が最大となる例を説明するタイミングチャートである。
【符号の説明】
５２ｎ、５２ｅ…ＤＰＬＬ部
５３ｎ、５３ｅ、５３…ＳＥＬ部
５４ｎ、５４ｅ、５４…ＡＰＬＬ部
５４Ａ…分周回路
５５ｎ、５５ｅ…ＢＵＦ部
５６ｎ、５６ｅ…遅延部
５０１…基準クロック
５０６…同期クロック
５１０ｎ…Ｎ系クロック生成回路
５１０ｅ…Ｅ系クロック生成回路
Claims (5)
- 同期クロックを２重化する移動通信基地局装置のクロック同期システムにおいて、
サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに位相同期する２つのディジタルフェーズロック部と、
前記２つのディジタルフェーズロック部の双方から出力信号をそれぞれ入力し、前記２つのディジタルフェーズロック部の一方の出力信号をそれぞれ選択する２つの選択部と、
前記２つの選択部で選択された出力信号を位相同期する２つのアナログフェーズロック部と、
クロック切り替え時に前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えさせる２つのバッファ部とを備えることを特徴とする移動通信基地局装置のクロック同期システム。 - 前記２つのアナログフェーズロック部で形成される出力信号が任意の周期であることを特徴とする、請求項１に記載の移動通信基地局装置のクロック同期システム。
- 前記２つのバッファ部は、現用系から予備系へ、又は予備系から現用系へのクロック切り替え時に、前記２つのアナログフェーズロック部の出力をそれぞれ切り替えて前記同期クロックとして出力し、同時に前記２つの選択部に対して前記２つのディジタルフェーズロック部の一方の出力信号の選択から他方の出力信号の選択に切り替えさせることを特徴とする、請求項１に記載の移動通信基地局装置のクロック同期システム。
- 一方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設け、他方の前記ディジタルフェーズロック部から２つの前記選択部への接続距離が短い方に遅延部を設けることを特徴とする、請求項１に記載の移動通信基地局装置のクロック同期システム。
- 同期クロックを２重化する移動通信基地局装置のクロック同期方法において、
サンプリングクロックを独自に有し基準クロックを共通に入力し基準クロックに２つのディジタルフェーズロックで位相同期する工程と、
前記２つのディジタルフェーズロック部の出力信号から一方の出力信号を選択する工程と、
選択された一方の出力信号を共通に入力し２つのアナログフェーズロックで位相同期し、前記２つのアナログフェーズロックの出力信号から一方を同期信号として選択する工程と、
クロック切り替え時に、前記２つのアナログフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて同期信号として、同時に前記２つのディジタルフェーズロック部の一方の出力信号の選択を他方の出力信号の選択に切り替えて前記２つのアナログフェーズロックの共通の入力とする工程とを備えることを特徴とする移動通信基地局装置のクロック同期方法。
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