JP2002359552A - 移動通信基地局装置のクロック同期システム及び方法 - Google Patents
移動通信基地局装置のクロック同期システム及び方法Info
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- JP2002359552A JP2002359552A JP2001167379A JP2001167379A JP2002359552A JP 2002359552 A JP2002359552 A JP 2002359552A JP 2001167379 A JP2001167379 A JP 2001167379A JP 2001167379 A JP2001167379 A JP 2001167379A JP 2002359552 A JP2002359552 A JP 2002359552A
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- clock
- unit
- synchronization
- dpll
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 基準クロックに対する位相同期を行う際にサ
ンプリングクロックの誤差に起因して、現用系から予備
系への切替時に生じる誤差を最小にする。 【解決手段】 同期クロックを２重化する移動通信基地
局装置のクロック同期システムに、サンプリングクロッ
クを独自に有し基準クロックを共通に入力し基準クロッ
クに位相同期する２つのディジタルフェーズロック部５
２ｎ、５２ｅと、２つのディジタルフェーズロック部の
出力信号をそれぞれ入力し、同一の出力信号をそれぞれ
選択する２つの選択部５３ｎ、５３ｅと、２つの選択部
で選択された出力信号を位相同期する２つのアナログフ
ェーズロック部５４ｎ、５４ｅと、２つのアナログフェ
ーズロック部の出力を切り替えて同期クロックとして出
力させ、同時に２つの選択部に対して同一の出力信号か
ら他の同一の出力信号を選択させるバッファ部５５ｎ、
５５ｅとを備える。
ンプリングクロックの誤差に起因して、現用系から予備
系への切替時に生じる誤差を最小にする。 【解決手段】 同期クロックを２重化する移動通信基地
局装置のクロック同期システムに、サンプリングクロッ
クを独自に有し基準クロックを共通に入力し基準クロッ
クに位相同期する２つのディジタルフェーズロック部５
２ｎ、５２ｅと、２つのディジタルフェーズロック部の
出力信号をそれぞれ入力し、同一の出力信号をそれぞれ
選択する２つの選択部５３ｎ、５３ｅと、２つの選択部
で選択された出力信号を位相同期する２つのアナログフ
ェーズロック部５４ｎ、５４ｅと、２つのアナログフェ
ーズロック部の出力を切り替えて同期クロックとして出
力させ、同時に２つの選択部に対して同一の出力信号か
ら他の同一の出力信号を選択させるバッファ部５５ｎ、
５５ｅとを備える。
Description
【０００１】
【産業上の利用分野】本発明は移動通信システムの基地
局装置に使用されるクロック同期システムに関する。特
に、本発明は、現用系から予備系への系切替時に発生す
る位相差を最小にするクロック同期システム及び方法に
関する。
局装置に使用されるクロック同期システムに関する。特
に、本発明は、現用系から予備系への系切替時に発生す
る位相差を最小にするクロック同期システム及び方法に
関する。
【０００２】
【従来の技術】図８は本発明の前提となる移動通信基地
局装置のクロック同期システムの概略構成を示すブロッ
ク図である。なお、全図を通して同一の構成要素には同
一の番号、符号を付して説明を行う。本図に示すクロッ
ク同期システムで生成される同期クロックは、移動通信
システムの基地局装置内で、他の機能部の各種クロック
として、例えば、別途構成されるＰＬＬ（フェーズロッ
クループ）の基準クロックとして使用される。
局装置のクロック同期システムの概略構成を示すブロッ
ク図である。なお、全図を通して同一の構成要素には同
一の番号、符号を付して説明を行う。本図に示すクロッ
ク同期システムで生成される同期クロックは、移動通信
システムの基地局装置内で、他の機能部の各種クロック
として、例えば、別途構成されるＰＬＬ（フェーズロッ
クループ）の基準クロックとして使用される。
【０００３】上記クロック同期システムは、特開平８−
９７７５０号公報にも開示されているように、冗長構成
として２重化され、現用系、予備系の２系統のＮ系クロ
ック生成回路５１０ｎとＥ系クロック生成回路５１０ｅ
が設けられ、Ｎ系クロック生成回路５１０ｎとＥ系クロ
ック生成回路５１０ｅ間の現用系から予備系への切替
は、信頼性向上のため、現用系が故障した時に、又は強
制的、定期的に行われる。
９７７５０号公報にも開示されているように、冗長構成
として２重化され、現用系、予備系の２系統のＮ系クロ
ック生成回路５１０ｎとＥ系クロック生成回路５１０ｅ
が設けられ、Ｎ系クロック生成回路５１０ｎとＥ系クロ
ック生成回路５１０ｅ間の現用系から予備系への切替
は、信頼性向上のため、現用系が故障した時に、又は強
制的、定期的に行われる。
【０００４】Ｎ系クロック生成回路５１０ｎ、Ｅ系クロ
ック生成回路５１０ｅにはＤＰＬＬ部（ディジタルフェ
ーズロックループ部）５２ｎ、ＤＰＬＬ部（ディジタル
フェーズロックループ部）５２ｅがそれぞれ設けられ、
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは同一周波数のサ
ンプリングクロックをそれぞれ独立に有し、外部から基
準クロック５０１を共通に入力し、基準クロック５０１
に同期したＤＰＬＬクロックＮ、ＤＰＬＬクロックＥを
それぞれ形成する。
ック生成回路５１０ｅにはＤＰＬＬ部（ディジタルフェ
ーズロックループ部）５２ｎ、ＤＰＬＬ部（ディジタル
フェーズロックループ部）５２ｅがそれぞれ設けられ、
ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅは同一周波数のサ
ンプリングクロックをそれぞれ独立に有し、外部から基
準クロック５０１を共通に入力し、基準クロック５０１
に同期したＤＰＬＬクロックＮ、ＤＰＬＬクロックＥを
それぞれ形成する。
【０００５】なお、上記のサンプリングの周波数は大き
くても１００ＭＨｚである。ＤＰＬＬ部５２ｎ、ＤＰＬ
Ｌ部５２ｅの出力側にはにはＢＵＦ部（バッファ部）５
５ｎ、ＢＵＦ部（バッファ部）５５ｅがそれぞれ接続さ
れ、ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅはＤＰＬＬ部５２
ｎ、ＤＰＬＬ部５２ｅからＤＰＬＬクロックＮ、ＤＰＬ
ＬクロックＥをそれぞれ入力しＮ系、Ｅ系のどちらか一
方を同期クロック５０６として出力する。
くても１００ＭＨｚである。ＤＰＬＬ部５２ｎ、ＤＰＬ
Ｌ部５２ｅの出力側にはにはＢＵＦ部（バッファ部）５
５ｎ、ＢＵＦ部（バッファ部）５５ｅがそれぞれ接続さ
れ、ＢＵＦ部５５ｎ、ＢＵＦ部５５ｅはＤＰＬＬ部５２
ｎ、ＤＰＬＬ部５２ｅからＤＰＬＬクロックＮ、ＤＰＬ
ＬクロックＥをそれぞれ入力しＮ系、Ｅ系のどちらか一
方を同期クロック５０６として出力する。
【０００６】ＢＵＦ部５５ｎからＢＵＦ部５５ｅに切替
制御信号Ｎが出力され、ＢＵＦ部５５ｅからＢＵＦ部５
５ｎに切替制御信号Ｅが出力され、ＤＰＬＬ部５２ｎ、
ＤＰＬＬ部５２ｅからの出力の切替が制御される。図９
は図８のクロック同期システムの動作で位相誤差が最大
となる例を説明するタイミングチャートである。
制御信号Ｎが出力され、ＢＵＦ部５５ｅからＢＵＦ部５
５ｎに切替制御信号Ｅが出力され、ＤＰＬＬ部５２ｎ、
ＤＰＬＬ部５２ｅからの出力の切替が制御される。図９
は図８のクロック同期システムの動作で位相誤差が最大
となる例を説明するタイミングチャートである。
【０００７】ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅで
は、本図（ｂ）に示す基準クロック５０１に対して、本
図（ｄ）、（ｅ）に示すＤＰＬＬクロックＮ、ＤＰＬＬ
クロックＥとの位相差をそれぞれ「０」にするように、
調整が行われる。しかし、この調整には、サンプリング
クロックの±１クロックの誤差が生じる。
は、本図（ｂ）に示す基準クロック５０１に対して、本
図（ｄ）、（ｅ）に示すＤＰＬＬクロックＮ、ＤＰＬＬ
クロックＥとの位相差をそれぞれ「０」にするように、
調整が行われる。しかし、この調整には、サンプリング
クロックの±１クロックの誤差が生じる。
【０００８】前述のように、ＤＰＬＬ部５２ｎ、ＤＰＬ
Ｌ部５２ｅは個別に本図（ａ）に示すサンプリングクロ
ック６０１Ｎ、サンプリングクロック６０１Ｅをそれぞ
れ有するので、それぞれの調整で、本図（ｄ）、（ｅ）
に示すように、基準クロック５０１に対して、Ｅクロッ
クでは誤差ａの進み、Ｎクロックでは誤差ｂの遅れが生
じる。
Ｌ部５２ｅは個別に本図（ａ）に示すサンプリングクロ
ック６０１Ｎ、サンプリングクロック６０１Ｅをそれぞ
れ有するので、それぞれの調整で、本図（ｄ）、（ｅ）
に示すように、基準クロック５０１に対して、Ｅクロッ
クでは誤差ａの進み、Ｎクロックでは誤差ｂの遅れが生
じる。
【０００９】すなわち、ＤＰＬＬ部５２ｎのＮクロック
に＋１クロック、ＤＰＬＬ部５２ｅのＥクロックに−１
クロックずれた最悪例が生じる場合がある。なお、サン
プリングクロックの周波数を１００ＭＨｚとすると、１
クロック幅が１０ｎ秒となり、上記の場合、２クロック
幅分として最大２０ｎ秒の位相差が発生する。
に＋１クロック、ＤＰＬＬ部５２ｅのＥクロックに−１
クロックずれた最悪例が生じる場合がある。なお、サン
プリングクロックの周波数を１００ＭＨｚとすると、１
クロック幅が１０ｎ秒となり、上記の場合、２クロック
幅分として最大２０ｎ秒の位相差が発生する。
【００１０】本図（ｃ）に示すように、切替制御信号Ｎ
が「Ｌ（低）」、切替制御信号Ｅが「Ｈ（高）」の場合
には、ＢＵＦ部５５ｎは同期クロック５０６を出力し、
ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、
逆に、切替制御信号Ｎが「Ｈ（高）」、切替制御信号Ｅ
が「Ｌ（低）」の場合には、ＢＵＦ部５５ｎは同期クロ
ック５０６の出力を停止し、ＢＵＦ部５５ｎは同期クロ
ック５０６を出力する。
が「Ｌ（低）」、切替制御信号Ｅが「Ｈ（高）」の場合
には、ＢＵＦ部５５ｎは同期クロック５０６を出力し、
ＢＵＦ部５５ｅは同期クロック５０６の出力を停止し、
逆に、切替制御信号Ｎが「Ｈ（高）」、切替制御信号Ｅ
が「Ｌ（低）」の場合には、ＢＵＦ部５５ｎは同期クロ
ック５０６の出力を停止し、ＢＵＦ部５５ｎは同期クロ
ック５０６を出力する。
【００１１】本図（ｆ）に示すように、本図（ｃ）の切
替前後で、同期クロック５０６はＤＰＬＬクロックＮか
らＤＰＬＬクロックＥに変化する。このため、同期クロ
ック５０６の波形にはズレが生じ、切替直前の同期クロ
ック５０６の周期をＬ６１とし、切替直後の同期クロッ
ク５０６の周期をＬ６２とすると、Ｌ６１＞Ｌ６２とな
り、同期クロック５０６には、切替直前後でＤＰＬＬ部
５２ｎ、ＤＰＬＬ部５２ｅの位相差調整の誤差に起因し
て誤差が生じるという問題があった。
替前後で、同期クロック５０６はＤＰＬＬクロックＮか
らＤＰＬＬクロックＥに変化する。このため、同期クロ
ック５０６の波形にはズレが生じ、切替直前の同期クロ
ック５０６の周期をＬ６１とし、切替直後の同期クロッ
ク５０６の周期をＬ６２とすると、Ｌ６１＞Ｌ６２とな
り、同期クロック５０６には、切替直前後でＤＰＬＬ部
５２ｎ、ＤＰＬＬ部５２ｅの位相差調整の誤差に起因し
て誤差が生じるという問題があった。
【００１２】このように、現用系、予備系の切替直前後
に同期クロック５０６に誤差が生じると、移動通信基地
局装置における他の機能部のＰＬＬが一瞬アンロックし
てしまうという不具合が発生する。
に同期クロック５０６に誤差が生じると、移動通信基地
局装置における他の機能部のＰＬＬが一瞬アンロックし
てしまうという不具合が発生する。
【００１３】
【発明が解決しょうとする課題】したがって、本発明は
上記問題点に鑑みて、基準クロックに対する位相同期に
サンプリングクロックの誤差に起因して、現用系から予
備系への切替時に生じる誤差を最小にすることが可能に
なる移動通信基地局装置のクロック同期システム及び方
法を提供することを目的とする。
上記問題点に鑑みて、基準クロックに対する位相同期に
サンプリングクロックの誤差に起因して、現用系から予
備系への切替時に生じる誤差を最小にすることが可能に
なる移動通信基地局装置のクロック同期システム及び方
法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は前記問題点を解
決するために、同期クロックを２重化する移動通信基地
局装置のクロック同期システムにおいて、サンプリング
クロックを独自に有し基準クロックを共通に入力し基準
クロックに位相同期する２つのディジタルフェーズロッ
ク部と、前記２つのディジタルフェーズロック部の出力
信号をそれぞれ入力し、同一の前記出力信号をそれぞれ
選択する２つの選択部と、前記２つの選択部で選択され
た出力信号を位相同期する２つのアナログフェーズロッ
ク部と、前記２つのアナログフェーズロック部の出力を
切り替えて前記同期クロックとして出力させ、同時に前
記２つの選択部に対して同一の前記出力信号から他の同
一の前記出力信号を選択させるバッファ部とを備えるこ
とを特徴とする移動通信基地局装置のクロック同期シス
テムを提供する。
決するために、同期クロックを２重化する移動通信基地
局装置のクロック同期システムにおいて、サンプリング
クロックを独自に有し基準クロックを共通に入力し基準
クロックに位相同期する２つのディジタルフェーズロッ
ク部と、前記２つのディジタルフェーズロック部の出力
信号をそれぞれ入力し、同一の前記出力信号をそれぞれ
選択する２つの選択部と、前記２つの選択部で選択され
た出力信号を位相同期する２つのアナログフェーズロッ
ク部と、前記２つのアナログフェーズロック部の出力を
切り替えて前記同期クロックとして出力させ、同時に前
記２つの選択部に対して同一の前記出力信号から他の同
一の前記出力信号を選択させるバッファ部とを備えるこ
とを特徴とする移動通信基地局装置のクロック同期シス
テムを提供する。
【００１５】この手段により、ディジタルフェーズロッ
ク部で基準クロックに対する位相同期を行う際にサンプ
リングクロックの誤差に起因して、現用系から予備系へ
又はこの逆の切替時に生じる誤差を最小にすることが可
能になる。好ましくは、前記２つのアナログフェーズロ
ック部で形成される出力信号が任意の周期である。
ク部で基準クロックに対する位相同期を行う際にサンプ
リングクロックの誤差に起因して、現用系から予備系へ
又はこの逆の切替時に生じる誤差を最小にすることが可
能になる。好ましくは、前記２つのアナログフェーズロ
ック部で形成される出力信号が任意の周期である。
【００１６】この手段により、移動通信基地局装置の各
種クロック同期に対応可能になる。好ましくは、前記バ
ッファ部は、現用系から予備系へ、又は予備系から現用
系への切り替え時に、前記２つのアナログフェーズロッ
ク部の出力を切り替え、前記２つの選択部に対して同一
の前記出力信号から他の同一の前記出力信号を選択させ
る。
種クロック同期に対応可能になる。好ましくは、前記バ
ッファ部は、現用系から予備系へ、又は予備系から現用
系への切り替え時に、前記２つのアナログフェーズロッ
ク部の出力を切り替え、前記２つの選択部に対して同一
の前記出力信号から他の同一の前記出力信号を選択させ
る。
【００１７】この手段により、現用系が故障した時、又
は強制的、定期的に、現用系から予備系への切替時に生
じる誤差を最小にでき、信頼性がさらに向上する。好ま
しくは、一方の前記ディジタルフェーズロック部から２
つの前記選択部への接続距離が短い方に遅延部を設け、
他方の前記ディジタルフェーズロック部から２つの前記
選択部への接続距離が短い方に遅延部を設ける。
は強制的、定期的に、現用系から予備系への切替時に生
じる誤差を最小にでき、信頼性がさらに向上する。好ま
しくは、一方の前記ディジタルフェーズロック部から２
つの前記選択部への接続距離が短い方に遅延部を設け、
他方の前記ディジタルフェーズロック部から２つの前記
選択部への接続距離が短い方に遅延部を設ける。
【００１８】この手段により、上記接続距離の相違によ
り生じる遅延を補償し、切替前後の位相誤差をなくす。
さらに、同期クロックを２重化する移動通信基地局装置
のクロック同期システムにおいて、サンプリングクロッ
クを独自に有し基準クロックを共通に入力し基準クロッ
クに位相同期する２つのディジタルフェーズロック部
と、前記２つのディジタルフェーズロック部の出力信号
をそれぞれ入力し、いずれか一方の前記出力信号を選択
する選択部と、前記選択部で選択された出力信号を位相
同期し前記同期クロックとして出力するアナログフェー
ズロック部とを備えることを特徴とする移動通信基地局
装置のクロック同期システムを提供する。
り生じる遅延を補償し、切替前後の位相誤差をなくす。
さらに、同期クロックを２重化する移動通信基地局装置
のクロック同期システムにおいて、サンプリングクロッ
クを独自に有し基準クロックを共通に入力し基準クロッ
クに位相同期する２つのディジタルフェーズロック部
と、前記２つのディジタルフェーズロック部の出力信号
をそれぞれ入力し、いずれか一方の前記出力信号を選択
する選択部と、前記選択部で選択された出力信号を位相
同期し前記同期クロックとして出力するアナログフェー
ズロック部とを備えることを特徴とする移動通信基地局
装置のクロック同期システムを提供する。
【００１９】この手段により、現用系から予備系へ又は
この逆の切替時に生じる誤差を最小にする構成が簡単に
なる。好ましくは、前記アナログフェーズロック部には
分周回路が設けられ、前記分周回路は異なる周期の同期
クロックを出力する。この手段により、移動通信基地局
装置による種々の同期クロックの要求に対して、切替時
の誤差が小さく、周期の異なるクロックを提供すること
が可能になる。
この逆の切替時に生じる誤差を最小にする構成が簡単に
なる。好ましくは、前記アナログフェーズロック部には
分周回路が設けられ、前記分周回路は異なる周期の同期
クロックを出力する。この手段により、移動通信基地局
装置による種々の同期クロックの要求に対して、切替時
の誤差が小さく、周期の異なるクロックを提供すること
が可能になる。
【００２０】さらに、同期クロックを２重化する移動通
信基地局装置のクロック同期方法において、サンプリン
グクロックを独自に有し基準クロックを共通に入力し基
準クロックに２つのディジタルフェーズロックで位相同
期する工程と、前記２つのディジタルフェーズロックの
出力信号をそれぞれ入力し、同一の前記出力信号をそれ
ぞれ選択する工程と、それぞれ選択された出力信号を２
つのアナログフェーズロックで位相同期する工程と、前
記２つのアナログフェーズロックの出力を切り替えて前
記同期クロックとして出力させ、同時に同一の前記出力
信号から他の同一の前記出力信号を選択させる工程とを
備えることを特徴とする移動通信基地局装置のクロック
同期方法を提供する。
信基地局装置のクロック同期方法において、サンプリン
グクロックを独自に有し基準クロックを共通に入力し基
準クロックに２つのディジタルフェーズロックで位相同
期する工程と、前記２つのディジタルフェーズロックの
出力信号をそれぞれ入力し、同一の前記出力信号をそれ
ぞれ選択する工程と、それぞれ選択された出力信号を２
つのアナログフェーズロックで位相同期する工程と、前
記２つのアナログフェーズロックの出力を切り替えて前
記同期クロックとして出力させ、同時に同一の前記出力
信号から他の同一の前記出力信号を選択させる工程とを
備えることを特徴とする移動通信基地局装置のクロック
同期方法を提供する。
【００２１】この手段により、上記発明と同様に、ディ
ジタルフェーズロック部で基準クロックに対する位相同
期を行う際にサンプリングクロックの誤差に起因して、
現用系から予備系へ又はこの逆の切替時に生じる誤差を
最小にすることが可能になる。
ジタルフェーズロック部で基準クロックに対する位相同
期を行う際にサンプリングクロックの誤差に起因して、
現用系から予備系へ又はこの逆の切替時に生じる誤差を
最小にすることが可能になる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明に係る移動通
信基地局装置のクロック同期システムの概略構成を示す
ブロック図である。本図に示すように、図８と比較し
て、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅとＢＵＦ部５
５ｎ、ＢＵＦ部５５ｅの間にはＳＥＬ部（選択部）５３
ｎ、ＳＥＬ部（選択部）５３Ｅがそれぞれ接続される。
て図面を参照して説明する。図１は本発明に係る移動通
信基地局装置のクロック同期システムの概略構成を示す
ブロック図である。本図に示すように、図８と比較し
て、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅとＢＵＦ部５
５ｎ、ＢＵＦ部５５ｅの間にはＳＥＬ部（選択部）５３
ｎ、ＳＥＬ部（選択部）５３Ｅがそれぞれ接続される。
【００２３】ＳＥＬ部５３ｎはＤＰＬＬ部５２ｎのＤＰ
ＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロック
Ｅを入力し、いずれか一方を選択してＳＥＬクロックＮ
を出力する。ＳＥＬ部５３ｅはＤＰＬＬ部５２ｎのＤＰ
ＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロック
Ｅを入力し、いずれか一方を選択してＳＥＬクロックＥ
を出力する。
ＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロック
Ｅを入力し、いずれか一方を選択してＳＥＬクロックＮ
を出力する。ＳＥＬ部５３ｅはＤＰＬＬ部５２ｎのＤＰ
ＬＬクロックＮ、ＤＰＬＬ部５２ｅのＤＰＬＬクロック
Ｅを入力し、いずれか一方を選択してＳＥＬクロックＥ
を出力する。
【００２４】ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの出力側
にはＡＰＬＬ部（アナログフェーズロックループ）５４
ｎ、ＡＰＬＬ部（アナログフェーズロックループ）５４
ｅがそれぞれ接続される。ＡＰＬＬ部５４ｎはＳＥＬ部
５３ｎからＳＥＬクロックＮを入力しＳＥＬクロックＮ
に位相同期したＮクロックをＢＵＦ部５５ｎに出力す
る。
にはＡＰＬＬ部（アナログフェーズロックループ）５４
ｎ、ＡＰＬＬ部（アナログフェーズロックループ）５４
ｅがそれぞれ接続される。ＡＰＬＬ部５４ｎはＳＥＬ部
５３ｎからＳＥＬクロックＮを入力しＳＥＬクロックＮ
に位相同期したＮクロックをＢＵＦ部５５ｎに出力す
る。
【００２５】すなわち、ＳＥＬ部５３ｎの選択によりＳ
ＥＬクロックＮがＤＰＬＬクロックＮからＤＰＬＬクロ
ックＥに切り替わった時の過渡状態では、ＳＥＬクロッ
クＮは、切替直後、ＤＰＬＬクロックＮ状態を保持し、
徐々にＤＰＬＬクロックＥに位相同期することになる。
逆に、ＳＥＬクロックＮがＤＰＬＬクロックＥからＤＰ
ＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロ
ックＮは、切替直後、ＤＰＬＬクロックＥ状態を保持
し、徐々にＤＰＬＬクロックＮに位相同期することにな
る。
ＥＬクロックＮがＤＰＬＬクロックＮからＤＰＬＬクロ
ックＥに切り替わった時の過渡状態では、ＳＥＬクロッ
クＮは、切替直後、ＤＰＬＬクロックＮ状態を保持し、
徐々にＤＰＬＬクロックＥに位相同期することになる。
逆に、ＳＥＬクロックＮがＤＰＬＬクロックＥからＤＰ
ＬＬクロックＮに切り替わる過渡状態では、ＳＥＬクロ
ックＮは、切替直後、ＤＰＬＬクロックＥ状態を保持
し、徐々にＤＰＬＬクロックＮに位相同期することにな
る。
【００２６】ＡＰＬＬ部５４ｅはＳＥＬ部５３ｅからＳ
ＥＬクロックＥを入力しＳＥＬクロックＥに位相同期し
たＥクロックをＢＵＦ部５５ｅに出力する。すなわち、
ＳＥＬ部５３ｅの選択によりＳＥＬクロックＥがＤＰＬ
ＬクロックＮからＤＰＬＬクロックＥに切り替わった時
の過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰ
ＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロック
Ｅに位相同期することになる。
ＥＬクロックＥを入力しＳＥＬクロックＥに位相同期し
たＥクロックをＢＵＦ部５５ｅに出力する。すなわち、
ＳＥＬ部５３ｅの選択によりＳＥＬクロックＥがＤＰＬ
ＬクロックＮからＤＰＬＬクロックＥに切り替わった時
の過渡状態では、ＳＥＬクロックＥは、切替直後、ＤＰ
ＬＬクロックＮ状態を保持し、徐々にＤＰＬＬクロック
Ｅに位相同期することになる。
【００２７】逆に、ＳＥＬクロックＥがＤＰＬＬクロッ
クＥからＤＰＬＬクロックＮに切り替わる過渡状態で
は、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロック
Ｅ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期
することになる。ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅ
はアナログのフェーズロックループであるため、ＤＰＬ
Ｌ部５２ｎ、ＤＰＬＬ部５２ｅと異なり、位相同期に対
してはサンプリングクロックを必要とせず、従って、位
相同期の調整時にサンプリングクロックの誤差に起因す
る誤差を発生しない。
クＥからＤＰＬＬクロックＮに切り替わる過渡状態で
は、ＳＥＬクロックＥは、切替直後、ＤＰＬＬクロック
Ｅ状態を保持し、徐々にＤＰＬＬクロックＮに位相同期
することになる。ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅ
はアナログのフェーズロックループであるため、ＤＰＬ
Ｌ部５２ｎ、ＤＰＬＬ部５２ｅと異なり、位相同期に対
してはサンプリングクロックを必要とせず、従って、位
相同期の調整時にサンプリングクロックの誤差に起因す
る誤差を発生しない。
【００２８】また、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４
ｅのＮクロック、Ｅクロックはそれぞれ同一の周期であ
るが、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのＤＰＬＬ
クロックＮ、ＤＰＬＬクロックＥの周期とは同一でなく
てもよく、一般的には任意の周期である。ＢＵＦ部５５
ｎ、ＢＵＦ部５５ｅは切替制御信号Ｎ、切替制御信号Ｅ
に基づいて同期クロック５０６の切替を行うと同時に切
替前後でＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの双方の
入力信号が同一になるように、ＳＥＬ部５３ｎ、ＳＥＬ
部５３ｅの選択を制御する。
ｅのＮクロック、Ｅクロックはそれぞれ同一の周期であ
るが、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅのＤＰＬＬ
クロックＮ、ＤＰＬＬクロックＥの周期とは同一でなく
てもよく、一般的には任意の周期である。ＢＵＦ部５５
ｎ、ＢＵＦ部５５ｅは切替制御信号Ｎ、切替制御信号Ｅ
に基づいて同期クロック５０６の切替を行うと同時に切
替前後でＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの双方の
入力信号が同一になるように、ＳＥＬ部５３ｎ、ＳＥＬ
部５３ｅの選択を制御する。
【００２９】図２は切替制御信号Ｎ、切替制御信号Ｅに
基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説
明する図である。本図に示すように、切替制御信号Ｎが
Ｌ状態で、切替制御信号ＥがＨ状態である場合、前述の
ように、ＢＵＦ部５５ｎは同期クロック５０６を出力
し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止
し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対し
て、ＤＰＬＬクロックＮをそれぞれ選択するように制御
を行う。
基づくＳＥＬ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説
明する図である。本図に示すように、切替制御信号Ｎが
Ｌ状態で、切替制御信号ＥがＨ状態である場合、前述の
ように、ＢＵＦ部５５ｎは同期クロック５０６を出力
し、ＢＵＦ部５５ｅは同期クロック５０６の出力を停止
し、さらに、ＳＥＬ部５３ｎ、ＳＥＬ部５３ｅに対し
て、ＤＰＬＬクロックＮをそれぞれ選択するように制御
を行う。
【００３０】さらに、切替制御信号ＮがＨ状態で、切替
制御信号ＥがＬ状態である場合、前述のように、ＢＵＦ
部５５ｅは同期クロック５０６を出力し、ＢＵＦ部５５
ｎは同期クロック５０６の出力を停止し、さらに、ＳＥ
Ｌ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロッ
クＥをそれぞれ選択するように制御を行う。。
制御信号ＥがＬ状態である場合、前述のように、ＢＵＦ
部５５ｅは同期クロック５０６を出力し、ＢＵＦ部５５
ｎは同期クロック５０６の出力を停止し、さらに、ＳＥ
Ｌ部５３ｎ、ＳＥＬ部５３ｅに対して、ＤＰＬＬクロッ
クＥをそれぞれ選択するように制御を行う。。
【００３１】図３は図１のクロック同期システムの動作
を説明するタイミングチャートである。本図（ａ）に示
すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅにはサ
ンプリングクロック６０１Ｎ、サンプリングクロック６
０１Ｅがそれぞれ独立に用いられる。
を説明するタイミングチャートである。本図（ａ）に示
すように、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅにはサ
ンプリングクロック６０１Ｎ、サンプリングクロック６
０１Ｅがそれぞれ独立に用いられる。
【００３２】本図（ｂ）に示すように、ＤＰＬＬ部５２
ｎ、ＤＰＬＬ部５２ｅには基準信号５０１が共通に入力
する。本図（ｃ）に示すように、ＤＰＬＬ部５２ｎの出
力であるＤＰＬＬクロックＮが基準クロック５０１に対
して位相に誤差ｂの遅れが生じているとする。本図
（ｄ）に示すように、ＤＰＬＬ部５２ｅの出力であるＤ
ＰＬＬクロックＥが基準クロック５０１に対して位相に
誤差ａの進みが生じているとする。
ｎ、ＤＰＬＬ部５２ｅには基準信号５０１が共通に入力
する。本図（ｃ）に示すように、ＤＰＬＬ部５２ｎの出
力であるＤＰＬＬクロックＮが基準クロック５０１に対
して位相に誤差ｂの遅れが生じているとする。本図
（ｄ）に示すように、ＤＰＬＬ部５２ｅの出力であるＤ
ＰＬＬクロックＥが基準クロック５０１に対して位相に
誤差ａの進みが生じているとする。
【００３３】本図（ｅ）に示すように、切替前にＢＵＦ
部５５ｎから同期クロック５０６が出力している場合に
は、ＳＥＬ部５３ｎのＳＥＬクロックＮとしてＤＰＬＬ
クロックＮが選択される（２ａ）。本図（ｆ）に示すよ
うに、切替前にＢＵＦ部５５ｎから同期クロック５０６
が出力している場合には、ＳＥＬ部５３ｅのＳＥＬクロ
ックＥとしてＤＰＬＬクロックＮが選択される（２
ｂ）。
部５５ｎから同期クロック５０６が出力している場合に
は、ＳＥＬ部５３ｎのＳＥＬクロックＮとしてＤＰＬＬ
クロックＮが選択される（２ａ）。本図（ｆ）に示すよ
うに、切替前にＢＵＦ部５５ｎから同期クロック５０６
が出力している場合には、ＳＥＬ部５３ｅのＳＥＬクロ
ックＥとしてＤＰＬＬクロックＮが選択される（２
ｂ）。
【００３４】本図（ｇ）に示すように、切替制御信号Ｎ
が「Ｌ」から「Ｈ」に、同時に切替制御信号Ｅが「Ｈ」
から「Ｌ」に切り替わると、ＳＥＬ部５３ｎ、ＳＥＬ部
５３ｅではＤＰＬＬクロックＮの選択からＤＰＬＬクロ
ックＥの選択に切り替えられたＳＥＬクロックＮ、ＳＥ
ＬクロックＥがＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの
入力となる。
が「Ｌ」から「Ｈ」に、同時に切替制御信号Ｅが「Ｈ」
から「Ｌ」に切り替わると、ＳＥＬ部５３ｎ、ＳＥＬ部
５３ｅではＤＰＬＬクロックＮの選択からＤＰＬＬクロ
ックＥの選択に切り替えられたＳＥＬクロックＮ、ＳＥ
ＬクロックＥがＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅの
入力となる。
【００３５】さらに、上記の切り替わりで、同期クロッ
ク５０６の出力先がＢＵＦ部５５ｎからＢＵＦ部５５ｅ
に切り替わる。すなわち、ＢＵＦ部５５ｎが出力状態か
ら停止状態になり、ＢＵＦ部５５ｅが停止状態から出力
状態になる。本図（ｈ）、（ｉ）に示すように、ＳＥＬ
クロックＮを位相同期したＡＰＬＬ部５４ｎのＮクロッ
ク（２Ｃ）、ＳＥＬクロックＥを位相同期したＡＰＬＬ
部５４ｅのＥクロック（２ｄ）は、切替前後で、互いに
位相が合っているために同一の波形を有し、従来と比較
して位相に大きなズレが生じないようになった。
ク５０６の出力先がＢＵＦ部５５ｎからＢＵＦ部５５ｅ
に切り替わる。すなわち、ＢＵＦ部５５ｎが出力状態か
ら停止状態になり、ＢＵＦ部５５ｅが停止状態から出力
状態になる。本図（ｈ）、（ｉ）に示すように、ＳＥＬ
クロックＮを位相同期したＡＰＬＬ部５４ｎのＮクロッ
ク（２Ｃ）、ＳＥＬクロックＥを位相同期したＡＰＬＬ
部５４ｅのＥクロック（２ｄ）は、切替前後で、互いに
位相が合っているために同一の波形を有し、従来と比較
して位相に大きなズレが生じないようになった。
【００３６】本図（ｊ）に示すように、切替前では、Ｎ
クロックが同期クロック５０６となり、切替後では、Ｅ
クロックが同期クロック５０６となる。切替直前後で同
期クロック５０６の周期Ｌ１は同一となる。このよう
に、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの後段にＡＰ
ＬＬ部５４ｎ、ＡＰＬＬ部５４ｅを備え、切替前は、Ａ
ＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅへの同一の入力信号
に対して同期を取っているので、切替直後には入力信号
であるＤＰＬＬクロックＮとＤＰＬＬクロックＥに位相
誤差があっても、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅ
の出力には位相のズレはなく、徐々にＡＰＬＬ部５４
ｎ、ＡＰＬＬ部５４ｅは位相誤差がある入力信号に同期
していく。
クロックが同期クロック５０６となり、切替後では、Ｅ
クロックが同期クロック５０６となる。切替直前後で同
期クロック５０６の周期Ｌ１は同一となる。このよう
に、ＤＰＬＬ部５２ｎ、ＤＰＬＬ部５２ｅの後段にＡＰ
ＬＬ部５４ｎ、ＡＰＬＬ部５４ｅを備え、切替前は、Ａ
ＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅへの同一の入力信号
に対して同期を取っているので、切替直後には入力信号
であるＤＰＬＬクロックＮとＤＰＬＬクロックＥに位相
誤差があっても、ＡＰＬＬ部５４ｎ、ＡＰＬＬ部５４ｅ
の出力には位相のズレはなく、徐々にＡＰＬＬ部５４
ｎ、ＡＰＬＬ部５４ｅは位相誤差がある入力信号に同期
していく。
【００３７】したがって、現用系の出力側におけるＤＰ
ＬＬ部の出力だけでなく、予備（待機）系の出力停止側
におけるＤＰＬＬ部の出力に対しても、ＡＰＬＬ部で位
相同期させるようにしているため、切替直前後では同期
クロック５０６に大きな位相のずれがなくなり、ＤＰＬ
Ｌ部５２ｎ、ＤＰＬＬ部５２ｅのサンプリングクロック
の位相誤差が常にＮ系とＥ系の間で吸収されることにな
る。
ＬＬ部の出力だけでなく、予備（待機）系の出力停止側
におけるＤＰＬＬ部の出力に対しても、ＡＰＬＬ部で位
相同期させるようにしているため、切替直前後では同期
クロック５０６に大きな位相のずれがなくなり、ＤＰＬ
Ｌ部５２ｎ、ＤＰＬＬ部５２ｅのサンプリングクロック
の位相誤差が常にＮ系とＥ系の間で吸収されることにな
る。
【００３８】次に、Ｎ系クロック生成回路５１０ｎとＥ
系クロック生成回路５１０ｅの間に距離（約２０〜３０
ｃｍ）があるため、ＤＰＬＬ部５２ｎからＳＥＬ部５３
ｎへの距離、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへの
距離が相違する。同様に、ＤＰＬＬ部５２ｅからＳＥＬ
部５３ｎへの距離、ＤＰＬＬ部５２ｅからＳＥＬ部５３
ｅへの距離が相違する。
系クロック生成回路５１０ｅの間に距離（約２０〜３０
ｃｍ）があるため、ＤＰＬＬ部５２ｎからＳＥＬ部５３
ｎへの距離、ＤＰＬＬ部５２ｎからＳＥＬ部５３ｅへの
距離が相違する。同様に、ＤＰＬＬ部５２ｅからＳＥＬ
部５３ｎへの距離、ＤＰＬＬ部５２ｅからＳＥＬ部５３
ｅへの距離が相違する。
【００３９】図４は、ＤＰＬＬ部５２ｎからＳＥＬ部５
３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２
ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に
起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる
例を説明するタイミングチャートである。図３と比較し
て、上記距離の相違に起因して、本図（ｅ）、（ｆ）に
示すように、ＤＰＬＬクロックＮの選択時にＳＥＬクロ
ックＮに対してＳＥＬクロックＥには遅延ａが生じる。
図に示さないが、ＤＰＬＬクロックＥの選択時にＳＥＬ
クロックＥに対してＳＥＬクロックＮには遅延ａが生じ
る。
３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬＬ部５２
ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮの遅延に
起因して、Ｎ系とＥ系の切り替え時に位相誤差が生じる
例を説明するタイミングチャートである。図３と比較し
て、上記距離の相違に起因して、本図（ｅ）、（ｆ）に
示すように、ＤＰＬＬクロックＮの選択時にＳＥＬクロ
ックＮに対してＳＥＬクロックＥには遅延ａが生じる。
図に示さないが、ＤＰＬＬクロックＥの選択時にＳＥＬ
クロックＥに対してＳＥＬクロックＮには遅延ａが生じ
る。
【００４０】同様に、本図（ｈ）、（ｉ）に示すよう
に、ＤＰＬＬクロックＮの選択時にＮクロックに対して
Ｅクロックには遅延ａが生じる。図に示さないが、ＤＰ
ＬＬクロックＮの選択時にＥクロックに対してＮクロッ
クには遅延ａが生じる。このため、本図（ｊ）に示すよ
うに、切替直前後では、同期クロック５０６の周期がＬ
１からＬ２に変化し、Ｌ２はＬ１よりも遅延ａだけ長く
なる。
に、ＤＰＬＬクロックＮの選択時にＮクロックに対して
Ｅクロックには遅延ａが生じる。図に示さないが、ＤＰ
ＬＬクロックＮの選択時にＥクロックに対してＮクロッ
クには遅延ａが生じる。このため、本図（ｊ）に示すよ
うに、切替直前後では、同期クロック５０６の周期がＬ
１からＬ２に変化し、Ｌ２はＬ１よりも遅延ａだけ長く
なる。
【００４１】したがって、Ｎ系クロック生成回路５１０
ｎとＥ系クロック生成回路５１０ｅの間の距離に起因し
て、切替直前後に位相誤差が生じるので、この位相誤差
の発生を防止する必要がある。なお、この位相誤差は、
従来技術で述べたサンプリングクロックに起因する位相
誤差と比較すると非常に小さい。図５は図１における第
１の変形例の概略構成を示すブロック図である。本図に
示すように、図１と比較して、ＤＰＬＬ部５２ｎとＳＥ
Ｌ部５３ｎの間に遅延部５６ｎが設けられ、ＤＰＬＬ部
５２ｅとＳＥＬ部５３ｅの間に遅延部５６ｅが設けられ
る。
ｎとＥ系クロック生成回路５１０ｅの間の距離に起因し
て、切替直前後に位相誤差が生じるので、この位相誤差
の発生を防止する必要がある。なお、この位相誤差は、
従来技術で述べたサンプリングクロックに起因する位相
誤差と比較すると非常に小さい。図５は図１における第
１の変形例の概略構成を示すブロック図である。本図に
示すように、図１と比較して、ＤＰＬＬ部５２ｎとＳＥ
Ｌ部５３ｎの間に遅延部５６ｎが設けられ、ＤＰＬＬ部
５２ｅとＳＥＬ部５３ｅの間に遅延部５６ｅが設けられ
る。
【００４２】遅延部５６ｎは、ＤＰＬＬ部５２ｎからＳ
ＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬ
Ｌ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮ
の遅延を生成する。これにより、図４における遅延ａ防
止することが可能になる。同様に、遅延部５６ｅは、Ｄ
ＰＬＬ部５２ｅからＳＥＬ部５３ｅへのＤＰＬＬクロッ
クＥに対して、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへ
のＤＰＬＬクロックＥの遅延を生成する。これにより、
図４における遅延ａ防止することが可能になる。
ＥＬ部５３ｎへのＤＰＬＬクロックＮに対して、ＤＰＬ
Ｌ部５２ｎからＳＥＬ部５３ｅへのＤＰＬＬクロックＮ
の遅延を生成する。これにより、図４における遅延ａ防
止することが可能になる。同様に、遅延部５６ｅは、Ｄ
ＰＬＬ部５２ｅからＳＥＬ部５３ｅへのＤＰＬＬクロッ
クＥに対して、ＤＰＬＬ部５２ｅからＳＥＬ部５３ｎへ
のＤＰＬＬクロックＥの遅延を生成する。これにより、
図４における遅延ａ防止することが可能になる。
【００４３】したがって、本発明によれば、Ｎ系クロッ
ク生成回路５１０ｎとＥ系クロック生成回路５１０ｅの
間の距離に起因して切替直前後に生じる位相誤差の発生
を防止することが可能になる。図６は図１における第２
の変形例の概略構成を示すブロック図である。本図に示
すように、図１と比較して、Ｎ系クロック生成回路５１
０ｎのＤＰＬＬ部５２ｎ、Ｅ系クロック生成回路５１０
ｅのＤＰＬＬ部５２ｅの出力側にはＳＥＬ部５３が接続
され、ＳＥＬ５３は外部からの切替制御信号に基づいて
ＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ又はＤＰＬＬ部
５２ｅのＤＰＬＬクロックＥのいずれか一方を選択しク
ロックとして出力する。
ク生成回路５１０ｎとＥ系クロック生成回路５１０ｅの
間の距離に起因して切替直前後に生じる位相誤差の発生
を防止することが可能になる。図６は図１における第２
の変形例の概略構成を示すブロック図である。本図に示
すように、図１と比較して、Ｎ系クロック生成回路５１
０ｎのＤＰＬＬ部５２ｎ、Ｅ系クロック生成回路５１０
ｅのＤＰＬＬ部５２ｅの出力側にはＳＥＬ部５３が接続
され、ＳＥＬ５３は外部からの切替制御信号に基づいて
ＤＰＬＬ部５２ｎのＤＰＬＬクロックＮ又はＤＰＬＬ部
５２ｅのＤＰＬＬクロックＥのいずれか一方を選択しク
ロックとして出力する。
【００４４】ＳＥＬ５３の出力側にはＡＰＰＬ部５４が
接続され、ＡＰＰＬ部５４はＳＥＬ５３により選択され
たクロックを入力し、クロックを位相同期した同期クロ
ック５０６を出力する。このようにして、構成が簡単化
でき、図１の構成と同様の作用効果が得られる。
接続され、ＡＰＰＬ部５４はＳＥＬ５３により選択され
たクロックを入力し、クロックを位相同期した同期クロ
ック５０６を出力する。このようにして、構成が簡単化
でき、図１の構成と同様の作用効果が得られる。
【００４５】図７は図６の変形例の概略構成を示すブロ
ック図である。本図に示すように、図６と比較して、Ａ
ＰＬＬには分周回路５４Ａが設けられ、ＡＰＬＬ５４の
ＶＣＯの出力クロックを基に、前記分周回路５４Ａはそ
の分周比により、ＡＰＬＬ５４の出力である同期クロッ
ク５０６−１に加え、同期クロック５０６−２、…、同
期クロック５０６−ｎを出力する。
ック図である。本図に示すように、図６と比較して、Ａ
ＰＬＬには分周回路５４Ａが設けられ、ＡＰＬＬ５４の
ＶＣＯの出力クロックを基に、前記分周回路５４Ａはそ
の分周比により、ＡＰＬＬ５４の出力である同期クロッ
ク５０６−１に加え、同期クロック５０６−２、…、同
期クロック５０６−ｎを出力する。
【００４６】こようにして、移動通信基地局装置による
種々の同期クロックの要求に対して、周期の異なるクロ
ックを提供することが可能になる。
種々の同期クロックの要求に対して、周期の異なるクロ
ックを提供することが可能になる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
サンプリングクロックを独自に有し基準クロックを共通
に入力し基準クロックに２つのディジタルフェーズロッ
クで位相同期し、２つのディジタルフェーズロックの出
力信号をそれぞれ入力し、同一の出力信号をそれぞれ選
択し、それぞれ選択された出力信号を２つのアナログフ
ェーズロックで位相同期し、２つのアナログフェーズロ
ックの出力を切り替えて同期クロックとして出力させ、
同時に同一の出力信号から他の同一の出力信号を選択さ
せるようにしたので、ディジタルフェーズロック部で基
準クロックに対する位相同期を行う際にサンプリングク
ロックの誤差に起因して、現用系から予備系への切替時
に生じる誤差を最小にすることが可能になる。
サンプリングクロックを独自に有し基準クロックを共通
に入力し基準クロックに２つのディジタルフェーズロッ
クで位相同期し、２つのディジタルフェーズロックの出
力信号をそれぞれ入力し、同一の出力信号をそれぞれ選
択し、それぞれ選択された出力信号を２つのアナログフ
ェーズロックで位相同期し、２つのアナログフェーズロ
ックの出力を切り替えて同期クロックとして出力させ、
同時に同一の出力信号から他の同一の出力信号を選択さ
せるようにしたので、ディジタルフェーズロック部で基
準クロックに対する位相同期を行う際にサンプリングク
ロックの誤差に起因して、現用系から予備系への切替時
に生じる誤差を最小にすることが可能になる。
【００４８】さらに、一方のディジタルフェーズロック
部から２つの選択部への接続距離が短い方に遅延部を設
け、他方のディジタルフェーズロック部から２つの選択
部への接続距離が短い方に遅延部を設けるようにしたの
で、接続距離の相違により生じる遅延を補償し、切替前
後の位相誤差をなくすことが可能になる。
部から２つの選択部への接続距離が短い方に遅延部を設
け、他方のディジタルフェーズロック部から２つの選択
部への接続距離が短い方に遅延部を設けるようにしたの
で、接続距離の相違により生じる遅延を補償し、切替前
後の位相誤差をなくすことが可能になる。
【図１】本発明に係る移動通信基地局装置のクロック同
期システムの概略構成を示すブロック図である。
期システムの概略構成を示すブロック図である。
【図２】切替制御信号Ｎ、切替制御信号Ｅに基づくＳＥ
Ｌ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図で
ある。
Ｌ部５３ｎ、ＳＥＬ部５３ｅの選択制御を説明する図で
ある。
【図３】図１のクロック同期システムの動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】ＤＰＬＬ部５２ｎからＳＥＬ部５３ｎへのＤＰ
ＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ
部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ
系とＥ系の切り替え時に位相誤差が生じる例を説明する
タイミングチャートである。
ＬＬクロックＮに対して、ＤＰＬＬ部５２ｎからＳＥＬ
部５３ｅへのＤＰＬＬクロックＮの遅延に起因して、Ｎ
系とＥ系の切り替え時に位相誤差が生じる例を説明する
タイミングチャートである。
【図５】図１における変形例の概略構成を示すブロック
図である。
図である。
【図６】図１における第２の変形例の概略構成を示すブ
ロック図である。
ロック図である。
【図７】図６の変形例の概略構成を示すブロック図であ
る。
る。
【図８】本発明の前提となる移動通信基地局装置のクロ
ック同期システムの概略構成を示すブロック図である。
ック同期システムの概略構成を示すブロック図である。
【図９】図８のクロック同期システムの動作で位相誤差
が最大となる例を説明するタイミングチャートである。
が最大となる例を説明するタイミングチャートである。
５２ｎ、５２ｅ…ＤＰＬＬ部 ５３ｎ、５３ｅ、５３…ＳＥＬ部 ５４ｎ、５４ｅ、５４…ＡＰＬＬ部 ５４Ａ…分周回路 ５５ｎ、５５ｅ…ＢＵＦ部 ５６ｎ、５６ｅ…遅延部 ５０１…基準クロック ５０６…同期クロック ５１０ｎ…Ｎ系クロック生成回路 ５１０ｅ…Ｅ系クロック生成回路
フロントページの続き Ｆターム(参考） 5J106 AA04 CC20 CC30 DD09 FF09 GG19 HH10 KK11 5K014 AA01 CA02 FA01 FA10 FA11 5K021 AA06 CC19 DD02 FF03 GG02 5K047 AA05 BB01 GG09 GG45 KK18 MM36 MM47 MM48
Claims (7)
- 【請求項１】 同期クロックを２重化する移動通信基地
局装置のクロック同期システムにおいて、 サンプリングクロックを独自に有し基準クロックを共通
に入力し基準クロックに位相同期する２つのディジタル
フェーズロック部と、 前記２つのディジタルフェーズロック部の出力信号をそ
れぞれ入力し、同一の前記出力信号をそれぞれ選択する
２つの選択部と、 前記２つの選択部で選択された出力信号を位相同期する
２つのアナログフェーズロック部と、 前記２つのアナログフェーズロック部の出力を切り替え
て前記同期クロックとして出力させ、同時に前記２つの
選択部に対して同一の前記出力信号から他の同一の前記
出力信号を選択させるバッファ部とを備えることを特徴
とする移動通信基地局装置のクロック同期システム。 - 【請求項２】 前記２つのアナログフェーズロック部で
形成される出力信号が任意の周期であることを特徴とす
る、請求項１に記載の移動通信基地局装置のクロック同
期システム。 - 【請求項３】 前記バッファ部は、現用系から予備系
へ、又は予備系から現用系への切り替え時に、前記２つ
のアナログフェーズロック部の出力を切り替え、前記２
つの選択部に対して同一の前記出力信号から他の同一の
前記出力信号を選択させることを特徴とする、請求項１
に記載の移動通信基地局装置のクロック同期システム。 - 【請求項４】 一方の前記ディジタルフェーズロック部
から２つの前記選択部への接続距離が短い方に遅延部を
設け、他方の前記ディジタルフェーズロック部から２つ
の前記選択部への接続距離が短い方に遅延部を設けるこ
とを特徴とする、請求項１に記載の移動通信基地局装置
のクロック同期システム。 - 【請求項５】 同期クロックを２重化する移動通信基地
局装置のクロック同期システムにおいて、 サンプリングクロックを独自に有し基準クロックを共通
に入力し基準クロックに位相同期する２つのディジタル
フェーズロック部と、 前記２つのディジタルフェーズロック部の出力信号をそ
れぞれ入力し、いずれか一方の前記出力信号を選択する
選択部と、 前記選択部で選択された出力信号を位相同期し前記同期
クロックを出力するアナログフェーズロック部とを備え
ることを特徴とする移動通信基地局装置のクロック同期
システム。 - 【請求項６】 前記アナログフェーズロック部には分周
回路が設けられ、前記分周回路は異なる周期の同期クロ
ックを出力することを特徴とする、請求項５に記載の移
動通信基地局装置のクロック同期システム。 - 【請求項７】 同期クロックを２重化する移動通信基地
局装置のクロック同期方法において、 サンプリングクロックを独自に有し基準クロックを共通
に入力し基準クロックに２つのディジタルフェーズロッ
クで位相同期する工程と、 前記２つのディジタルフェーズロックの出力信号をそれ
ぞれ入力し、同一の前記出力信号をそれぞれ選択する工
程と、 それぞれ選択された出力信号を２つのアナログフェーズ
ロックで位相同期する工程と、 前記２つのアナログフェーズロックの出力を切り替えて
前記同期クロックとして出力させ、同時に同一の前記出
力信号から他の同一の前記出力信号を選択させる工程と
を備えることを特徴とする移動通信基地局装置のクロッ
ク同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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