JPH02170720A

JPH02170720A - 可変分周器

Info

Publication number: JPH02170720A
Application number: JP63323719A
Authority: JP
Inventors: Koichi Taguchi; 田口　貢市; Akinori Yanase; 柳瀬　明典
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は１通信機器等の位相同期ループ（以下。

ＰＬＬという）シンセサイザーに用いられる２モードフ
イルタ型ＰＬＬ等に利用する可変分周器に関する。

（従来の技術）第３図は、従来の可変分周器の構成を示している。第３
図において、１は基準周波数入力端子、２および７は増
幅器、３はラッチイネーブル入力端子、４はデータ入力
端子、５はクロック入力端子、６は比較周波数入力端子
、８および９はＡＮＤ回路、１０はリセット回路、１１
および１５はカウンタ、１２および１４はラッチ回路、
１３はシフトレジスタ、１６は位相比較器、１７は位相
比較出力端子であり、従来の可変分周器は、基準発振器
出力を基準周波数入力端子１に接続し、増幅器２により
増幅されてカウンタ１１に入力されている。また、比較
周波数入力端子６には電圧制御発振器（以下、ＶＯＣと
いう）出力が接続され、増幅器７により増幅されてカウ
ンタ１５に接続されている。カウンタ１１および１５の
分周数は、データ入力端子４．クロック入力端子５より
シフトレジスタ１３にシリアル信号として入力され、同
信号の１ビツトをラッチ選択信号２０としてラッチ１２
．１４の選択を行う、また、シフトレジスタ１３内の分
局データは、ラッチイネーブル入力端子３に入力される
ラッチイネーブル信号（以下、ＬＥ倍信号いう）により
ラッチ１２または１４へ転送される。上記選択と転送の
動作は、ＡＮＤ回路８および９により同時に行われる（
ラッチ選択信号２０はＡＮＤ回路８と９で論理を反転し
て入力し、ＬＥ倍信号のＡＮＤをとる）、また。

ＬＥ倍信号立下りエツジにより、シフトレジスタ１３の
内容がリセット回路１０によりクリアされる。

なお、カウンタ１１の出力の基準分周信号とカウンタ１
５の出力の比較分周信号１９が位相比較器１６に入力さ
れ１位相比較出力端子１７より位相差に応じて電圧が出
力される。

第４図は、上記従来の可変分周器を用いたＰＬＬ回路の
構成を示したものである。第４図において、分周器４０
の入出力端子１，３，４，５，６゜１７は第３図の同一
の番号に対応している。２７はスイッチ、　２８．２９
はループフィルタ、３０は制御線、３１はｖＯＣ１３２
は基準周波数発振器、３３はスイッチ駆動回路であり、
従来のＰＬＬ回路では、スイッチ２７はスイッチ駆動回
路３３によりループフィルタ２８または２９を選択する
スイッチでＬＥ倍信号より切替えられ、制御線３０によ
り制御電圧が■○Ｃ３１に伝えられる。

次に、上記従来例の動作について説明する。第４図にお
いて、ループフィルタ２８および２９が２つ存在するの
は、ＰＬＬ回路の同期時間を短くするもので、未選択側
のループフィルタを構成するコンデンサに予め新たな分
周データに対応するＶ○Ｃ３１の制御電圧を充電してお
き、ループフィルタを切替えた直後からＶＯＣ３１を目
的の周波数で発振させ、同期時間を短縮するための回路
で、通常２モードフイルタと呼ばれている。まず、スイ
ッチ２７はループフィルタ２８を選択し、ＰＬＬ回路は
安定状態にあり、また、ループフィルタ２９を構成する
コンデンサには新たな分周データによる制御電圧が既に
充電されている。したがって、分周データ入力後にラッ
チイネーブル入力端子３からＬＥ倍信号入力されると、
駆動回路３３によりスイッチ２７はループフィルタ２９
に切替わり、制御電圧は制御線３０によりＶＯＣ３１に
伝えられ、その結果、ＶＯＣ３１の出力は分周器４０の
比較周波数入力端子６に入力される０次に、第３図にお
いて、比較周波数入力端子６に入力された比較周波数信
号は、増幅器７を経てカウンタ１５に入力され、カウン
タ１５は計数動作を開始し、分周数に達すると、比較分
周信号１９にパルス信号が発生し、位相比較器１６に入
力され、基準分周信号１８のパルス信号と位相比較され
、その位相差信号は出力端子１７よりスイッチ２７を通
してループフィルタ２９に伝えられる。

上記動作のタイミングチャートを第５図（Ａ）に示す。

第５図（Ａ）において、（ａ）までがＰＬＬ回路の安定
状態で、（、）点でＬＥ倍信号立上りによす比較周波数
信号が切替わり、カウンタ１５も計数動作を開始し、（
Ｃ）の点で分周数に達し、パルスを発生する。この時の
基準分周信号に対する位相差はτ１だけの遅れとなる。

このように、上記従来の可変分周器でも、基準信号の分
周動作に対してＬＥ倍信号入力タイミングとループフィ
ルタの切替えタイミングが合えば、瞬時にループを立上
げることができる。

（発明が解決しようとする課題）しかしながら、上記従来の可変分周器では、基準分周信
号に対してループフィルタ切替えとＬＥ倍信号入力タイ
ミングがとられていないため、ＰＬＬ回路の同期時間を
一定にすることができないという問題があった。

本発明は、このような従来の問題を解決するものであり
、ＰＬＬ回路の同期時間を最短で一定にできる優れた可
変分周器を提供することを目的とするものである。

（課題を解決するための手段）本発明は上記目的を達成するために、可変分周器は従来
の回路に加え、第１のフリップフロップ回路（以下、Ｆ
／Ｆ回路と記す）と、遅延回路と、ＡＮＤ回路と、第２
のＦ／Ｆ回路と、第２０Ｆ／Ｆ回路をリセットするため
のリセット信号入力端子と、第２のＦ／Ｆ回路出力端子
を備えたものである。

（作　用）したがって、本発明によれば、シフトレジスタの分周デ
ータを基準分周信号に対して一定のタイミングでラッチ
回路に転送することによって、カウンタの計数動作の開
始タイミングを常に一定にすることができ、したがって
、ＰＬＬ回路の同期時間を常に一定にできるという作用
を有する。

（実施例）第１図は、本発明の一実施例の硝酸を示すものである。

第１図において、第３図の従来の可変分周器と対応する
番号のものは同一機能を有するものである。２１はＡＮ
Ｄ回路、２２はＦ／Ｆ回路、２３は遅延回路、２４はリ
セット信号入力端子、２５はＦ／Ｆ回路、２６は切替信
号出力端子であり、ラッチイネーブル入力端子３から入
力されたＬＥ倍信号、ＡＮＤ回路９でシフトレジスタ１
３内の分周データのラッチ選択信号２０との一致をとら
れ、Ｆ／Ｆ回路２２で保持され、そして、ＡＮＤ回路２
１によって基準分周信号１８との一致がとられた後、遅
延回路２３で遅延させ、ラッチ１４およびＦ／Ｆ回路２
５に伝達される。また、リセット信号入力端子２４から
の信号により、Ｆ／Ｆ回路２５はリセットされる。

第２図は、第１図に示す本発明の一実施例の可変分周器
を用いたＰＬＬ回路の構成を示している。

第２図と第４図に示す従来例のＰＬＬ回路との相違は、
スイッチ駆動回路３３がラッチイネーブル入力端子３で
はなく、可変分周器５０の切替信号出力端子２６に接続
されていることである。

次に、上記実施例の動作を、第１図および第２図を参照
して説明する。上記実施例において、ラッチイネーブル
入力端子３から入力されたＬＥ倍信号、基準分周信号１
８との一致がとられるまでＦ／Ｆ回路２２に保持されて
いるため、カウンタ１５は旧分周データによる計数動作
を完了するまで新分周データによる計数動作は開始しな
い。また、Ｆ／Ｆ回路２５へもＬＥ倍信号入力されない
ため、切替信号出力端子２６から切替信号がスイッチ駆
動回路３３に送出されず、ループフィルタも切替わらな
い。

ＡＮＤ回路２１において、Ｆ／Ｆ回路２２の出力と基準
分周信号１８の一致がとられた後、遅延回路２３で遅延
され、シフトレジスタ１３の新分周データをラッチ１４
に転送させてカウンタ１５の計数動作を開始させる。同
時にＦ／Ｆ回路２５もリセットされ、Ｆ／Ｆ回路２５の
出力は切替信号出力端子２６よりスイッチ駆動回路３３
に伝達され、ループフィルタ２９がスイッチ２７により
選択される。上記動作をタイミングチャートで示したも
のが第５図（Ｂ）である。

第５図（Ｂ）において、ＬＥ倍信号（ａ）点で入力され
ているが、ＡＮＤ回路２１で一致がとられるまでカウン
タ１５は旧分周データによる計数動作を継続する。この
時間がでよであり、基準分周信号パルス（ｂ）に対する
比較分周信号パルス（ｃ）は位相差を生じない。そして
、τ、の遅延の後、カウンタ１５は新分周データでの計
数動作を開始し、計数完了後パルス（ｅ）を出すが、こ
の時、パルス（ｄ）との位相差はτ４であり、比較周波
数信号の一周期を越えることがない。

このように、上記実施例によれば、基準分周信号との一
致、つまり同期をとるため、カウンタの計数動作の開始
タイミングを一定にできるという利点がある。また、分
周データ変更後の第１回目のカウンタの計数動作が基準
分周信号にほぼ同期しているため、計数動作完了後のパ
ルスの位相差が非常に少なく、ＰＬＬ回路での切替え時
の影響が少ない。

（発明の効果）本発明は、上記実施例より明らかなように、以下に示す
効果を有する。

（１）ＬＥ倍信号Ｆ／Ｆ回路にて保持し、基準分周信号
との同期をとってラッチ回路に伝えているので、ＰＬＬ
回路でのパラメータを切替えてもその影響を最小限に留
めることができ、同期時間を短縮できる。

（２）上記Ｆ／Ｆ回路の出力と基準分周信号との同期に
よって、常に一定の状態で位相比較が行われるため、Ｐ
ＬＬ回路の同期時間を安定化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における可変分周器の概略回
路図、第２図は第１図の可変分周器を用いたＰＬＬ回路
の概略ブロック図、第３図は従来の可変分周器の概略回
路図、第４図は第３図の可変分周器を用いた従来のＰＬ
Ｌ回路の概略ブロック図、第５図は従来例および本発明
の一実施例のタイミングチャートである。１・・・基準周波数入力端子、　２，７・・・増幅器、
　　３・・・ラッチイネーブル入力端子、４・・・デー
タ入力端子、　　５・・・クロック入力端子、　６・・
・比較周波数入力端子、　８゜９．２１・・・ＡＮＤ回
路、　１０・・・リセット回路。１１、１５・・・カウンタ、　１２．１４・・・ラッチ
回路、１３・・・シフトレジスタ、　１６・・・位相比
較器、１７・・・位相比較出力端子、１８・・・基準分
局信号、　１９・・・比較分周信号、　２０・・・ラッ
チ選択信号、　２２．２５・・・フリップフロップ回路
（Ｆ／Ｆ回路）、　２３・・・遅延回路、　２４・・・
リセット信号入力端子、　２６・・・切替信号出力端子
、２７・・・スイッチ、２８．２９・・・ループフィル
タ、　３０・・・制御線、　３１・・・電圧制御発振器
、　３２・・・基準周波数発振器、　３３・・・スイッ
チ駆動回路、　４０．５０・・・可変分周器。特許出願人　松下電器産業株式会社第２図２８ループフイルタ２９１．−ルーフ゛フィノし夕　　３３−、、久イ・ツ
ナ駆ｗＪ回路第図第図

Claims

【特許請求の範囲】

直列信号化された分周データ信号をクロック信号と同期
して取り込むシフトレジスタ回路と、前記シフトレジス
タ回路内の前記分周データを並列信号として保持するラ
ッチ回路と、前記ラッチ回路内のデータにより電圧制御
発振器からの信号を計数動作するカウンタ回路と、前記
シフトレジスタ回路内の前記分周データを前記ラッチ回
路に転送するラッチイネーブル信号を一定時間保持させ
るための第１のフリップフロップ回路と、前記第１のフ
リップフロップ回路の出力信号と基準周波数信号を分周
した基準分周信号との一致をとるＡＮＤ回路と、前記Ａ
ＮＤ回路の出力信号を遅延させる遅延回路と、前記遅延
回路の出力信号を保持する第２のフリップフロップ回路
と、前記第２のフリップフロップ回路をリセットするリ
セット信号入力端子と、前記第２のフリップフロップ回
路の出力を取り出す端子とを備えたことを特徴とする可
変分周器。