JP3707203B2 - 分周器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は分周器に関し、さらに詳しくはクロックの半周期を含む分周比で分周することが可能な分周器に関する。
【０００２】
【従来の技術】
従来の分周器は、例えば図６に示すようにカウンタ３１により分周比設定部３２で設定した整数ｎでクロックＣＫ0 をカウントし、ＣＫ0 ／ｎに分周するものが一般的である。この場合、分周比ｎは整数に限られていて、クロックの半サイクル分を含めた数で分周を行うことはできなかった。従って、例えば１．５ＧＨｚと１ＧＨｚと０．６ＧＨｚを得る場合にはその最小公倍数の３ＧＨｚを源周波数とし、それを１／２、１／３、１／５に分周する必要があった。即ち、高い周波数の源発振器を必要としていた。
【０００３】
【発明が解決しようとする課題】
従って本発明は、高い周波数の源発振器を必要とすることなく、クロックの半サイクルを含めた分周比で分周して、種々の周波数のクロックを生成しようとするものである。
【０００４】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであり、ｎを整数とし、クロックを１／（２ｎ＋１）に分周する分周手段と、該分周手段により分周された波形のデューティを２ｎ：１とする波形整形手段と、該波形整形手段により整形された波形を、（ｎ＋１／２）クロックだけ遅延する遅延手段と、デューティを２ｎ：１に整形した波形であって、遅延前の波形と（ｎ＋１／２）クロック遅延後の波形とをクロックで交互に切り換える切り換え手段とを具備し、クロックを１／（ｎ＋１／２）に分周する分周器を構成して上記課題を解決する。
【０００５】
本発明の構成によると、源発振器のクロックを、クロックの半サイクルを含めた分周比で分周することが可能となる。
【０００６】
【発明の実施の形態】
本発明に係わる実施形態例について図１および図５を参照して説明する。図１は本発明に係わる分周器のブロック図であり、図２はこのブロック図の要部のタイムチャートである。図３は本発明に係わる分周器の実施形態例であって、図４はその要部のタイムチャートである。また、図５は本発明に係わる分周器の他の実施形態例を示す図である。
【０００７】
まず、本発明の分周器は図１のブロック図に示すように、（２ｎ＋１）分周器１と、デューティ調整器２と、（ｎ＋１／２）クロック遅延回路３と、切換器４とで構成されている。入力したクロックＣＫ0 は（２ｎ＋１）分周器１で１／（２ｎ＋１）に分周され、つぎにデューティ調整器２で分周された信号のデューティを１：２ｎに調整する。このときＨ：Ｌ＝１：２ｎ、またはＨ：Ｌ＝２ｎ：１のどちらに調整してもよい。
【０００８】
デューティ調整された信号は（ｎ＋１／２）クロック遅延回路３で（ｎ＋１／２）クロック分だけ遅延され、切換器４に入力される。一方、デューティ調整器２から出力された遅延前の信号も切換器４に入力され、クロックＣＫ0 によって２つの信号は切り換えられ、ＣＫ0 ／（ｎ＋１／２）の分周出力を得る。
【０００９】
図２は図１における２．５分周（ｎ＝２）の場合のタイムチャートであって、同図（ａ）は入力クロックＣＫ0 であり、同図（ｂ）は（２ｎ＋１）、即ち５分周後のデューティ調整された波形である。この場合、Ｈ：Ｌ＝１：２ｎ、即ち１：４となっている。同図（ｃ）はデューティ調整された後、ｎ＋１／２、即ち２．５クロック遅延された後の波形である。更に同図（ｄ）は切換器４の出力波形であって、クロックＣＫ0 によって同図（ｂ）と同図（ｃ）の波形が抜き取られて形成されたものであって、クロックＣＫ0 を１／２．５に分周している。即ち、ＣＫ0 のＬで同図（ｂ）の波形を選択し、一方、Ｈで同図（ｃ）の波形を選択し、同図（ｄ）の分周出力を得ている。
上述した構成により、クロックの半サイクルを含めた分周比で分周することが可能となっている。
【００１０】
つぎに、本発明に係わる具体的な回路構成と動作について説明する。尚、分周比は２．５（ｎ＝２）とする。
図３に示すように、Ｄ−ＦＦ（Ｄタイプフリップフロップ）１１、Ｄ−ＦＦ１２、Ｄ−ＦＦ１３とＡＮＤゲート１５が図１に示す（２ｎ＋１）分周器１に相当し、目的とする２．５分周の２倍の５分周器を構成している。クロックＣＫ0 はＤ−ＦＦ１１、Ｄ−ＦＦ１２、Ｄ−ＦＦ１３のＣＫ端子に入力され、Ｄ−ＦＦ１１の端子Ｑから図４（ｂ）に示す波形が、また、Ｄ−ＦＦ１２の端子Ｑから図４（ｂ）に示す波形が出力される。
尚、図４（ａ）はクロックＣＫ0 の波形である。
【００１１】
２入力のＡＮＤゲート１６が図１に示すデューティ調整器２に相当し、入力の一端にＤ−ＦＦ１２の出力が、他の一端にはＤ−ＦＦ１１の出力が反転して入力されていて、ＡＮＤゲート１６の端子Ｙからは図４（ｄ）に示すようなＨ：Ｌ＝１：４に成形された波形が出力される。
【００１２】
ＡＮＤゲート１７とＤ−ＦＦ１４が図１に示す（ｎ＋１／２）クロック遅延回路３に相当し、ＡＮＤゲート１７の端子Ｙからは図４（ｅ）に示すように、ＡＮＤゲート１６の端子Ｙの出力より２クロック遅れた信号が出力される。ＡＮＤゲート１７の端子Ｙからの信号をＤ−ＦＦ１４の端子Ｄに入力し、クロックＣＫ0 の立ち下がりでサンプルすることにより、Ｄ−ＦＦ１４の端子Ｑからは、図４（ｆ）に示すように、更に、半周期遅れた信号が出力される。
【００１３】
マルチプレクサ１８は図１に示す切換器４に相当し、上述したＡＮＤゲート１６の端子Ｙからの信号と、ＡＮＤゲート１６の端子Ｙからの信号を２．５クロック遅延させたＤ−ＦＦ１４の端子Ｑからの信号とをマルチプレクサ１８に入力し、クロックＣＫ0 で切り換えることにより、即ち、クロックＣＫ0 がＨのときはＤ−ＦＦ１４の端子Ｑの信号を、一方、ＬのときはＡＮＤゲート１６の端子Ｙからの信号を選択することにより、図４（ｇ）に示すようにクロックＣＫ0 を１／２．５に分周した信号が得られる。
【００１４】
上述した構成による半サイクルを含む分周回路は、特に高い周波数の分周に用いて効果が大きい。例えば、パソコン等の画像信号をシリアルに伝送する回路に用いる場合について、図５を参照して説明する。
【００１５】
一般的にパラレルデータをシリアルデータに変換して伝送する場合、送り側（または受け側）の回路にＰＬＬ（Phase Locked Loop ）回路を持ち、ＶＣＯ（Voltage Controlled Oscillator ）によって発振された一定の周波数で送信（または受信）する。
【００１６】
しかしながら、パソコン等の画像信号は解像度により伝送周波数が異なる。一画面当たり、ＶＧＡ規格の解像度は６４０×４８０ドットであり、ＳＶＧＡ規格の解像度は８００×６００ドットであり、ＸＧＡ規格の解像度は１０２４×７６８ドットであるので、１ドットを２４ビット階調とし、１秒に８０枚の画像を伝送する場合、伝送に必要な周波数はＶＧＡ規格で約６００ＭＨｚ、ＳＶＧＡ規格で約１ＧＨｚ、ＸＧＡ規格で約１．５ＧＨｚとなり、それぞれの解像度に応じた伝送周波数が必要となる。
【００１７】
従来技術を用いると上記３種の周波数を生成するためには、最小公倍数である約３ＧＨｚをＶＣＯを用いて発振させ、その発振周波数を２分周、３分周、５分周してそれぞれの周波数を得なければならないが、このような高い周波数を発振させるＶＣＯを作成することは困難である。また、上記３種の周波数を含む６００ＭＨｚ以上、１．５ＧＨｚ以下の周波数帯域をもつＶＣＯを作成することも困難であるため、単一のＶＣＯでそれぞれの解像度に応じた伝送周波数を得ることがきなかった。
【００１８】
しかしながら本発明の分周回路によれば、図５に示すようにＶＣＯ２１の周波数をＸＧＡ規格の伝送周波数約１．５ＧＨｚに合わせて発振させ、ＳＶＧＡ規格に対してはこれを１．５分周器２２により１．５分周して約１ＧＨｚを得、また、ＶＧＡ規格に対してはこれを２．５分周器２３により２．５分周して約６００ＭＨｚを得ることが可能となる。これら３種類のクロックは切換器２４に入力され、解像度選択信号の指示により目的とするクロックを取り出すことによって単一のＶＣＯで３種類の解像度に対する画像伝送が可能となる。
【００１９】
【発明の効果】
以上の説明から明らかなように、本発明の分周器によると、クロックをクロックの半サイクルを含めた分周比で分周することができるため、源発振器の周波数を高くすることなく、種々の周波数のクロックを得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明に係わる分周器のブロック図である。
【図２】 図１に示すブロック図の要部のタイムチャートである。
【図３】 本発明に係わる分周器の実施形態例の回路構成図である。
【図４】 図３に示す回路構成図の要部のタイムチャートである。
【図５】 本発明に係わる分周器の他の実施形態例を示す図である。
【図６】 従来の分周器について説明するための図である。
【符号の説明】
１…（２ｎ＋１）分周器、２…デューティ調整器、３…（ｎ＋１／２）クロック遅延回路、４…切換器、１１，１２，１３，１４…Ｄ−ＦＦ、１５，１６，１７…ＡＮＤゲート、１８…マルチプレクサ、２１…ＶＣＯ、２２…１．５分周器、２３…２．５分周器、２４…切換器、３１…カウンタ、３２…分周比設定部
【発明の属する技術分野】
本発明は分周器に関し、さらに詳しくはクロックの半周期を含む分周比で分周することが可能な分周器に関する。
【０００２】
【従来の技術】
従来の分周器は、例えば図６に示すようにカウンタ３１により分周比設定部３２で設定した整数ｎでクロックＣＫ0 をカウントし、ＣＫ0 ／ｎに分周するものが一般的である。この場合、分周比ｎは整数に限られていて、クロックの半サイクル分を含めた数で分周を行うことはできなかった。従って、例えば１．５ＧＨｚと１ＧＨｚと０．６ＧＨｚを得る場合にはその最小公倍数の３ＧＨｚを源周波数とし、それを１／２、１／３、１／５に分周する必要があった。即ち、高い周波数の源発振器を必要としていた。
【０００３】
【発明が解決しようとする課題】
従って本発明は、高い周波数の源発振器を必要とすることなく、クロックの半サイクルを含めた分周比で分周して、種々の周波数のクロックを生成しようとするものである。
【０００４】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであり、ｎを整数とし、クロックを１／（２ｎ＋１）に分周する分周手段と、該分周手段により分周された波形のデューティを２ｎ：１とする波形整形手段と、該波形整形手段により整形された波形を、（ｎ＋１／２）クロックだけ遅延する遅延手段と、デューティを２ｎ：１に整形した波形であって、遅延前の波形と（ｎ＋１／２）クロック遅延後の波形とをクロックで交互に切り換える切り換え手段とを具備し、クロックを１／（ｎ＋１／２）に分周する分周器を構成して上記課題を解決する。
【０００５】
本発明の構成によると、源発振器のクロックを、クロックの半サイクルを含めた分周比で分周することが可能となる。
【０００６】
【発明の実施の形態】
本発明に係わる実施形態例について図１および図５を参照して説明する。図１は本発明に係わる分周器のブロック図であり、図２はこのブロック図の要部のタイムチャートである。図３は本発明に係わる分周器の実施形態例であって、図４はその要部のタイムチャートである。また、図５は本発明に係わる分周器の他の実施形態例を示す図である。
【０００７】
まず、本発明の分周器は図１のブロック図に示すように、（２ｎ＋１）分周器１と、デューティ調整器２と、（ｎ＋１／２）クロック遅延回路３と、切換器４とで構成されている。入力したクロックＣＫ0 は（２ｎ＋１）分周器１で１／（２ｎ＋１）に分周され、つぎにデューティ調整器２で分周された信号のデューティを１：２ｎに調整する。このときＨ：Ｌ＝１：２ｎ、またはＨ：Ｌ＝２ｎ：１のどちらに調整してもよい。
【０００８】
デューティ調整された信号は（ｎ＋１／２）クロック遅延回路３で（ｎ＋１／２）クロック分だけ遅延され、切換器４に入力される。一方、デューティ調整器２から出力された遅延前の信号も切換器４に入力され、クロックＣＫ0 によって２つの信号は切り換えられ、ＣＫ0 ／（ｎ＋１／２）の分周出力を得る。
【０００９】
図２は図１における２．５分周（ｎ＝２）の場合のタイムチャートであって、同図（ａ）は入力クロックＣＫ0 であり、同図（ｂ）は（２ｎ＋１）、即ち５分周後のデューティ調整された波形である。この場合、Ｈ：Ｌ＝１：２ｎ、即ち１：４となっている。同図（ｃ）はデューティ調整された後、ｎ＋１／２、即ち２．５クロック遅延された後の波形である。更に同図（ｄ）は切換器４の出力波形であって、クロックＣＫ0 によって同図（ｂ）と同図（ｃ）の波形が抜き取られて形成されたものであって、クロックＣＫ0 を１／２．５に分周している。即ち、ＣＫ0 のＬで同図（ｂ）の波形を選択し、一方、Ｈで同図（ｃ）の波形を選択し、同図（ｄ）の分周出力を得ている。
上述した構成により、クロックの半サイクルを含めた分周比で分周することが可能となっている。
【００１０】
つぎに、本発明に係わる具体的な回路構成と動作について説明する。尚、分周比は２．５（ｎ＝２）とする。
図３に示すように、Ｄ−ＦＦ（Ｄタイプフリップフロップ）１１、Ｄ−ＦＦ１２、Ｄ−ＦＦ１３とＡＮＤゲート１５が図１に示す（２ｎ＋１）分周器１に相当し、目的とする２．５分周の２倍の５分周器を構成している。クロックＣＫ0 はＤ−ＦＦ１１、Ｄ−ＦＦ１２、Ｄ−ＦＦ１３のＣＫ端子に入力され、Ｄ−ＦＦ１１の端子Ｑから図４（ｂ）に示す波形が、また、Ｄ−ＦＦ１２の端子Ｑから図４（ｂ）に示す波形が出力される。
尚、図４（ａ）はクロックＣＫ0 の波形である。
【００１１】
２入力のＡＮＤゲート１６が図１に示すデューティ調整器２に相当し、入力の一端にＤ−ＦＦ１２の出力が、他の一端にはＤ−ＦＦ１１の出力が反転して入力されていて、ＡＮＤゲート１６の端子Ｙからは図４（ｄ）に示すようなＨ：Ｌ＝１：４に成形された波形が出力される。
【００１２】
ＡＮＤゲート１７とＤ−ＦＦ１４が図１に示す（ｎ＋１／２）クロック遅延回路３に相当し、ＡＮＤゲート１７の端子Ｙからは図４（ｅ）に示すように、ＡＮＤゲート１６の端子Ｙの出力より２クロック遅れた信号が出力される。ＡＮＤゲート１７の端子Ｙからの信号をＤ−ＦＦ１４の端子Ｄに入力し、クロックＣＫ0 の立ち下がりでサンプルすることにより、Ｄ−ＦＦ１４の端子Ｑからは、図４（ｆ）に示すように、更に、半周期遅れた信号が出力される。
【００１３】
マルチプレクサ１８は図１に示す切換器４に相当し、上述したＡＮＤゲート１６の端子Ｙからの信号と、ＡＮＤゲート１６の端子Ｙからの信号を２．５クロック遅延させたＤ−ＦＦ１４の端子Ｑからの信号とをマルチプレクサ１８に入力し、クロックＣＫ0 で切り換えることにより、即ち、クロックＣＫ0 がＨのときはＤ−ＦＦ１４の端子Ｑの信号を、一方、ＬのときはＡＮＤゲート１６の端子Ｙからの信号を選択することにより、図４（ｇ）に示すようにクロックＣＫ0 を１／２．５に分周した信号が得られる。
【００１４】
上述した構成による半サイクルを含む分周回路は、特に高い周波数の分周に用いて効果が大きい。例えば、パソコン等の画像信号をシリアルに伝送する回路に用いる場合について、図５を参照して説明する。
【００１５】
一般的にパラレルデータをシリアルデータに変換して伝送する場合、送り側（または受け側）の回路にＰＬＬ（Phase Locked Loop ）回路を持ち、ＶＣＯ（Voltage Controlled Oscillator ）によって発振された一定の周波数で送信（または受信）する。
【００１６】
しかしながら、パソコン等の画像信号は解像度により伝送周波数が異なる。一画面当たり、ＶＧＡ規格の解像度は６４０×４８０ドットであり、ＳＶＧＡ規格の解像度は８００×６００ドットであり、ＸＧＡ規格の解像度は１０２４×７６８ドットであるので、１ドットを２４ビット階調とし、１秒に８０枚の画像を伝送する場合、伝送に必要な周波数はＶＧＡ規格で約６００ＭＨｚ、ＳＶＧＡ規格で約１ＧＨｚ、ＸＧＡ規格で約１．５ＧＨｚとなり、それぞれの解像度に応じた伝送周波数が必要となる。
【００１７】
従来技術を用いると上記３種の周波数を生成するためには、最小公倍数である約３ＧＨｚをＶＣＯを用いて発振させ、その発振周波数を２分周、３分周、５分周してそれぞれの周波数を得なければならないが、このような高い周波数を発振させるＶＣＯを作成することは困難である。また、上記３種の周波数を含む６００ＭＨｚ以上、１．５ＧＨｚ以下の周波数帯域をもつＶＣＯを作成することも困難であるため、単一のＶＣＯでそれぞれの解像度に応じた伝送周波数を得ることがきなかった。
【００１８】
しかしながら本発明の分周回路によれば、図５に示すようにＶＣＯ２１の周波数をＸＧＡ規格の伝送周波数約１．５ＧＨｚに合わせて発振させ、ＳＶＧＡ規格に対してはこれを１．５分周器２２により１．５分周して約１ＧＨｚを得、また、ＶＧＡ規格に対してはこれを２．５分周器２３により２．５分周して約６００ＭＨｚを得ることが可能となる。これら３種類のクロックは切換器２４に入力され、解像度選択信号の指示により目的とするクロックを取り出すことによって単一のＶＣＯで３種類の解像度に対する画像伝送が可能となる。
【００１９】
【発明の効果】
以上の説明から明らかなように、本発明の分周器によると、クロックをクロックの半サイクルを含めた分周比で分周することができるため、源発振器の周波数を高くすることなく、種々の周波数のクロックを得ることが可能となる。
【図面の簡単な説明】
【図１】 本発明に係わる分周器のブロック図である。
【図２】 図１に示すブロック図の要部のタイムチャートである。
【図３】 本発明に係わる分周器の実施形態例の回路構成図である。
【図４】 図３に示す回路構成図の要部のタイムチャートである。
【図５】 本発明に係わる分周器の他の実施形態例を示す図である。
【図６】 従来の分周器について説明するための図である。
【符号の説明】
１…（２ｎ＋１）分周器、２…デューティ調整器、３…（ｎ＋１／２）クロック遅延回路、４…切換器、１１，１２，１３，１４…Ｄ−ＦＦ、１５，１６，１７…ＡＮＤゲート、１８…マルチプレクサ、２１…ＶＣＯ、２２…１．５分周器、２３…２．５分周器、２４…切換器、３１…カウンタ、３２…分周比設定部
Claims (1)
- ｎを整数とし、クロックを１／（２ｎ＋１）に分周する分周手段と、
該分周手段により分周された波形のデューティを２ｎ：１とする波形整形手段と、
該波形整形手段により整形された波形を、（ｎ＋１／２）クロックだけ遅延する遅延手段と、
デューティを２ｎ：１に整形した波形であって、遅延前の波形と（ｎ＋１／２）クロック遅延後の波形とを前記クロックで交互に切り換える切り換え手段と
を具備し、前記クロックを１／（ｎ＋１／２）に分周すること
を特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240397A JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13240397A JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10327067A JPH10327067A (ja) | 1998-12-08 |
| JP3707203B2 true JP3707203B2 (ja) | 2005-10-19 |
Family
ID=15080587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13240397A Expired - Fee Related JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3707203B2 (ja) |
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| US7444534B2 (en) * | 2006-01-25 | 2008-10-28 | International Business Machines Corporation | Method and apparatus for dividing a digital signal by X.5 in an information handling system |
| JP5303757B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路 |
-
1997
- 1997-05-22 JP JP13240397A patent/JP3707203B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10327067A (ja) | 1998-12-08 |
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