JP3707203B2 - 分周器 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は分周器に関し、さらに詳しくはクロックの半周期を含む分周比で分周することが可能な分周器に関する。
【0002】
【従来の技術】
従来の分周器は、例えば図6に示すようにカウンタ31により分周比設定部32で設定した整数nでクロックCK0 をカウントし、CK0 /nに分周するものが一般的である。この場合、分周比nは整数に限られていて、クロックの半サイクル分を含めた数で分周を行うことはできなかった。従って、例えば1.5GHzと1GHzと0.6GHzを得る場合にはその最小公倍数の3GHzを源周波数とし、それを1/2、1/3、1/5に分周する必要があった。即ち、高い周波数の源発振器を必要としていた。
【0003】
【発明が解決しようとする課題】
従って本発明は、高い周波数の源発振器を必要とすることなく、クロックの半サイクルを含めた分周比で分周して、種々の周波数のクロックを生成しようとするものである。
【0004】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであり、nを整数とし、クロックを1/(2n+1)に分周する分周手段と、該分周手段により分周された波形のデューティを2n:1とする波形整形手段と、該波形整形手段により整形された波形を、(n+1/2)クロックだけ遅延する遅延手段と、デューティを2n:1に整形した波形であって、遅延前の波形と(n+1/2)クロック遅延後の波形とをクロックで交互に切り換える切り換え手段とを具備し、クロックを1/(n+1/2)に分周する分周器を構成して上記課題を解決する。
【0005】
本発明の構成によると、源発振器のクロックを、クロックの半サイクルを含めた分周比で分周することが可能となる。
【0006】
【発明の実施の形態】
本発明に係わる実施形態例について図1および図5を参照して説明する。図1は本発明に係わる分周器のブロック図であり、図2はこのブロック図の要部のタイムチャートである。図3は本発明に係わる分周器の実施形態例であって、図4はその要部のタイムチャートである。また、図5は本発明に係わる分周器の他の実施形態例を示す図である。
【0007】
まず、本発明の分周器は図1のブロック図に示すように、(2n+1)分周器1と、デューティ調整器2と、(n+1/2)クロック遅延回路3と、切換器4とで構成されている。入力したクロックCK0 は(2n+1)分周器1で1/(2n+1)に分周され、つぎにデューティ調整器2で分周された信号のデューティを1:2nに調整する。このときH:L=1:2n、またはH:L=2n:1のどちらに調整してもよい。
【0008】
デューティ調整された信号は(n+1/2)クロック遅延回路3で(n+1/2)クロック分だけ遅延され、切換器4に入力される。一方、デューティ調整器2から出力された遅延前の信号も切換器4に入力され、クロックCK0 によって2つの信号は切り換えられ、CK0 /(n+1/2)の分周出力を得る。
【0009】
図2は図1における2.5分周(n=2)の場合のタイムチャートであって、同図(a)は入力クロックCK0 であり、同図(b)は(2n+1)、即ち5分周後のデューティ調整された波形である。この場合、H:L=1:2n、即ち1:4となっている。同図(c)はデューティ調整された後、n+1/2、即ち2.5クロック遅延された後の波形である。更に同図(d)は切換器4の出力波形であって、クロックCK0 によって同図(b)と同図(c)の波形が抜き取られて形成されたものであって、クロックCK0 を1/2.5に分周している。即ち、CK0 のLで同図(b)の波形を選択し、一方、Hで同図(c)の波形を選択し、同図(d)の分周出力を得ている。
上述した構成により、クロックの半サイクルを含めた分周比で分周することが可能となっている。
【0010】
つぎに、本発明に係わる具体的な回路構成と動作について説明する。尚、分周比は2.5(n=2)とする。
図3に示すように、D−FF(Dタイプフリップフロップ)11、D−FF12、D−FF13とANDゲート15が図1に示す(2n+1)分周器1に相当し、目的とする2.5分周の2倍の5分周器を構成している。クロックCK0 はD−FF11、D−FF12、D−FF13のCK端子に入力され、D−FF11の端子Qから図4(b)に示す波形が、また、D−FF12の端子Qから図4(b)に示す波形が出力される。
尚、図4(a)はクロックCK0 の波形である。
【0011】
2入力のANDゲート16が図1に示すデューティ調整器2に相当し、入力の一端にD−FF12の出力が、他の一端にはD−FF11の出力が反転して入力されていて、ANDゲート16の端子Yからは図4(d)に示すようなH:L=1:4に成形された波形が出力される。
【0012】
ANDゲート17とD−FF14が図1に示す(n+1/2)クロック遅延回路3に相当し、ANDゲート17の端子Yからは図4(e)に示すように、ANDゲート16の端子Yの出力より2クロック遅れた信号が出力される。ANDゲート17の端子Yからの信号をD−FF14の端子Dに入力し、クロックCK0 の立ち下がりでサンプルすることにより、D−FF14の端子Qからは、図4(f)に示すように、更に、半周期遅れた信号が出力される。
【0013】
マルチプレクサ18は図1に示す切換器4に相当し、上述したANDゲート16の端子Yからの信号と、ANDゲート16の端子Yからの信号を2.5クロック遅延させたD−FF14の端子Qからの信号とをマルチプレクサ18に入力し、クロックCK0 で切り換えることにより、即ち、クロックCK0 がHのときはD−FF14の端子Qの信号を、一方、LのときはANDゲート16の端子Yからの信号を選択することにより、図4(g)に示すようにクロックCK0 を1/2.5に分周した信号が得られる。
【0014】
上述した構成による半サイクルを含む分周回路は、特に高い周波数の分周に用いて効果が大きい。例えば、パソコン等の画像信号をシリアルに伝送する回路に用いる場合について、図5を参照して説明する。
【0015】
一般的にパラレルデータをシリアルデータに変換して伝送する場合、送り側(または受け側)の回路にPLL(Phase Locked Loop )回路を持ち、VCO(Voltage Controlled Oscillator )によって発振された一定の周波数で送信(または受信)する。
【0016】
しかしながら、パソコン等の画像信号は解像度により伝送周波数が異なる。一画面当たり、VGA規格の解像度は640×480ドットであり、SVGA規格の解像度は800×600ドットであり、XGA規格の解像度は1024×768ドットであるので、1ドットを24ビット階調とし、1秒に80枚の画像を伝送する場合、伝送に必要な周波数はVGA規格で約600MHz、SVGA規格で約1GHz、XGA規格で約1.5GHzとなり、それぞれの解像度に応じた伝送周波数が必要となる。
【0017】
従来技術を用いると上記3種の周波数を生成するためには、最小公倍数である約3GHzをVCOを用いて発振させ、その発振周波数を2分周、3分周、5分周してそれぞれの周波数を得なければならないが、このような高い周波数を発振させるVCOを作成することは困難である。また、上記3種の周波数を含む600MHz以上、1.5GHz以下の周波数帯域をもつVCOを作成することも困難であるため、単一のVCOでそれぞれの解像度に応じた伝送周波数を得ることがきなかった。
【0018】
しかしながら本発明の分周回路によれば、図5に示すようにVCO21の周波数をXGA規格の伝送周波数約1.5GHzに合わせて発振させ、SVGA規格に対してはこれを1.5分周器22により1.5分周して約1GHzを得、また、VGA規格に対してはこれを2.5分周器23により2.5分周して約600MHzを得ることが可能となる。これら3種類のクロックは切換器24に入力され、解像度選択信号の指示により目的とするクロックを取り出すことによって単一のVCOで3種類の解像度に対する画像伝送が可能となる。
【0019】
【発明の効果】
以上の説明から明らかなように、本発明の分周器によると、クロックをクロックの半サイクルを含めた分周比で分周することができるため、源発振器の周波数を高くすることなく、種々の周波数のクロックを得ることが可能となる。
【図面の簡単な説明】
【図1】 本発明に係わる分周器のブロック図である。
【図2】 図1に示すブロック図の要部のタイムチャートである。
【図3】 本発明に係わる分周器の実施形態例の回路構成図である。
【図4】 図3に示す回路構成図の要部のタイムチャートである。
【図5】 本発明に係わる分周器の他の実施形態例を示す図である。
【図6】 従来の分周器について説明するための図である。
【符号の説明】
1…(2n+1)分周器、2…デューティ調整器、3…(n+1/2)クロック遅延回路、4…切換器、11,12,13,14…D−FF、15,16,17…ANDゲート、18…マルチプレクサ、21…VCO、22…1.5分周器、23…2.5分周器、24…切換器、31…カウンタ、32…分周比設定部
【発明の属する技術分野】
本発明は分周器に関し、さらに詳しくはクロックの半周期を含む分周比で分周することが可能な分周器に関する。
【0002】
【従来の技術】
従来の分周器は、例えば図6に示すようにカウンタ31により分周比設定部32で設定した整数nでクロックCK0 をカウントし、CK0 /nに分周するものが一般的である。この場合、分周比nは整数に限られていて、クロックの半サイクル分を含めた数で分周を行うことはできなかった。従って、例えば1.5GHzと1GHzと0.6GHzを得る場合にはその最小公倍数の3GHzを源周波数とし、それを1/2、1/3、1/5に分周する必要があった。即ち、高い周波数の源発振器を必要としていた。
【0003】
【発明が解決しようとする課題】
従って本発明は、高い周波数の源発振器を必要とすることなく、クロックの半サイクルを含めた分周比で分周して、種々の周波数のクロックを生成しようとするものである。
【0004】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであり、nを整数とし、クロックを1/(2n+1)に分周する分周手段と、該分周手段により分周された波形のデューティを2n:1とする波形整形手段と、該波形整形手段により整形された波形を、(n+1/2)クロックだけ遅延する遅延手段と、デューティを2n:1に整形した波形であって、遅延前の波形と(n+1/2)クロック遅延後の波形とをクロックで交互に切り換える切り換え手段とを具備し、クロックを1/(n+1/2)に分周する分周器を構成して上記課題を解決する。
【0005】
本発明の構成によると、源発振器のクロックを、クロックの半サイクルを含めた分周比で分周することが可能となる。
【0006】
【発明の実施の形態】
本発明に係わる実施形態例について図1および図5を参照して説明する。図1は本発明に係わる分周器のブロック図であり、図2はこのブロック図の要部のタイムチャートである。図3は本発明に係わる分周器の実施形態例であって、図4はその要部のタイムチャートである。また、図5は本発明に係わる分周器の他の実施形態例を示す図である。
【0007】
まず、本発明の分周器は図1のブロック図に示すように、(2n+1)分周器1と、デューティ調整器2と、(n+1/2)クロック遅延回路3と、切換器4とで構成されている。入力したクロックCK0 は(2n+1)分周器1で1/(2n+1)に分周され、つぎにデューティ調整器2で分周された信号のデューティを1:2nに調整する。このときH:L=1:2n、またはH:L=2n:1のどちらに調整してもよい。
【0008】
デューティ調整された信号は(n+1/2)クロック遅延回路3で(n+1/2)クロック分だけ遅延され、切換器4に入力される。一方、デューティ調整器2から出力された遅延前の信号も切換器4に入力され、クロックCK0 によって2つの信号は切り換えられ、CK0 /(n+1/2)の分周出力を得る。
【0009】
図2は図1における2.5分周(n=2)の場合のタイムチャートであって、同図(a)は入力クロックCK0 であり、同図(b)は(2n+1)、即ち5分周後のデューティ調整された波形である。この場合、H:L=1:2n、即ち1:4となっている。同図(c)はデューティ調整された後、n+1/2、即ち2.5クロック遅延された後の波形である。更に同図(d)は切換器4の出力波形であって、クロックCK0 によって同図(b)と同図(c)の波形が抜き取られて形成されたものであって、クロックCK0 を1/2.5に分周している。即ち、CK0 のLで同図(b)の波形を選択し、一方、Hで同図(c)の波形を選択し、同図(d)の分周出力を得ている。
上述した構成により、クロックの半サイクルを含めた分周比で分周することが可能となっている。
【0010】
つぎに、本発明に係わる具体的な回路構成と動作について説明する。尚、分周比は2.5(n=2)とする。
図3に示すように、D−FF(Dタイプフリップフロップ)11、D−FF12、D−FF13とANDゲート15が図1に示す(2n+1)分周器1に相当し、目的とする2.5分周の2倍の5分周器を構成している。クロックCK0 はD−FF11、D−FF12、D−FF13のCK端子に入力され、D−FF11の端子Qから図4(b)に示す波形が、また、D−FF12の端子Qから図4(b)に示す波形が出力される。
尚、図4(a)はクロックCK0 の波形である。
【0011】
2入力のANDゲート16が図1に示すデューティ調整器2に相当し、入力の一端にD−FF12の出力が、他の一端にはD−FF11の出力が反転して入力されていて、ANDゲート16の端子Yからは図4(d)に示すようなH:L=1:4に成形された波形が出力される。
【0012】
ANDゲート17とD−FF14が図1に示す(n+1/2)クロック遅延回路3に相当し、ANDゲート17の端子Yからは図4(e)に示すように、ANDゲート16の端子Yの出力より2クロック遅れた信号が出力される。ANDゲート17の端子Yからの信号をD−FF14の端子Dに入力し、クロックCK0 の立ち下がりでサンプルすることにより、D−FF14の端子Qからは、図4(f)に示すように、更に、半周期遅れた信号が出力される。
【0013】
マルチプレクサ18は図1に示す切換器4に相当し、上述したANDゲート16の端子Yからの信号と、ANDゲート16の端子Yからの信号を2.5クロック遅延させたD−FF14の端子Qからの信号とをマルチプレクサ18に入力し、クロックCK0 で切り換えることにより、即ち、クロックCK0 がHのときはD−FF14の端子Qの信号を、一方、LのときはANDゲート16の端子Yからの信号を選択することにより、図4(g)に示すようにクロックCK0 を1/2.5に分周した信号が得られる。
【0014】
上述した構成による半サイクルを含む分周回路は、特に高い周波数の分周に用いて効果が大きい。例えば、パソコン等の画像信号をシリアルに伝送する回路に用いる場合について、図5を参照して説明する。
【0015】
一般的にパラレルデータをシリアルデータに変換して伝送する場合、送り側(または受け側)の回路にPLL(Phase Locked Loop )回路を持ち、VCO(Voltage Controlled Oscillator )によって発振された一定の周波数で送信(または受信)する。
【0016】
しかしながら、パソコン等の画像信号は解像度により伝送周波数が異なる。一画面当たり、VGA規格の解像度は640×480ドットであり、SVGA規格の解像度は800×600ドットであり、XGA規格の解像度は1024×768ドットであるので、1ドットを24ビット階調とし、1秒に80枚の画像を伝送する場合、伝送に必要な周波数はVGA規格で約600MHz、SVGA規格で約1GHz、XGA規格で約1.5GHzとなり、それぞれの解像度に応じた伝送周波数が必要となる。
【0017】
従来技術を用いると上記3種の周波数を生成するためには、最小公倍数である約3GHzをVCOを用いて発振させ、その発振周波数を2分周、3分周、5分周してそれぞれの周波数を得なければならないが、このような高い周波数を発振させるVCOを作成することは困難である。また、上記3種の周波数を含む600MHz以上、1.5GHz以下の周波数帯域をもつVCOを作成することも困難であるため、単一のVCOでそれぞれの解像度に応じた伝送周波数を得ることがきなかった。
【0018】
しかしながら本発明の分周回路によれば、図5に示すようにVCO21の周波数をXGA規格の伝送周波数約1.5GHzに合わせて発振させ、SVGA規格に対してはこれを1.5分周器22により1.5分周して約1GHzを得、また、VGA規格に対してはこれを2.5分周器23により2.5分周して約600MHzを得ることが可能となる。これら3種類のクロックは切換器24に入力され、解像度選択信号の指示により目的とするクロックを取り出すことによって単一のVCOで3種類の解像度に対する画像伝送が可能となる。
【0019】
【発明の効果】
以上の説明から明らかなように、本発明の分周器によると、クロックをクロックの半サイクルを含めた分周比で分周することができるため、源発振器の周波数を高くすることなく、種々の周波数のクロックを得ることが可能となる。
【図面の簡単な説明】
【図1】 本発明に係わる分周器のブロック図である。
【図2】 図1に示すブロック図の要部のタイムチャートである。
【図3】 本発明に係わる分周器の実施形態例の回路構成図である。
【図4】 図3に示す回路構成図の要部のタイムチャートである。
【図5】 本発明に係わる分周器の他の実施形態例を示す図である。
【図6】 従来の分周器について説明するための図である。
【符号の説明】
1…(2n+1)分周器、2…デューティ調整器、3…(n+1/2)クロック遅延回路、4…切換器、11,12,13,14…D−FF、15,16,17…ANDゲート、18…マルチプレクサ、21…VCO、22…1.5分周器、23…2.5分周器、24…切換器、31…カウンタ、32…分周比設定部
Claims (1)
- nを整数とし、クロックを1/(2n+1)に分周する分周手段と、
該分周手段により分周された波形のデューティを2n:1とする波形整形手段と、
該波形整形手段により整形された波形を、(n+1/2)クロックだけ遅延する遅延手段と、
デューティを2n:1に整形した波形であって、遅延前の波形と(n+1/2)クロック遅延後の波形とを前記クロックで交互に切り換える切り換え手段と
を具備し、前記クロックを1/(n+1/2)に分周すること
を特徴とする分周器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13240397A JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13240397A JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10327067A JPH10327067A (ja) | 1998-12-08 |
JP3707203B2 true JP3707203B2 (ja) | 2005-10-19 |
Family
ID=15080587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13240397A Expired - Fee Related JP3707203B2 (ja) | 1997-05-22 | 1997-05-22 | 分周器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3707203B2 (ja) |
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---|---|---|---|---|
JP2002176343A (ja) * | 2000-09-18 | 2002-06-21 | Rohm Co Ltd | 半導体集積回路装置 |
JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
US7319345B2 (en) * | 2004-05-18 | 2008-01-15 | Rambus Inc. | Wide-range multi-phase clock generator |
US7444534B2 (en) * | 2006-01-25 | 2008-10-28 | International Business Machines Corporation | Method and apparatus for dividing a digital signal by X.5 in an information handling system |
JP5303757B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路 |
-
1997
- 1997-05-22 JP JP13240397A patent/JP3707203B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10327067A (ja) | 1998-12-08 |
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Legal Events
Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
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