DE19534693A1 - Schaltungsanordnung zur Teilnehmersynchronisation bei asynchroner bitserieller Datenübertragung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Teilnehmersynchronisation nach dem Oberbegriff des Anspruchs 1.

Eine möglichst hohe Störsicherheit bei der bitseriellen Datenübertragung wird erreicht, wenn das Nutzdatensignal vorzugsweise auf einer symmetrischen Zweidrahtleitung als Gegentaktsignal übertragen wird. Damit unterscheiden sich die Nutzdatensignale von den praktisch auf beiden Leitungssträngen der Zweidrahtleitung gleichermaßen eingekoppelten Störspannungen (= Gleichtaktsignale) und können mit einer Empfängerschaltung herausgefiltert werden, die möglichst nur Gegentaktsignale auswertet und Gleichtaktsignale unterdrückt.

Bedingt durch die begrenzte Gleichtaktunterdrückung durch den Analogteil der nachfolgenden Empfängerschaltung kann jedoch nicht verhindert werden, daß Anteile der eingekoppelten Störspannungen den Analogteil passieren. Diese meist recht kurzen Impulse können dann in einem dem Analogteil folgenden Digitalteil, z. B. durch Mehrfachabtastung des Empfangssignals in äquidistanten Zeitabständen, ausgeblendet werden.

Bei der Regenerierung des asynchronen bitseriellen Signalstroms muß das Einrasten der Regeneratorschaltung auf den gestörten Signalstrom zum richtigen Zeitpunkt gewährleistet sein. Bei den bekannten Methoden zu dieser sogenannten Teilnehmersynchronisation bei asynchroner Datenübertragung wird die nach einer bestimmten Signalpause auftretende erste steigende bzw. fallende Signalflanke auf der Busleitung als Beginn eines neuen Startbits (und damit eines neuen Telegramms) gewertet, vergleiche Neumann, P.: Kommunikationssysteme in der Automatisierungstechnik, Reihe Automatisierungstechnik Band 242, Verlag Technik Berlin 1990, S. 46 ff, DE 34 22 220. Diese Verfahren versagen jedoch mit zunehmender Störspannungsamplitude, da nicht mehr korrekt entschieden werden kann, ob die erfaßte Signalflanke durch das Nutzsignal oder durch eine Störung verursacht wurde.

Aus DE 42 20 258 C2 ist eine Schaltungsanordnung bekannt, bei der durch eine entsprechend häufige Abtastung der seriellen Signale Schwankungen der zeitlichen Lage der Flankenbereiche sowie überlagert Störungen kompensiert werden können. Dazu werden die Abtastwerte einem Schieberegister zugeführt und die Dekodierung der Bits durch einen entsprechend programmierten Speicher realisiert. Diese Schaltungsanordnung dient jedoch ausschließlich der Dekodierung der einzelnen Telegrammbits und nicht der Synchronisation der Empfängerschaltung auf den asynchron übertragenen Signalstrom. Die Synchronisation der Empfängerschaltung erfolgt in diesem Patent mit einer nicht näher erläuterten Synchronisationseinrichtung.

Bei der ausschließlichen Verwendung nur eines Schieberegisters und eines Speichers zur Dekodierung der Bits ist eine Verarbeitung symmetrisch übertragener Signale nur möglich, indem das symmetrische Signal vor der Dekodierung in ein unsymmetrisches Signal gewandelt wird. Diese Lösung besitzt jedoch den Nachteil, daß durch diese Signalumwandlung eine anschließende Unterscheidung der Nutzinformation "Wertigkeit des Signals: "Low" bzw. "High"" von der Information "Gleichtaktstörung im Signal" nicht mehr möglich ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Teilnehmersynchronisation anzugeben, die eine möglichst genaue Entscheidung darüber ermöglicht, ob die erfaßte Signalflanke als Teil eines neuen Startbits oder einer Störung zu interpretieren ist. Diese Forderung erfüllt eine Schaltungsanordnung mit den kennzeichnenden Merkmalen des Anspruchs 1.

Mit Hilfe zweier Schieberegister, daran angeschlossenen kombinatorischen Netzwerken und einem diesen folgenden Gatter wird eine Erkennung der Impulsform des als Gegentaktsignal übertragenen Startbits durchgeführt. Hierzu wird mit Beginn eines neuen Taktzyklus das zwischen den beiden Leitern auftretende Empfangssignal in Form von Abtastwerten taktgesteuert in ein N-stufiges Schieberegister geschoben. Die Länge N des Schieberegisters ist vorzugsweise so bemessen, daß Abtastwerte für genau eine Bitlänge im Schieberegister gespeichert werden. Die Schieberegister können dabei in einen oder mehrere Blöcke unterteilt sein, deren parallele Ausgänge in Gruppen zusammengefaßt sind. Auf diese Weise stehen immer genau die letzten N Signalzustände (= 1 Bitlänge) des einlaufenden Bitstroms zur Verfügung und können mit kombinatorischen Netzwerken, die an die parallelen Schieberegisterausgängen angeschlossen sind, hinsichtlich ihres in der Gesamtheit repräsentierten logischen Pegels analysiert werden. Die Ausgänge der Netzwerke werden mit einem Gatter derart verknüpft, daß nur dann am Ausgang ein Freigabesignal erscheint, wenn die von der verwendeten Bitkodierung abhängige Impulsform des Startbits erkennbar ist. Somit ist eine Unterscheidung von den gleichtaktmäßig eingekoppelten Störsignalen möglich. Um auch ein durch überlagerte Störungen verformtes Startbit zu erkennen, können die kombinatorischen Netzwerke als Majoritätsdekoder (Mehrheitsauswahl) ausgeführt sein. Dabei kann der Majoritätsdekoder z. B. so dimensioniert werden, daß bei mindestens 50%iger Übereinstimmung der Eingangssignalkombination am kombinatorischen Netzwerk mit der gesuchten Startbitform das Freigabesignal aktiviert wird.

Durch die separate Auswertung der beiden Signalströme des symmetrischen Signal auf der Basis einer Impulsformerkennung wird eine wesentlich höhere Gleichtaktunterdrückung erreicht, als bei alleiniger Auswertung eines unsymmetrischen Signal. Die Ursache hierfür liegt in der wesentlich besseren Ausnutzung der im symmetrischen Signal enthaltenen Information. Des weiteren stellt die Auswertung des Signalstroms auf der Basis kombinatorischer Netzwerke anstelle eines programmierten Speichers eine aufwandsminimale Lösung dar, da in dem verwendeten kombinatorischen Netzwerk von den 2^N möglichen Eingangssignalkombinationen nur die Fundamentalkonjunktionen der N Eingangsvariablen implementiert werden müssen, die zur eindeutigen Realisierung der Majoritätsdekoderfunktion notwendig sind. Bei Verwendung eines Speichers zur Dekodierung werden jedoch immer 2^N Fundamentalkonjunktionen mit je N Eingangsvariablen benötigt.

Da das Ausgangssignal (= Freigabesignal) der erfindungsgemäßen Schaltung noch innerhalb desselben Taktzyklus der Eingangssignalabtastung gebildet wird, fällt die vorgestellte Schaltung mit jedem Takt eine Entscheidung darüber, ob das auf dem Bus übertragene Signal als Beginn eines neuen Telegramms interpretierbar ist. Bei Erfüllung der vorgegebenen Bedingung durch den Schaltungsteil zur Teilnehmersynchronisation kann dann ein weiterer Schaltungsteil zur Regenerierung der dem Startbit folgenden Telegrammbits aktiviert und die Startbiterkennung während des Empfangs der Telegrammbits gesperrt werden.

Die beschriebene Schaltungsanordnung erreicht eine wesentlich höhere Störsicherheit gegenüber dem Prinzip der einfachen Startflankenerkennung, da durch die Erkennung der Startbitform ein wesentlich zuverlässigeres "Einrasten" der Regeneratorschaltung auf den gestörten asynchronen Bitstrom ermöglicht wird.

Nachfolgend soll die Erfindung in Verbindung mit den Zeichnungen anhand eines Ausführungsbeispiels beschrieben werden, die einer beliebigen Signalverarbeitungseinrichtung vorgeschaltet sein kann. Es zeigen:

Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Schaltungsanordnung;

Fig. 2 ein Blockschaltbild mit zwei Schaltungsteilen, wobei der

• - Schaltungsteil A die erfindungsgemäße Schaltungsanordnung gemäß Fig. 1 und
• - Schaltungsteil B eine Abtasteinheit, ein D-FlipFlop, einen Bitlängenzähler und ein Steuerwerk für den Empfang der einzelnen Telegrammbits und zur Regenerierung der dem Startbit folgenden Telegrammbits darstellt.

Beim Ausführungsbeispiel nach Fig. 1 wird ein auf einer symmetrischen Leitung mit den Adern 4, 5 ankommender Gegentakt-Signalstrom zwei identischen Schieberegistern 1 zugeführt. Dabei führt die Ader 4 das Signal in nicht­ invertierter und die Ader 5 in invertierter Form, so daß ein Gegentaktsignal vorliegt. Die Signale auf den Adern 4 und 5 werden unter Takteinfluß in die Register 1 mit je N Stufen eingeschoben. Der Schiebetakt ist dabei so gewählt, daß für eine Bitlänge auf den Adern 4 und 5 N Schiebetakte an die Register 1 angelegt werden. Im Ergebnis stehen dann jeweils N Abtastwerte für ein Bit in den N Stufen der Schieberegister 1 zwischengespeichert zur Verfügung. Die einzelnen Stufen der Schieberegister 1 können in bekannter Weise mit Hilfe von D-FlipFlops verwirklicht werden.

An die N parallelen Ausgänge der Schieberegister 1 ist jeweils ein kombinatorisches Netzwerk 2 angeschaltet. Diese Netzwerke liefern an ihren Gesamtausgängen 10 jeweils dann ein Ausgangssignal, wenn alle oder eine vorbestimmte Anzahl von Stufen Abtastwerte speichern, die einer vorgegebenen Impulsform des eingeschobenen Bits entsprechen. In praktischen Untersuchungen hat sich eine Dimensionierung der kombinatorischen Netzwerke 2 als günstig erwiesen, bei der nur dann an den Ausgängen 10 ein Ausgangssignal mit beispielsweise H-Pegel erscheint, wenn mindestens die Hälfte der N Stufen den vorgegebenen Signalpegel des eingeschobenen Bits führen. Damit ist einerseits gewährleistet, daß eingekoppelte kurze Störimpulse (max. Länge = der halben Bitlänge) noch unterdrückt werden und andererseits gestörte Startbits noch als solche erkannt werden (max. Länge der Störung im Startbit = einer halben Bitlänge). Die Auslegung der kombinatorischen Netzwerke 2 kann vom Fachmann ermittelt werden. Beispielsweise genügt dann, wenn alle Stufen ein Signal mit H-Pegel speichern und ein Ausgangssignal nur in diesem Fall geliefert werden soll, ein einfaches UND-Gatter mit N Eingängen.

Die beiden Ausgangssignale der kombinatorischen Netzwerke 2 werden den Eingängen eines UND-Gatters 3 zugeführt, so daß an dessen Ausgang 6 ein sogenanntes Freigabesignal nur dann erscheint, wenn beide kombinatorischen Netzwerke 2 jeweils das vorgegebene Signal an ihren Ausgängen 10 liefern. Die Verwendung des Freigabesignals wird nachfolgend noch genauer erläutert.

Bei der Schaltungsanordnung gemäß Fig. 2 wird als Schaltungsteil A die Schaltungsanordnung entsprechend dem Ausführungsbeispiel gemäß Fig. 1 verwendet. Es werden daher im Schaltungsteil A die gleichen Bezugsziffern wie in Fig. 1 verwendet. Sobald der Schaltungsteil A die Impulsform eines Startbits auf der Zweidrahtleitung 4, 5 erkannt hat, liefert das UND-Gatter 3 am Ausgang 6 das Freigabesignal mit dem Pegel H. Dadurch wird der Schaltungsteil B für den Empfang der dem Startbit folgenden Telegrammbits aktiviert. Da der Schaltungsteil A beim Empfang der Telegrammbits immer wieder das typische Startbit erkennen könnte, wird das Freigabesignal über das negierte Enable-Signal vom Schaltungsteil B während des Telegrammempfangs über das UND-Gatter am Eingang 11 gesperrt und somit eine Störung der automatischen Abläufe vermieden.

Bei nutzsignalfreier Zweidrahtleitung 4, 5 befindet sich das Steuerwerk 12 im Schaltungsteil B im Ruhezustand und wartet auf das Freigabe-Signal vom Schaltungsteil A.

Zur Generierung einer internen Zeitbasis für das Weiterschalten der Ablaufsteuerung durch das Steuerwerk 12 nach jedem Bit wird mit Hilfe eines Bitlängenzählers 13 aus der vom Steuerwerk 12 erzeugten Oszillatortaktfrequenz ein Signal T mit der bei der Übertragung verwendeten Bitdauer erzeugt. Gleichzeitig dient der Bitlängenzähler 13 dazu, eine Abtasteinheit 14 zur mehrmaligen Abtastung der einlaufenden Telegrammbit in äquidistanten Zeitabständen im mittleren Bitbereich anzusteuern. Der Gesamtheit der Einzelabtastungen eines jeden Bits wird in der Abtasteinheit 14 nach dem Mehrheitsprinzip ein logischer Wert für die Wertigkeit des gesamten Bits zugeordnet. Im letzten Oszillatortakt eines jeden Bits erfolgt dann mit der steigenden Flanke von T die Übernahme des Ergebnisses in ein D-FlipFlop 15 und die Ausgabe des Wertes für genau eine Bitperiode, so daß an den Ausgängen des D-FlipFlops 15 der regenerierte Signalstrom geliefert wird.

Sobald die Ablaufsteuerung im Steuerwerk 12 die vereinbarte Anzahl von Telegrammbits gezählt hat und das Stopbit empfangen wurde, geht der Schaltungsteil B wieder in den Ruhezustand und wartet auf die erneute Aktivierung durch ein Freigabesignal vom Schaltungsteil A.

Claims (5)

1. Schaltungsanordnung zur Teilnehmersynchronisation für asynchron bitseriell und symmetrisch übertragene Daten in Empfängerschaltungen, insbesondere zur Erhöhung der Störsicherheit, dadurch gekennzeichnet, daß das zwischen den beiden Leitern (4, 5) auftretende Empfangssignal in der Weise mindestens zwei Schieberegistern (1) zugeführt wird, daß das nichtinvertierte Signal dem einen und das invertierte Signal dem anderen Schieberegistereingang zugeführt werden und daß an jedes Schieberegister (1) ein kombinatorisches Netzwerk (2) parallel angeschlossen ist und die Ausgänge der kombinatorischen Netzwerke (2) über ein Gatter (3) miteinander verknüpft sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Erkennung eines Startbits mit vorgegebener Impulsform die Schieberegister (1) je N Stufen aufweisen, daß das am Eingang der Schieberegister (1) anstehende Empfangssignal mit dem N-fachen Wert der Bitübertragungsrate taktgesteuert in die Schieberegister (1) eingeschoben wird, derart, daß für ein ankommendes Startbit N Abtastwerte des Startbits in den N Stufen jedes Schieberegisters (1) gespeichert sind, daß die kombinatorischen Netzwerke (2) die N Abtastwerte derart auswerten, daß am Ausgang eines an den Ausgängen (10) der kombinatorischen Netzwerke (2) angeschalteten UND-Gatters (3) ein Freigabesignal nur dann geliefert wird, wenn beide kombinatorischen Netzwerke (2) das Vorliegen eines Startbits anzeigen.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die kombinatorischen Netzwerke (2) je einen Majoritätsdekoder aufweisen, der die Erkennung eines Startbits schon dann anzeigt, wenn wenigstens die Hälfte der Abtastwerte in den Stufen der Schieberegister (1) den vorgegebenen Wert des Startbits aufweisen.

4. Schaltungsanordnung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die Schieberegister (1) in ein oder mehrere Blöcke unterteilt sind, deren parallele Ausgänge in Gruppen zusammengefaßt jeweils einem kombinatorischen Netzwerk (2) zugeführt werden.

5. Schaltungsanordnung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß das Freigabesignal die Abtastung der dem Startbit folgenden Datenbits eines Datentelegramms mit einer vorgegebenen Zahl von Bits startet und die Startbiterkennung während der vorgegebenen Zahl von Datenbits sperrt.