DE3408408C2

DE3408408C2 - Verfahren und Anordnung zur Ableitung eines Steuersignales für eine Phasenregelschleife

Info

Publication number: DE3408408C2
Application number: DE19843408408
Authority: DE
Inventors: Wolfgang Dipl.-Ing. 7151 Allmersbach Ehrlich
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1984-03-08
Filing date: 1984-03-08
Publication date: 1986-05-07
Also published as: DE3408408A1

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Ableitung eines Steuersignals für eine Phasenregelschleife, die zur Taktrückgewinnung eines breitbandigen nahezu rechteckförmigen Übertragungssignals dient. Die Aufgabe, den Zeitpunkt von erwünschten Nulldurchgängen beim Übergang eines ternären Zeichens von Plus nach Minus und umgekehrt festzustellen und Nulldurchgänge anderen Ursprungs zu ignorieren, wird dadurch gelöst, daß mit Hilfe der Schwellen eines Schwellwertentscheiders und nachfolgenden bistabilen Kippschaltungen eine hystereseförmige Übertragungskennlinie erzeugt wird. Außerdem werden mit einer sich anschließenden Zeitfensterlogik, bestehend aus monostabilen Kippstufen, die erwünschten von den unerwünschten Nulldurchgängen getrennt.

Description

— der zeitliche Verlauf eines Einzelzeichens ist rechteekförmig,

— die zeitliche Dauer eines Einzelzeichens ist gleich der Dauer eines Schrittes,

— die Übertragungsstrecke dämpft das Übertragungssignal max. ~m 6 dB,

— das empfangene Übertragungssignal wird nicht entzerrt,

— die Steilheit der Flanken des empfangenen Übertragungssignals ist umso kleiner je länger die Über-

tragungsstrecke ist,

— die Frequenzabweichung des Sendetaktes beim Aussenden ist minimal,

— die Übertragungsstrecke besteht aus vier Kupferdrähten, je zwei für die Hin- und Rückrichtung.

Wenn man die wichtigsten Eigenschaften des Erfindungsgegenstandes auf die in den F i g. 1 und 3 dargestellten Anordnungen bezieht, kann man folgendes sagen:

1. In der Anordnung nach Fig. 1 werden Nulldurchgänge durch die mittlere der drei Entscheiderschwellen des Schwellwertentscheiders (1) erfaßt. In der Anordnung nach Fi g. 3 fehlt dagegen dem Entscheider (12) die mittlere Entscheiderschwelle. Statt dessen wird hier als zeitliche Näherung für den Nulldurchgang derjenige Zeitpunkt ausgewertet, an dem das Übertragungssignal die obere Schwelle in fallender Richtung oder die untere Schwelle in steigender Richtung überschreitet. Daher ergibt sich bei der Anordnung nach Fig.3 ein negativer systematischer Zeitfehler, dessen Betrag um so größer wird, je flacher die Flanken des Übertragungssignais verlaufen.

2. Die Unterdrückung von Schwellenüberschreitungen, hervorgerufen durch additive Störungen und Reflexionen, wird durch die RS-Flip-Flops erreicht, die zusammen mit dem Schwellwertentscheider eine hystereseförmige Übertragungskennlinie bewirken.

3. Die regulären Nulldurchgänge bei einer Zeichenfolge wie z. B. von Plus-Null-Minus werden durch das Monoflop (5) und das Zeitglied (6) unterdrückt, indem diese dafür sorgen, daß Nulldurchgänge nur dann ausgewertet werden, wenn beide, das Monoflop (5) und das Zeitgüed (6). gleichzeitig im getriggerten Zustand mit einer binären »1« an deren Ausgängen sind.

Die in den F i g. 1 und 3 dargestellten erfindungsgemäßen Anordnungen haben einen Eingang (100) für das dreistufige Übertragungssignal und einen weiteren Eingang (112) für das regenerierte Referenztaktsignal, erzeugt mit einem Phasenregelkreis. Der Zeitverlauf des Referenztaktsignals an diesem Eingang (112) kann beliebig variiert werden, z. B. Rechteck, Dreieck, Sägezahn, Sinus

An einem ersten Ausgang (110) liegen Triggerimpulse für die übrige Schaltung des Phasenregelkreises an, mit denen angezeigt wird, daß am zweiten Ausgang (114) ein neuer Momentanwert des Referenztaktsignals als Ausgangsgröße zur Steuerung des Phasenregelkreises anliegt

Im folgenden seien die einzelnen Bausteine kurz beschrieben:

Der Schwellwertentscheider (1) hat drei Entscheiderschwellen bei — Uu 0 und +u_s, einen Eingang (100) für das dreistufige Übertragungssignal sowie drei Ausgänge (101, 102 und 103). Die Zuordnungstabelle sieht wie folgt aus:

Spannung u_t. am Ausgänge

Eingang (100) 105 102 103

Spannung (v am
Eingang (100)

Ausgänge
101

102

0< u_e< + tu

Uc>U_s

Der Schwellwertentscheider (12) gemäß Fig.3 hat

zwei Entscheiderschwellen bei — u, und + u„ einen Eingang (100) für das dreistufige Übertragungssignal sowie zwei Ausgänge (115 und 116). Die Zuordnungstabelle sieht wie folgt aus:

_]5 Spannung u_c. am Eingang (100)

Ausgänge
115

U,< -U, — U,<U_C< U_c> Us

Am Ausgang (Q) der Λ5-Flip-Flops (2, 3, 4 und 13) liegt eine binäre »1«, wenn das entsprechende RS- Flip-Flop gesetzt ist, andernfalls eine binäre »0«. Gesetzt wird das RS-Flip-Flop mit einer binären »1« am 5-Eingang. Mit einer binären »1« am Λ-Eingang wird das ÄS-Fü'vFlop zurückgesetzt. Das erste RS-Flip-Flop (2) hat einen negierten /?-Eingang und das zweite RS-FWp-Flop (3) hat einen negierten S-Eingang.

Die Kombination des Schwellwertentscheiders (1) in Fig. 1 mit den Ä5-Flip-Flops ergibt eine hystereseförmige Übertragungskennlinie, d. h. an den beiden <?-Ausgängen (104, 105) der /?S-Flip-Flops (2, 3) ändert sich erst dann der binäre Wert, der sich nach Überschreiten einer bestimmten Schwelle eingestellt hat, wenn die benachbarte Schwelle unterschritten wird. Gleichfalls eine hystereseförmige Übertragungskennünie ergibt die Kombination aus dem Schwellwertentscheider (12) und dem ÄS-Flip-Flop (13) in Fig.3. Auf diese Weise wcrden additive Störgeräusche und lineare Verzerrungen unterdrückt bzw. nicht ausgewertet.

Das sich anschließende Monoflop (5) hat einen Eingang (106) und einen Ausgang (107) und kennt zwei Zustände: einen Ruhezustand und einen getriggerten Zustand. Im Ruhezustand liegt eine binäre »0« am Ausgang und im getriggerten Zustand liegt eine binäre »1« am Ausgang. Der Übergang vom Ruhezustand in den getriggerten Zustand findet statt, wenn am Eingang eine steigende oder fallende Flanke anliegt.

so Nach Ablauf einer Zeit f| im getriggerten Zustand fällt das Monoflop (3) wieder in seinen Ruhezustand zurück. Im getriggerten Zustand werden Flanken am Eingang ignoriert.

Die Zeit fi für das Monoflop (5) kann bei sehr schwachen Reflexionen auf der Übertragungsstrecke beliebig klein gewählt werden. Wenn starke Reflexionen zeitlich unmittelbar hinter den Ranken auftreten, dann sollte die Zeit ii bis etwa 'Λ der Schrittdauer vergrößert werden. Dann werden während dem getriggerten Zustand beliebig starke Reflexionen ignoriert Allerdings darf die Zeit ii nicht beliebig groß gewählt Werden, da sonst die Gefahr besteht daß auch erwünschte Nulldurchgänge ignoriert werden.

Das Zeitglied (6) hat ebenfalls einen Eingang (108) und einen Ausgang (109) und kennt drei Zustände: einen Ruhezustand, einen getriggerten Zustand mit einer binären »0« am Ausgang (109) und einen getriggerten Zustand mit einer binären »1« am Ausgang

(109). Im Ruhezustand liegt eine binäre »0« am Ausgang (109).

Der Übergang; vom Ruhezustand in den getriggerten Zustand mil einer binären »0« am Ausgang (109) findet statt, wenn eine fallerde Flanke am Eingang (108) anliegt. Entsprechend findet der Übergang vom Ruhezustand ^;n den getriggenen Zustand mit einer binären »1« am Ausgang (109) statt, wenn eine steigende Flanke am Eingang (108) anliegt. Nach Ablauf einer Zeit i2 im getriggerten Zustand mit binärer »1« oder »0« am Ausgang fällt das Zeitglied (6) wieder in seinen Ruhezustand zurück. In jedem getriggerten Zustand werden Flanken am Eingang ignoriert.

Die Zeit ti für das Zeitglied (6) darf nicht zu klein gewählt werden, da sonst z. B. die ternäre Zeichenfolge Plus-Minus als Plus-Null-Minus interpretiert wird und somit erwünschte Nulldurchgänge ignoriert werden. Andererseits darf die Zeit h aber auch nicht zu groß gewählt werden, da sonst z. B. die ternäre Zeichenfolge Plus-Null-Minus als Plus-Minus interpretiert wird und somit unerwünschte Nulldurchgänge ausgewertet werden. Als Kompromiß für die Zeit /2 hat sich ein Wert von '/j der Dauer eines Schrittes bewährt.

Die Zwischenspeicher (10,11) haben jeweils zwei Eingänge D und Cund einen Ausgang Q. Es werden jeweils analoge Werte gespeichert, wobei der jeweils gespeicherte Wert am Ausgang Q anliegt. Bei einer steigenden Flanke am Eingang C wird der augenblicklich am Eingang D anliegende analoge Wert in den Speicher übernormen.

Die technische Realisierung der erfindungsgemäßen Schaltungsanordnung kann analog oder digital erfolgen.

Bei einer analogen Realisierung enthalten das Monoflop (5) und das Zeitglied (6) RC-Glieder zur Erzeugung der Zeiten /1 bzw. /2.

Die Zwischenspeicher (10, U) sind dann Abtasthalteglieder, die jeweils aus einem Schalter und einem Kondensator bestehen. Zwischen den Zwischenspeichern ist dann ein Verstärker zur Entkopplung vorzusehen. Wenn am Eingang (112) ein rechteckförmiges Zeitsignal anliegt, dann können für die Zwischenspeicher auch D-Flip-Flops verwendet werden.

Bei einer digitalen Realisierung enthalten das Monoflop (5) und das Zeitglied (6) jeweils einen Digitalzähler zur Erzeugung der Zeiten fi bzw. r₂· Die Zwischenspeieher bestehen dann jeweils aus parallelen D-Flip-Flops; jedes Flip-Flop für eine Leitung des Eingangs (112). Außerdem sind zusätzliche Maßnahmen zu treffen, damit die Zwischenspeicher nicht dann eine Eingangsinformation übernehmen, wenn sich die Bitkombination gerade ändert.

Die Fig.2 und 4 zeigen die Signalverläufe in den gemäß den F i g. 1 bzw. 3 gekennzeichneten Leitungen. Dabei bedeuten die dargestellten Schraffuren folgendes:

www

konstante Spannung mit unbekanntem Wert innerhalb des angedeuteten AmpSitudenintervalls.

in diesem Bereich sind nur fallende Flanken möglich.

in diesem Bereich sind nur steigende Flanken möglich.

in diesem Bereich sind steigende und fallende Flanken n:öglich.

Die F i g. 2 und 4 zeigen:

wie unerwünschte Nulldurchgänge des Übertragungssignals beim Empfang einer ternären Null ignoriert werden;

- wie der unerwünschte Nulldurchgang der ternären Zeichenfolge Minus-Null-Plus ignoriert wird;

- wie der erwünschte Nulldurchgang der ternären Zeichenfolge Plus-Minus ausgewertet wird.

Die Fig.5 zeigt den Verriegelungseffekt beim Zritglied (6). Das Zeitglied (6) darf nur dann getriggert werden, mit dem Ergebnis einer binären »1« am Ausgang (109), wenn das Empfangssignal die Schwelle + u, in fallender Richtung bzw. die Schwelle — u_s in steigender Richtung überschreitet. Durch additive Störungen wie hier in F i g. 5 dargestellt, könnte das Zeitglied (6) auch durch Schwellüberschreitungen in umgekehrter Richtung getrigger*. werden. Dies wird dadurch verhindert, daß das Zeitglied (6) zwei getriggerte Zustände kennt, nämlich einmal mit einer binären »0« am Ausgang (109) zur Verriegelung und einmal mit einer binären »1« am Ausgang (109).

Hierzu 4 Blatt Zeichnungen

55

60

65

Claims

Patentansprüche:

1. Verfahren zur Ableitung eines Steuersignals für eine Phasenregelschleife, die zur Taktrückgewinnung eines breitbandigen, nahezu rechteckförmigen Übertragungssignals dient, dadurch gekennzeichnet, daß das dreistufige Übertragungssignal (100) einem dreistufigen Schwellwertentscheider (1) zugeführt wird, der das Übertragungssignal to (100) in eine digitale Form überführt, daß der Schwellwertentscheider (1) mit drei nachfolgenden bistabilen Kippstufen (2,3,4) eine hystereseförmige Übertragungskennlinie erzeugt und damit größtenteils Störeinflüsse, herrührend von additiven Störgerauschen und linearen Verzerrungen, unterdrückt werden, daß mit einer monostabilen Kippstufe und einem Zeitglied eine Zeitfensterlogik gebildet wird, womit die .erwünschten Nulldurchgänge des Übertragungssigsals von den unerwünschten Nulldurchgangen unterschieden werden, daß die monostabile Kippstufe (5) getriggert wird, wenn die Amplitude des Übertragungssignals beim Überschreiten aller drei Schwellen die letzte Schwelle überschritten hat, wobei die monostabile Kippstufe so dimensioniert ist, daß die Dauer des getriggerten Zustandes die halbe Schrittdauer nicht überschreitet, daß das Zeitglied (6) getriggert wird, mit einer binären »1« am Ausgang, wenn die Amplitude des Übertragungssignals die oberste Schwelle in fallender Richtung oder die unterste Schwelle in steigender Richtung überschreitet, daß das Zeitglk.d (6) getriggert wird, mit einer binären »0« an. Ausgang, wenn die Amplitude des Übertragungssignals c'.e oberste Schwelle in steigender Richtung oder die unterste Schwelle in fallender Richtung überschreitet, wobei das Zeitglied so dimensioniert wird, daß die Dauer der getriggerten Zustände in der Größenordnung von einem Drittel der Schrittdauer liegt, daß eine Serienschaltung aus zwei Zwischenspeichern (10, 11) die momentane Amplitude eines Referenztaktsignals (112) speichert, wobei der erste Speicher (10) den Momentanwert der Amplitude des Referenztaktsignals (112) übernimmt, wenn ein Nulldurchgang vorkommt, der durch die hystereseförmige Übertragungskennlinie nicht unterdrückt wurde, daß der zweite Zwischenspeicher (11) diesen Momentanwert übernimmt, wenn in dem mit einem UND-Gatter (9) verknüpften Signal vom Ausgang (107) der monostabilen Kippstufe (5) und dem Ausgang (109) eine steigende Flanke vorkommt, daß dieser am Ausgang (114) des zweiten Zwischenspeichers (11) liegende Momentanwert der Amplitude des Referenztaktsignals (112) als Steuersignal für eine Phasenregelschleife dient, wobei der Ausgang des UND-Gatters (110) als Triggersignal für die nachfolgende Schaltung anzeigt, wenn ein neuer Momentanwert des Referenztaktsignals anliegt.

2. Anordnung zur Verwirklichung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß das Übertragungssignal (100) einem dreistufigen Schwellwertentscheider (1) zugeführt ist, daß der Schwellwertentscheider drei Ausgänge (101, 102, 103) hat, daß am ersten Ausgang (101) nur dann eine logische »1« anliegt, wenn der Momentanwert des Übertragungssignals (100) oberhalb der obersten Schwelle liegt, daß am Ausgang (102) nur dann eine logische »1« anliegt, wenn der Momentanwert des Übertragungssignals (100) oberhalb der mittleren Schwelle liegt, daß am Ausgang (103) nur dann eine logische »1« anliegt, wenn der Momentanwert des Übertragungssignals (100) oberhalb der untersten Schwelle liegt, daß der erste Ausgang (101) des Schwellwertentscheiders (1) mit dem 5-Eingang eines ersten RS-Flip-Flops (2) und dem negierten Eingang eines ersten UND-Gatters (7) verbu>den ist, daß der zweite Ausgang (102) des Schwellwertentscheiders (1) mit dem negierten Ä-Eingang des ersten Ä5-Flip-Fiops (2) und dem Ä-Eingang eines zweiten ÄS-Flip-Flops (3) verbunden ist, daß der dritte Ausgang (103) mit dem negierten 5-Eingang des zweiten Ä5-Flip-Flops (3) und mit dem zweiten Eingang des ersten UND-Gatters (7) verbunden ist daß der (^-Ausgang (104) des ersten Ä5-Flip-Flops (2) mit dem 5-Eingang eines dritten Ä5-Flip-Flops (4) und dem ersten Eingang eines ODER-Gatters (8) verbunden ist, daß der Q-Ausgang (105) des zweiten Ä5-FIip-Flops (3) mit dem Ä-Eingang des dritten RS-Flip-Flops (4) und mit dem zweiten Eingang des ODER-Gatters (8) verbunden ist, daß der Q-Ausgang (106) des dritten Ä5-Flip-FIops (4) mit dem Eingang eines Monoflops (5) verbunden ist, daß der Ausgang (107) des Monoflops (5) mit dem ersten Eingang eines zweiten UND-Gatters (9) verbunden ist, daß der Ausgang (108) des ersten UND-Gatters (7) mit dem Eingang eines Zeitgliedes (6) verbunden ist, daß der Ausgang (109) des Zeitgliedes mit dem zweiten Eingang des zweiten UND-Gatters (9) verbunden ist, daß der negierte Ausgang (111) des ODER-Gatters (8) mit dem C-Eingang eines ersten Zwischenspeichers (10) verbunden ist, daß ein Referenztaktsignal am D-Eingang (112) des ersten Zwischenspeichers anliegt, daß der (^-Ausgang (113) des ersten Zwischenspeichers (10) mit dem D-Eingang eines zweiten Zwischenspeichers (11) verbunden ist, daß der Ausgang (110) des zweiten UND-Gatters (9) mit dem C-Eingang des zweiten Zwischenspeichers

(11) verbunden ist und daß der (^-Ausgang (114) das Steuersignal für die folgende Phasenregelschleife liefert (F ig.l).

3. Verfahren zur Ableitung eines Steuersignals für eine Phasenregelschleife, die zur Taktrückgewinnung eines breitbandigen nahezu rechteckförmigen Übertragungssignals dient, dadurch gekennzeichnet, daß das dreistufige Übertragungssignal (100) einem zweistufigen Sclrwellwerteritscheider (12) zugeführt wird, der das Übertragungssignal (100) in eine digitale Form überführt, daß der Schweilwertentscheider

(12) mit einer nachfolgenden bistabilen Kippstufe

(13) eine hystereseförmige Übertragungskennlinie erzeugt und damit größtenteils Störeinflüsse, herrührend von additiven Störgeräuschen und linearen Verzerrungen, unterdrückt werden, daß mit einer monostabilen Kippstufe und einem Zeitglied eine Zeitfensterlogik gebildet wird, womit die erwünschten Nulldurchgänge des Übertragungssignals von den unerwünschten Nulldurchgängen unterschieden werden, daß die monostabile Kippstufe (5) getriggert wird, wenn die Amplitude des Übertragungssignals beim Überschreiten aller zwei Schwellen die letzte Schwelle überschritten hat, wobei die monostabile Kippstufe so dimensioniert ist, daß die Dauer des getriggerten Zustandes die halbe Schrittdaucr nicht überschreitet, daß das Zeitglied (6) getriggert wird, mit einer binären »1« am Ausgang, wenn die Amplitude des Übertragungssignals die obere

Schwelle in fallender Richtung oder die untere Schwelle in steigender Richtung überschreitet, daß das Zeitglied (6) getriggert wird, mit einer binären »0« am Ausgang, wenn die Amplitude des Übertragungssignals die obere Schwelle in steigender Riehtung oder die untere Schwelle in fallender Richtung überschreitet, wobei das Zeitglied so dimensioniert wird, daß die Dauer der getriggerten Zustände in der Größenordnung von einem Drittel der Schrittdauer liegt, daß eine Serienschaltung aus zwei Zwischenspeichern (10, 11) die momentane Amplitude eines Referenztaktsignals (112) speichert, wobei der erste Speicher (10) den Momentanwert der Amplitude des Referenztaktsignals (112) übernimmt, wenn die Amplitude des Übertragungssignals die obere Schwelle in fallender Richtung oder die untere Schwelle in steigender Richtung überschreitet, daß der zweite Zwischenspeicher (11) diesen Momentanwert übernimmt, wenn in dem mit einem UND-Gatter (9) verknüpften Signal vom Ausgang (107/ der monostabilen Kippstufe (5) und dem Ausgang (109) des Zeltgliedes (6) eine steigende Flanke vorkommt, daß dieser am Ausgang (114) des zweiten Zwischenspeichers (11) liegende Momentanwert der Amplitude des Referenztaktsignals (112) als Steuersignal für eine Phasenregelschleife dient, wobei der Ausgang des UN D-Gatters (110) als Triggersignal für die nachfolgende Schaltung anzeigt, wenn ein neuer Momentanwert des Referenztaktsignals anliegt

4. Anordnung zur Verwirklichung des Verfahrens nach Anspruch 3, dadurch gekennzeichnet, daß das Übertragungssignal (100) einem zweistufigen Schwellwertentscheider (12) zugeführt ist, daß der Schwellwertentscheider zwei Ausgänge (115, 116) hat, daß am ersten Ausgang (115) nur dann eine Iogisehe »1« anliegt, wenn der Momentanwert des Übertragungssignals (100) oberhalb der oberen Schwelle liegt, daß am zweiten Ausgang (116) nur dann eine Ogische »1« anliegt, wenn der Momentanwert des Übertragungssignals (100) unterhalb der unteren Schwelle liegt, daß der erste Ausgang (115) des Schwellwertentscheiders (12) mit dem 5-Eingang eines ÄS-Flip-FIops (13) und dem ersten Eingang eines ODER-Gatters (14) verbunden ist, daß der zweite Ausgang (116) des Schrvellwertentscheiders (12) mit dem Ä-Eingang des flS-Flip-Flops (13) und mit dem zweiten Eingang des ODER-Gatters (14) verbunden ist, daß der (^-Ausgang (106) des RS-Flip-Flops (13) mit dem Eingang eines Monoflops (5) verbunden ist, daß der Ausgang (107) des Monoflops (5) mit dem ersten Eingang eines UND-Gatters (9) verbunden ist, daß der negierte Ausgang (108 bzw. 111) des ODER-Gatters (14) mit dem Eingang eines Zeitgliedes (6) und mit dem C-Eingang eines ersten Zwischenspeichers (10) verbunden ist, daß ein Referenztaktsignal am D-Eingang (112) des ersten Zwischenspeichers (10) anliegt, daß der Q-Ausgang (113) des ersten Zwischenspeichers (10) mit dem D-Eingang eines zweiten Zwischenspeichers (11) verbunden ist, daß der Ausgang (110) des UND-Gatters mit so dem C-Eingang des zweiten Zwischenspeichers (11) verbunden ist und daß der Q-Ausgang (114) das Steuersignal für die nachfolgende Phasenregelschleife liefert (F t g. 1 und F i g. 3).

65 Die Erfindung betrifft ein Verfahren und eine Anordnung zur Ableitung eines Steuersignals für eine Phasenregelschleife, die zur Taktrückgewinnung eines breitbandigen nahezu rechteckförmigen Übertragungssignals dient.

Die Taktableitung stellt ein wesentliches Problem bei synchronen Datenübertragungssystemen dar. Ihre Aufgabe ist es, den optimalen Abtastzeitpunkt des Empfangssignals zu ermitteln, der zu einer minimalen Bit-Fehlerwahrscheinlichkeit der decodierten Datenfolge führt.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung der eingangs genannten Art anzugeben mit dem/der bei einem dreistufigen breitbandigen näherungsweise rechteckförmigen Übertragungssignal der Zeitpunkt solcher Nulldurchgänge, die als Folge von ternären Zeichenwechseln von Plus nach Minus oder umgekehrt entstehen, näherungsweise feststellbar ist, wobei Nulldurchgänge, die anderen Ursprungs sind, nicht aufwertet werden sollen.

Die Aufgabe wird in Bezug auf das Verfahren durch die im Kennzeichen des Anspruchs 1 beschriebenen Merkmale und in Bezug auf die Schaltungsanordnung zur Durchführung des Verfahrens durch die im Kennzeichen des Anspruches 2 beschriebenen Merkmale gelöst In dem nebengeordneten Anspruch 3 und der zugehörigen Anordnung nach Anspruch 4 ist eine vorteilhafte Weiterbildung beschrieben.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels mit Hilfe von Figuren näher erläutert.

F i g. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen Anordnung nach den Ansprüchen 1 und 2.

F i g. 2 zeigt einen Impulsfahrplan für die Anordnung nach Fig. 1.

F i g. 3 zeigt eine Teiischaitung des Blockschaltbildes einer Anordnung nach den Ansprüchen 3 und 4. Die übrige Schaltung ist aus F i g. 1 zu ersehen.

F i g. 4 zeigt einen Impulsfahrplan für die Anordnung nach F i g. 3.

F i g. 5 zeigt, wie mit Hilfe des Zeitgliedes (6) Störungen unterdrückt werden.

Wegen der hohen Grenzfrequenz des Empiangstiefpaßfilters treten zusätzliche Nulldurchgärge des Übertragungssignals beim Empfang von Ternär-Nullzeichen durch additive Störgeräusche und Reflexionen auf der Übertragungsstrecke auf. Diese Nulldurchgänge dürfen nicht ausgewertet werden. Außerdem dürfen die regulären Nulldurchgänge wie zum Beispiel bei der ternären Zeichenfolge von Pbs-Null-Minus nicht ausgewertet werden. Dabei wird vorausgesetzt, daß die additiven Störgeräusche einschließlich der Reflexionen kleiner sinJ, ais der Abstand der drei Schwellen des Entscheiders (1), dann ist sicher gewährleistet, daß nur die gewünschten Nulldurchgänge ausgewertet werden.

Weitere Eigenschaften des Übertragungssignals sind folgende: