DE2548071C2

DE2548071C2 - Anordnung zur Impulsregeneration

Info

Publication number: DE2548071C2
Application number: DE19752548071
Authority: DE
Inventors: Friedrich Ing.(grad.) Bödeker; Helmut Dipl.-Ing. 7150 Backnang Scheuermann; Ernst-Ulrich Dipl.-Ing. 7057 Leutenbach Scheuing
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1975-10-28
Filing date: 1975-10-28
Publication date: 1982-09-09
Also published as: DE2548071A1

Description

Die Erfindung betrifft eine Anordnung zum Regenerieren von /?Z(return-to-zero)-SignaIfolgen.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig das Nutzsignal zu regenerieren, um eine fehlerfreie Weiterverarbeitung zu gewährleisten.

Eine Schaltung, bestehend aus einer Kippschaltung fD-Flip Flop), wie in »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments veröffentlicht, und einer nachgeschalteten Und-Schaltung, löst zwar die genannte Aufgabe, hat aber eine zu große Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, außerdem ist ihre Leistungsaufnahme verhältnismäßig groß.

Aus der US-PS 30 69 500 ist eine Schaltungsanord* riung bekannt, die ebenfalls die obengenannte Aufgabe lösen kann. Der Nachteil dieser Schaltung ist, daß kein Sättigüngsschutz der verwendeten Transistoren vor* handen ist, so daß diese Anordnung nicht für höhere Taktfreauenzen verwendet werden kann.

Aus der US-PS 32 70 288 ist ebenfalls eine die genannte Aufgabe lösende Schaltungsanordnung bekannt, die ebenfalls nicht für hohe Taktfrequenzen geeignet ist Außerdem wird eine hohe Leistungsaufnahme wegen der Hintereinanderschaltung von bis zu 3 Transistorstufen und damit verbundener hoher Betriebsspannung benötigt. Auch kann keine flankengesteuerte Übernahme der Daten in das Flip-Flop erfolgen sondern es müssen dazu Nadelirapulse erzeugt

ίο werden.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht. Dieses Erkennen soll in einer sehr kurzen Zeitspanne

(Übernahmezeit) mögiich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weitergegeben werden. Die Schaltung soll von niederen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.

Die Aufgabe wird gelöst wie im Anspruch 1 beschrieben. Zweckmäßige Ausführungsbeispiele sind in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispieles nach F i g. 1 und F i g. 2 und eines Impulsdiagrammes nach F i g. 3 wird im folgenden die Wirkungsweise erläutert. Das Impulsdiagramm, F i g. 3, zeigt außer bei dett Potentialen am Informationseingang D. am Takteingang Γ und am Signaiausgang C jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangspegel. Dies ist deshalb zweckmäßig, weil am Ausgang eines einzelnen Transi storschalters trotz gesperrtem Zustand ein niedriger Pegel liegen kann, wenn ein anderer Transistorschalter, dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist, sich im leitenden Zustand befindet und damit den niederen Pegel am Ausgang des gesperrten Transistorschaiters erzwingt Der Pegel am Signalausgang Q wird durch die

•Ό Schaltzustände der Transistorschalter Γ3. Tb. Tl bestimmt.

Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung: Am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf. wenn während der Übernähmest — im Impulsdiagramm kann dies das Zeitintervall 3 oder 7 sein — ein die Schwelle des Transistorschalters Ti überschreitender Pegel am Informationseingang D liegt. In allen anderen Fällen liegt am Signalausgang <?ein niedriger Pegel.

Der Spannungssprung zwischen hohem und niedrigem Pegel am Signalausgang C? ist bei Verwendung von Transistorschaltern nach F i g. 2 in der Anordnung nach F i g. 1 gleich einer Diodenschwellspannung. Dadurch kann die Schaltung bei sehr kleinen Strömen beirieben werden und hat deshalb einen geringen Leistungsver-Inst.

Das verzögerte Abschalten des Transistorschalters 75 kann beispielsweise dadurch erreicht werden, daß der Transistor durch Sättigungsschutzdioden mit unterschiedlicher Schwellspannung in den Sättigungs bereich gesteuert wird. Diedadurch erreichte Verzöge* rungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und an den Signalaus-

gang Q weitergeben kann, im folgenden wird beschrieben, welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach F i g. 3 einnehmen.

Im Zeitintervall 1 liegt am Informationseingang Dein niedriger Pegel an, der Takt 7ist auf hohem Pegel. Dann sind die Transistoren von Tl, 72, 74, 76 gesperrt, die Transistoren von 73, 75, 77 sind leitend, d. h., 73 und 77 erzwingen am Signalausgang Q einen niedrigen Pegel.

Im Zeitintervall 2 liegt am Informationseingang Dein hoher Pegel an, der Takt ist immer noch auf hohem Pegel. Dann sind die Transistoren von 72, 73, 74, 76 gesperrt, die Transistoren von 71, 75, 77 sind leitend, d. h., 77 erzwingt am Signalausgang Q einen niedrigen Pegel.

Im Zeitintervall 3 liegt am Informationseingang Dein hoher Pegel an, der Takt 7ist auf niedrigem Pegel. Dann sind die Transistoren von Tl, 72, 74, 75 leitend, die Transistoren von 73, 76, 77 sind gesperrt, d. h., 73, 76, 77 halten am Signalausgang Q jetzt einen hohen Pegel.

Im Zeitintervall 4 liegt am Informationseingang ein hoher Pegel an, der Takt 7ist auf niedrigem Pegel, jetzt habe der Transistor 75, der in begrenztem Maß in der Sättigung war, verzögert abgeschaltet und ist jetzt gesperrt. Dann sind die Transistoren von 71, 72, 74 leitend, die Transistoren von 73, 75, 76, 77 sind gesperrt, d. h., 73, 76, 77 halten am Signalausgang Q einen hohen Pegel.

Im Zeitintervall 5 liegt am Informationseingang Dein niedriger Pegel an, der Takt 7 ist noch immer auf niedrigem Pegel. Dann sind die Transistoren von 72, 74 leitend, die Transistoren von 71, 73, 75, 76, 77 sind gesperrt, d. h, 73, 76, 77 halten am Signalausgang ζ) einen hohen Pegel,

Im Zeitintervall 6 liegt am Informationseingang ein niedriger Pegel an, der Takt 7ist jetzt auf hohem Pegel. Dann sind die Transistoren von 71, 72, 74, 76 gesperrt, die Transistoren von 73, 75, 77 sind leitend, d. h„ 73, 77 erzwingen jetzt am Signalausgang ζ) einen niedrigen Pegel.

Im Zeitintervall 7 liegt am Informationseingang ein

niedriger Pegel an, der Takt 7 ist auf niedrigem Pegel.

Dann sind die Transistoren von 71, 72, 74, 76, 77 gesperrt, die Transistoren von 73, 75 leitend, d. h., 73 erzwingt am Signalausgang Q einen niedrigen Pegel.

Im Zeitintervall 8 liegt am Informationseingang Dein

hoher Pegel an, der Takt 7ist auf niedrigem Pegel. Dann sind die Transistoren von 72, 73, 74, 75, 77 gesperrt, wobei der Transistor von 75 verzögert abgeschaltet hat und damit jetzt den Transistor von 7~6 leitend macht, die Transistoren von 71, 76 sind leitend, d. h., 76 erzwingt am Signalausgang Q einen niedrigen Pegel, obwohl ein Signal mit hohem Pegel am Informationseingang Dliegt und der Taki 7auf niedrigem Pegel ist.

Im Zeitintervall 9 liegt am Informau-:iseingang D ein niedriger Pegel an, der Takt 7ist auf niedrigem Pegel. Dann sind die Transistoren von 71, 72, 74, 75, 77 gesperrt, die Transistoren von 73, 76 sind leitend, d. h„ 73, 76 erzwingen am Signalausgang Q einen niedrigen Pegel.

Im Zeitintervall 10 besteht die gleiche Situation wie im Zeitintervall 1.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Anordnung zum Rßgenerieren einer durch die Übertragungsleitung verformten RZ (retum-tozero)-Siignalfolge unter Verwendung von Transistorschaltern und einer auf die empfangenen Signale synchronisierten Taktfolge, wobei der Eingang eines ersten als Schwellwertschalter dienenden Transistorschalters den Eingang der gesamten Anordnung bildet, wobei ein zweiter vom Ausgangssignal der gesamten Anordnung steuerbarer Transistorschalter den Ausgang des ersten Transistorschalters kurzschließen kann, wobei ein dritter, durch das Ausgangssignal des ersten und zweiten Transistorschalters gesteuerter Transistorschalter den Ausgang der gesamten Anordnung kurzschließen kann, dadurch gekennzeichnet, daß ein vierter, durch das Ausgangssignal (Q) der gesamten Anordnung steuerbarer Transistorschalter (T4) den Ausgang .ines fünften von einer Taktfolge (T) gesteuer'en. abschaltverzögerten Transistorschalters (T5) kurzschließen und einen sechsten Transistorschalter (Tb) so steuern kann, daß dieser den Ausgang (Q) der gesamten Anordnung kurzschließen kann, daß ein siebenter ebenfalls von einer Taktfolge (T) gesteuerter Transistorschalter (T7) den Ausgang (Q) der gesamten Anordnung kurzschließen kann (F ig. 1).

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistorschalter jeweils aus einem Trarsiator (Tr), einem Widerstand (R) und zwei Dioden (DU D2) aufgebaut sind, daß der Emitter mit dem Bezugspotditial, der Kollektor mit dem Ausgang fAj verbunden ist, daß zwischen Basis und Emitter der Widerstand ( l) geschaltet ist, daß die erste Diode (D 1) zwischen dem Eingang (E) und der Basis geschaltet ist, daß die zweite Diode (D 2) zwischen dem Eingang (E) und dem Ausgang (A) geschaltet ist (F ig. 2).

3. Anordnung nach Anspruch 2. dadurch gekennzeichnet, daß die erste Diode (D 1) im abschaltverzögerten Transistorschalter (T5) eine kleinere Schwellspannung besitzt als die zweite Diode (D 2).