DE2548070C2

DE2548070C2 - Anordnung zum Regenerieren von RZ (return-to-zero)-Signalfolgen

Info

Publication number: DE2548070C2
Application number: DE19752548070
Authority: DE
Inventors: Friedrich Ing.(grad.) Bödecker; Helmut Dipl.-Ing. 7150 Backnang Scheuermann; Ernst-Ulrich Dipl.-Ing. 7057 Leutenbach Scheuing
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1975-10-28
Filing date: 1975-10-28
Publication date: 1981-09-17
Also published as: DE2548070A1

Description

Die Erfindung betrifft eine Anordnung zum Regenerieren von RZ(return-to-zero)-Signalfolgen.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsignal zu regenerieren, um eine fehlerfreie Weiterverarbeitung zu gewährleisten.

Aus der DE-AS 20 45 455 ist eine Anordnung zur Impulsregeneration bekannt,die folgende Aufgabe löst: der Ausgangsverstärker soll gegen Beschädigung durch zu hohen Stromfluß geschützt werden. Diese Gefahr besteht hierbei, wenn die vorgeschaltete bistabile Kippstufe bei Energiezufuhr im gesetzten Zustand verharrt; dies ist z. B. beim Ausfall des Taktes der Fall.

Gelöst wird diese Aufgabe mit Hilfe eines Sperrkreises, der über ein Zeitglied den Ausgangsverstärker verzögert abschaltet

Eine Schaltung, bestehend aus einer Kippschaltung (D-Flip-Flop), wie in »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments veröffentlicht, und einer nichgeschalteten UND-Schaltung, regeneriert zwar das Nutzsignal, hat aber eine zu große Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, außerdem ist ihre Leistungsaufnahme verhältnismäßig groß.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Übernahmezeit) möglich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weitergegeben werden. Die Schaltung soll von niedrigen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.

Die Aufgabe wird gelöst, wie im Anspruch I beschrieben. Zweckmäßige Ausführungsbeispiele sind in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispieles nach Fig. I, Fig.2 und Fig.3 und eines Impulsdiagrammes nach Fig.4 wird im folgenden die Wirkungsweise erläutert. Das Impulsdiagramm Fig.4 zeig', bei den Potentialen am Informa- v tionseingang D, am Takteingang T, am Signalausgang Q und bei den Transistorschaltern TX, T2, T3 jeweils deren Ausgangspegel.

Die in Tietze-Schenk, 2. Auflage 1971, S. 385 und S. 408 beschriebenen Transistorschalter werden in der Weise ergänzt, daß mit Hilfe von Sättigungsschutzdioden mehrere gleichwertige Eingänge geschaffen werden. Damit läßt sich die Funktion von NOR-Gattern realisieren.

Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung:

am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit — im Impulsdiagramm erscheint diese nur als Zeitintervall 8 — ein die Schwelle des Transistorschalters 7"! überschreitender Pegel am Informationse'ngang D liegt. In allen anderen Fällen liegt am Signalausgang Qc\n niedriger Pegel.

Der Spannungssprung zwischen hohem und niedri-

gem Pegel am Signalausgang Q ist bei Verwendung von Transistorschaltern nach F i g. 2 und F i g. 3 in der Anordnung nach Fig. 1 gleich einer Diodenschwellspannung. Dadurch kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungsverlust.

Das verzögerte Abschalten des Transistorschalters ΤΊ kann beispielsweise dadurch erreicht werden, daß der Transistor durch Sättigungsschutzdioden mit unterschiedlichen Schwellspannungen in den Sättigungsbereich gesteuert wird. Die dadurch erreichte Verzögerungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und an den Signalausgang Q weiter geben kann.

Im folgenden wird beschrieben welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach F i g. 4 einnehmen.

Im Zeitintervall 1 liegt am Informationseingang Dein niedriger Pegel an, der Takt Tist auf hohem Pegel. Dann ist der Transistor von Tl gesperrt, die Transistoren von 7"2, T3 sind leitend, d h. T3 erzwingt am Signalausgang Q einen niedrigen Pegel

Im Zeitintervall 2 liegt am Informationseingäng Dein hoher Pegel an, der Takt T ist noch auf hohem Pegel. Dann sind die Transistoren von Tl, T2, T3 leitend, d. h. T3 erzwingt am Signalausgang (feinen niedrigen Pegel.

Im Zeitintervall 3 liegt am Informationseingang Dein hoher Pegel an, der Takt Tist jetzt auf niedrigem Pegel. Dann sind die Transistoren von Tl, T2 leitend, der gesperrte Transistor von T3 erzwingt am Signalausgang (feinen hohen Pegel.

Im Zeitintervall 4 liegt am Informationseingang ein niedriger Pegel an, der Takt T ist noch auf niedrigem Pegel. Dann sind die Transistoren von Tl, T2 leitend, der gesperrte Transistor von T3 erzwingt am Signalausgang Qeinen hohen Pegel.

Im Zeitintervall 5 liegt am Informationseingang ein niedriger Pegel an, der Takt ist wieder auf hohem Pegel. Dann ist der Transistor von Tl gesperrt, die Transistoren von T2, T3 sind leitend, d. h. T3 erzwingt am Signalausgang ζ) einen niedrigen Pegel.

Im Zeitintervall 6 herrscht die gleiche Situation wie im Zeitintervall 2.

Im Zeitintervall 7 herrscht die gleiche Situation wie

lu im Zeitintervall 1.

Im Zeitintervall 8 liegt am Informationseingang ein niedriger Pegel an, der Takt Tist auf niedrigem Pegel. Dann ist der Transistor von Tl gesperrt, die Transistoren von T2, T3 sind leitend, d. h. T3 erzwingt

η am Signalausgang Q einen niedrigen Pegel.

Im Zeitintervall 9 liegt am Informationseingang Dein niedriger Pegel an, der Takt Tist auf niedrigem Pegel. Der Transistor von Tl ist gesperrt, der Transistor von T2 hat inzwischen verzögert abgeschaltet, so daß der dadurch leuende Transistor von T3 am Signalausgang einen niedrigen Pegel erzwingt.

Im Zeitintervall 10 liegt am inforüia'ionscängang D ein hoher Pegel an, der Takt Tist auf niedrigem Pegel. Der Transistor von Tl ist leitend, damit sind eigentlich die Voraussetzungen geschaffen, daß am Signalausgang <?ein hoher Pegel liegen könnte. Da aber der Transistor von T2 verzögert abgeschaltet hat, wird der Transistor von T3 leitend gehalten und damit erzwingt T3 einen niedrigen Pegel am Signalausgang Q. (T2 wird erst

to wieder vom Takt Tin den leitenden Zustand geschaltet.) Im Zeitintervall 11 liegt am Informationseingang D

ein niedriger Pegel an, der Takt Tist noch auf niedrigem Pegel. Dann sind die Transistoren von Tl, T2 gesperrt, der Transistor von T3 ist leitend, d. h. T3 erzwingt am Signalausgang Q einen niedrigen Pegel.

Hierzu 2 Blatt Zeichnungen

Claims

1 Patentansprüche:

1. Anordnung zum Regenerieren einer durch die Übertragungsleitung verformten RZ (return-tozero)-Signalfolge unter Verwendung von Sättigungs-Transistorschaltern, die als Emitterstufen die Funktion einer logischen Negation aufweisen, und einer auf die empfangenen Signale synchronisierten Taktfolge, dadurch gekennzeichnet, daß die ersten zwei Transistorschalter (TX, T2) je zwei gleichwertige Eingänge haben und der dritte Transistorschalter (7*3) drei gleichwertige Eingänge hat, daß der erste Eingang ff 11) eines ersten als Schwellwertschalter dienender Transistorschalter (TX) den Eingang (D) der gesamten Anordnung bildet, daß der zweite Eingang (£12) des ersten Transistorschalters (TX) über einen Widerstand (RX) mit dem Signalausgang (Q) der gesamten Anordnung und mit dem ersten Ausgang (A 3) des dritten Transistorschalters (73) und über einen weiteren Widerstand (R 2) mit dem ersten Eingang (£21) des zweiten Transistorschalters (T2) verbunden ist, daß der Takteingang (T) über einen Widerstand (R 3) mit dem zweiten Eingang (E22) des zweiten Transistorschalters (T2) und über einen Widerstand (R 4) mit dem dritten Eingang (F33) des dritten Transistorschalters (Tt) verbunden ist, daß die positive Versorgungsspannung (+ V_a) über einen ersten Widerstand (R 5) mit dem ersten Ausgang (A X) des ersten Transistorschalters und mit dem ersten Eingang (£31) des dritten Transistorschalters (Tj) verbunden ist, daß die positive Versorgungsspannung {+ V«) aber einen zweiten Widerstand (R 6) mit den ersten Ausgang (A 2) des zweiten Transistorschalters (Γ2) und mit dem zweiten Eingang (£32) des dritten Transistorschalters (T3) verbunden ist, daß die positive Versorgungsspannung (+ V_ss) über einen dritten Widerstand (Rl) mit dem Ausgang (Q) der gesamten Anordnung verbunden ist, daß die negative Versorgungsspannung (— V,s) mit einem zweiten Ausgang (MX) des ersten Transistorschalters (TX) und mit einem zweiten Ausgang (M 2) des zweiten Transistorschalters (T2) und mit einem zweiten Ausgang (M3) des dritten Transistorschalters (T3) verbunden ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistorschalter jeweils aus einem Transistor (Tr), einem Widerstand (R) und mindestens vier Dioden (D 1, D2,D3, DA) besteht, daß der dritte Transistorschalter zusätzlich noch zwei weitere Dioden (D 5, D6) enthält, daß der Emitter mit dem Bezugspotential, der Kollektor mit dem Ausgang (A) verbunden ist, daß zwischen Basis und Emitter der Widerstand (R) geschaltet ist, daß die erste Diode (D X) zwischen dem ersten Eingang und der Basis geschaltet ist, daß die zweite Diode (D 2) zwischen dem ersten Eingang und dem Ausgang (/ψgeschaltet ist, daß die dritte Diode (D3) zwischen dem zweiten Eingang und der Basis geschältet ist, daß die vierte Diode (D4) zwischen dem zweiten Eingang und dem Ausgang (A) geschaltet ist, daß im dritten Transistorschalter die fünfte Diode (D5) zwischen dem dritten Ringang und der Basis geschaltet ist, und daß die sechste Diode (Df)) /wischen dem dritten Eingang und dem Ausgang (Abgeschaltet ist.

3. Anordnung nach Anspruch 2. dadurch ι 'nn-

zeichnet, daß im abschaltverzögerten Transistorschalter (T2) die dritte Diode (D3) eine kleinere Schwellspannung besitzt als die vierte Diode (D 4).