DE3785398T2 - Aktive lastschaltung. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine aktive Lastschaltung für ein digitales Testsystem nach dem Oberbegriff des Patentanspruchs 1.
• Eine aktive Lastschaltung nach dem Oberbegriff ist aus der US-A-3 492 572 bekannt, gemäß der aktive Lastschaltungen mit einer Kaskaden-Emitterfolgerschaltung vorgesehen sind, bei der die Transistoren der Kaskade komplementäre Transistoren sind.
• Darüber hinaus ist in der JP-A-53106 532 eine Inverterschaltung mit steuerbarem Ausgangswiderstand und komplementären Tranistoren als Inverter beschrieben, bei der auf den beiden Seiten des Inverters Serientransistoren vorgesehen sind, welche mit der jeweiligen Hälfte des Inverters in Serie geschaltet sind und den gleichen Leitungstyp wie diese besitzen.
• Für Diagnosetests von integrierten Schaltkreisen werden häufig automatische Testanlagen verwendet. Diese Testanlagen dienen zur Sicherstellung, daß die zu testenden integrierten Schaltkreise die wichtige Ausgangsspannung bei gegebener Eingangsanregung durch die Testanlage liefern. Bei derartigen Anlagen muß die richtige Ausgangslast simuliert werden, bei der die Ausgangsspannung in einem Bereich von einem hohen Logikspannungspegel (beispielsweise 5 V) bis zu einem tiefen Logikspannungspegel (0 V) liegt. Bisher wurde dies durch Anschaltung einer Diodenbrücke an den interessierenden Ausgangspin einer zu testenden Anordnung sowie durch an sich gegenüberliegende Brückenzweige angeschaltete Stromgeneratoren erreicht. Um die richtige Last für die zu testende Anordnung zu realisieren, ist es notwendig, Strom in die zu testende Anordnung einzuspeisen, wenn das Ausgangssignal einen tiefen Pegel besitzt, und Strom von der zu testenden Anordnung abzuleiten, wenn deren Ausgangssignal einen hohen Pegel besitzt. Die Schaltung der Diodenbrücke wird durch eine Bezugsspannung gesteuert, welche mit der Brücke auf der anderen Seite vom Eingang der zu testenden Anordnung verbunden ist. Eine derartige Diodenbrücke ist beispielsweise in der US-A-4 472 678 beschrieben. Ein Problem bei derartigen Anordnungen besteht hinsichtlich der Schaltgeschwindigkeit der Diodenbrücke, wenn sich die zu testende Anordnung von einem gesperrten Zustand in einen Ausgangssignalzustand entweder mit hohem logischen Pegel oder tiefem logischen Pegel ändert. In solchen Fällen können sich Spannungen wegen der durch relativ kleine Stromwerte von den Stromgeneratoren gespeisten Brückenkapazität schnell an den Diodenbrücken ändern. Die Umschaltung zwischen einem gesperrten Ausgang und einem entweder hohem oder tiefen logischen Pegel zur richtigen Belastung der zu testenden Anordnung ist daher für die Stromerzeugung von integrierten Schaltkreisen zu langsam.
• Ein weiteres Problem bei bekannten Anordnungen besteht darin, daß sie bei gesperrter zu testender Anordnung den Ausgang der zu testenden Anordnung nicht auf einen vorgegebenen Spannungspegel ziehen können.
• Die vorliegende Erfindung schafft eine schnellschaltende aktive Last für eine digitale Testschaltung mit einer Logikschaltung zur Erzeugung von Steuersignalen auf der Basis des erwarteten logischen Ausgangszustandes einer zu testenden Anordnung. Mit der Logikschaltung ist ein aktives Transistornetzwerk verbunden, das eine Ausgangslast für die zu testende Anordnung auf der Basis der Steuersignale von der Logikschaltung bildet. Das Transistornetzwerk nimmt einen ersten Lastzustand an, wenn für die zu testende Anordnung ein Ausgangssignal mit hohem logischen Pegel zu erwarten ist, während es einen zweiten Lastzustand annimmt, wenn für die zu testende Anordnung ein Ausgangssignal mit tiefem logischen Pegel zu erwarten ist.
• Erfindungsgemäß ist die aktive Lastschaltung gemäß dem Oberbegriff des Patentanspruchs 1 gemäß dessen kennzeichnendem Teil ausgebildet.
• Spezielle Ausführungsformen der erfindungsgemäßen aktiven Lastschaltung sind Gegenstand der Patentansprüche 2 bis 5.
• Es ist primäre Aufgabe der Erfindung, eine aktive Lastschaltung für eine zu testende Anordnung zur Realisierung einer schnellen Umschaltung zwischen einem gesperrten Zustand und einem Zustand mit hohem oder tiefem logischen Pegel anzugeben.
• Diese Aufgabe sowie weitere Merkmale und Vorteile der Erfindung werden im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigt:
• FIg. 1 ein Schaltbild der erfindungsgemäßen aktiven Lastschaltung;
• Fig. 1a ein Ersatzschaltbild der aktiven Lastschaltung nach Fig. 1;
• Fig. 2 ein Schaltbild einer zweiten erfindungsgemäßen Ausführungsform, welche ein Mittenpotential-Übertragungsgatter enthält;
• Fig. 3 ein Schaltbild einer weiteren erfindungsgemäßen Ausführungsform mit einer Mittenpotentialschaltung, welche ein Paar von Übertragungsgattern enthält.
• Eine aktive Lastschaltung 10 enthält einen an eine Spannungsguelle V+ angeschalteten CMOS-Transistor Q1. Ein zweiter CMOS-Transistor Q2 liegt in Serie zu Q1, wobei seine Drain mit einem Knoten 12 verbunden ist, der seinerseits mit einer zu testenden Anordnung (DUT) 14 verbunden ist. Q1 und Q2 sind P-CMOS-Transistoren. Q2 ist ein Transistor mit variabler Impedanz, welche durch die Ausgangsspannung eines Digital/Analog-Umsetzers (DAC) 16 gesteuert wird. Der Eingang des DAC 16 ist ein Mehrbitbus 18, welcher als Eingangsgröße für den DAC 16 einen digitalen Code liefert. Ein dritter CMOS-Transistor Q3 ist ein N-Transistor, dessen Source mit dem Knoten 12 und dessen Drain mit einem vierten CMOS-Transistor Q4 verbunden ist. Die Source von Q4 liegt an Erde. Q3 ist ein Transistor mit variabler Impedanz, welche durch die Ausgangsspannung des DAC 20 gesteuert wird. Die Ausgangsspannung des DAC 20 wird durch einen digitalen Code gesetzt, welcher dem Eingang des DAC 20 über einen Bus 22 zugeführt wird.
• Ein Ersatzschaltbild der Schaltungsanordnung nach Fig. 1 ist in Fig. 1a dargestellt. Der Transistor Q1 bildet einen Schalter S1, während Q2 einen variablen Widerstand R1 bildet. Q3 bildet entsprechend einen variablen Widerstand R2, während Q4 entsprechend einen Schalter S2 bildet.
• Die Schaltungsanordnung nach Fig. 1 arbeitet auf der Basis des erwarteten logischen Ausgangszustandes von DUT 14. Dabei nimmt eine von einem Zentralrechner (nicht dargestellt) gesteuerte Logikschaltung 24 vorweg, ob das Ausgangssignal von DUT 14 einen hohen oder tiefen logischen Pegel annehmen soll. Wird für DUT 14 ein tiefer logischer Pegel erwartet, so schaltet die Logikschaltung 24 Q1 durch. DAC 16 wird durch einen Digitalcode auf den Bus 18 so eingestellt, daß die richtige Impedanz für die Einspeisung des richtigen Stromwertes von der Spannungsquelle V+ in DUT 14 realisiert wird. Die Schaltungsimpedanz muß eingestellt werden, weil die Betriebsparameter der bei schnellen Anwendungen im wesentlichen analog arbeitenden CMOS-Transistoren in weiten Bereichen streuen. Aus diesem Grunde ist es oft notwendig, das Transistornetzwerk abzugleichen und einen digitalen Code für den Bus 18 zu realisieren, welcher den richtigen Quellenstromwert für DUT 14 gewährleistet. Befindet sich DUT 14 in einem Zustand mit hohem logischen Pegel, so bilden die Transistoren Q3 und Q4 eine Stromsenke. In diesem Fall sperrt die Logikschaltung 24 Q1 und schaltet Q4 durch. Gleichzeitig schaltet das Ausgangssignal von DAC 20 Q3 durch, wodurch eine variable Impedanz für den Strom von DUT 14 gebildet wird.
• DUT 14 kann nicht nur einen hohen und tiefen logischen Pegel annehmen, sondern manchmal auch gesperrt werden. In diesen Fällen tendiert die Spannung zum Floaten. Für den Fall der Sperrung sowohl von Q1 als auch Q4 und Abschaltung des erwarteten logischen Zustandes am Ausgang von DUT 14 ist eine durch ein Übertragungsgatter 26 gebildete Mittenzugschaltung vorgesehen (siehe Fig. 2) . In diesem Falle schaltet die Logikschaltung 24 das Übertragungsgatter 26 ein, das den Ausgang von DUT 14 auf die Quellenspannung Vc zieht.
• Weiterhin kann die Logikschaltung 24 die aktive Lastschaltung vollständig sperren. Dies kann dann der Fall sein, wenn für DUT 14 weitere Tests durchgeführt werden sollen, bei denen Eingangsimpulse in den Knoten 14 eingespeist werden müssen. In einem solchen Fall können in den Knoten 12 eingespeiste Ströme die Form der eingespeisten Impulse ändern, so daß Vorkehrungen für das Sperren von Q1, Q4 und des Gatters 26 getroffen werden können.
• Gemäß Fig. 3 können im Bedarfsfall mehr als eine Mittenzugschaltung verwendet werden, um den Benutzer mehr als eine Mittenspannung zur Verfügung zu stellen. In diesem Falle ist ein Paar von Übertragungsgattern 28 und 30 vorgesehen, welche jeweils eine getrennte an die Sourceelektrode der Übertragungsgatter 28 und 30 angeschaltete Spannungsquelle Vc1 und Vc2 enthalten. Dies stellt eine genauere Maßnahme zur Realisierung des wahren Ausgangszustandes von DUT 14 dar, wenn erwartet wird, daß sie sich weder auf einem hohen noch auf einem tiefen logischen Pegel befindet.
• Die in den vorstehenden Ausführungen verwendeten Begriffe und Ausdrücke dienen lediglich der Beschreibung und sind nicht als Beschränkung aufzufassen. Es ist nicht beabsichtigt, mit diesen Begriffen und Ausdrücken Äquivalente der dargestellten und beschriebenen Merkmale oder Teilen von diesen auszuschließen; der Schutzumfang ist lediglich durch die folgenden Ansprüche abgesteckt.

Claims (5)

1. Aktive Lastschaltung für ein digitales Testsystem mit einem Kreis zur Einspeisung von Strom in einen Ausgang einer zu testenden Anordnung (14) und einem Kreis zur Ableitung von Strom vom Ausgang der zu testenden Anordnung (14), die jeweils Transistoren zur Stromsteuerung als Funktion von durch eine Logikschaltung (24) gelieferten Steuersignalen umfassen,

dadurch gekennzeichnet, daß

der Stromeinspeisekreis und der Stromableitkreis jeweils ein Paar von in Serie geschalteten CMOS- Transistoren (Q1, Q2; Q3, Q4) umfassen, daß ein erster CMOS-Transi-stor (Q1, Q4) jedes Paars einen Schalter (S1, S2) und ein zweiter CMOS-Transistor (Q2, Q3) ein Gatter (R1, R2) mit variabler Impedanz zur Steuerung des über das Paar fließenden Stroms in Abhängigkeit von einem dem Paar zugeordneten Impedanzsteuersignal ist, daß ein Ende jedes Paars an den Ausgang der zu testenden An-ordnung, das andere Ende des Stromeinspeisepaars (Q1, Q2) an eine erste Spannungsquelle (V+) und das andere Ende des Stromableitkreises (Q3, Q4) an eine zweite Spannungsquelle gekoppelt ist und daß die Logikschaltung (24) auf der Basis des erwarteten Zustandes des Ausgangssignals der zu testenden Anordnung (14) den Schalter (S1) des Stromeinspeisekreises schließt und den Schalter (S2) des Stromableitkreises öffnet, wenn das erwartete Ausgangssignal einen tiefen Pegel besitzt und den Schalter (S2) des Stromableitkreises schließt wenn das erwartete Ausgangssignal einen hohen Pegel besitzt.

2. Aktive Lastschaltung nach Anspruch 1, gekennzeichnet durch eine an das erste und zweite Gatter mit variabler Impedanz angekoppelte Anordnung (16, 20) zur Änderung der Impedanzen des ersten und zweiten Gatters mit variabler Impedanz.

3. Aktive Lastschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Änderungsanordnung folgende Komponenten enthält:

eine erste Stufe (16) zur Umsetzung einer ersten digitalen Eingangsgröße in eine erste Analogspannung als erstes Impedanzsteuersignal;

eine zweite Stufe (20) zur Umsetzung einer zweiten digitalen Eingangsgröße in eine zweite Analogspannung als zweites Impedanzsteuersignal; und

eine Anordnung zur Erzeugung der ersten und zweiten digitalen Eingangsgröße.

4. Aktive Lastschaltung nach Anspruch 1, gekennzeichnet durch eine an den Ausgang der zu testenden Anordnung gekoppelte Anordnung (26) zur Erzeugung einer Mittenspannung in Abhängigkeit vom Steuersignal, wenn das Ausgangssignal weder einen hohen noch einen tiefen logischen Pegel besitzt.

5. Aktive Lastschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die die Mittenspannung erzeugende Anordnung

ein Paar von jeweils an eine gesonderte Spannungsquelle angekoppelten Übertragungsgattern; und

eine Anordnung zur Ankopplung jeweils einer der gesonderten Spannung an den Ausgang als Mittenspannung in Abhängigkeit vom Steuersignal

enthält.