JPS6332379A - 能動負荷回路網 - Google Patents
能動負荷回路網Info
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- JPS6332379A JPS6332379A JP62163844A JP16384487A JPS6332379A JP S6332379 A JPS6332379 A JP S6332379A JP 62163844 A JP62163844 A JP 62163844A JP 16384487 A JP16384487 A JP 16384487A JP S6332379 A JPS6332379 A JP S6332379A
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- 238000012360 testing method Methods 0.000 claims description 14
- 238000010521 absorption reaction Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は能動負荷回路網、特に被試験デバイスに正しい
負荷を与えるデジタル試験システム用負荷回路網に関す
る。
負荷を与えるデジタル試験システム用負荷回路網に関す
る。
自動試験機器(ATE)は集積回路(IC)デバイスの
診断テストヲ行うのによく使用される。デバイスを試験
する目的は、テスタによる所定の入力刺激に対してIC
デバイスが正しい出力電圧を出すか否かを確かめること
にある。これらデバイスの試験を正しく行うには、デバ
イスに正しい出力負荷をシミュレートする必要がちシ、
ここに出力電圧は高論理レベル電圧(例えば5ゲルト)
から低論理レベル電圧(例えばOSSヒトの範囲である
。従来、被試験デバイス(DUT )の関心ある出力ビ
ンにダイオードブリッジを接続し、ブリツノの他のアー
ムに電流発生器を接続することによ)この機能を果して
来7’C,DUTに正しい負荷を与えるには。
診断テストヲ行うのによく使用される。デバイスを試験
する目的は、テスタによる所定の入力刺激に対してIC
デバイスが正しい出力電圧を出すか否かを確かめること
にある。これらデバイスの試験を正しく行うには、デバ
イスに正しい出力負荷をシミュレートする必要がちシ、
ここに出力電圧は高論理レベル電圧(例えば5ゲルト)
から低論理レベル電圧(例えばOSSヒトの範囲である
。従来、被試験デバイス(DUT )の関心ある出力ビ
ンにダイオードブリッジを接続し、ブリツノの他のアー
ムに電流発生器を接続することによ)この機能を果して
来7’C,DUTに正しい負荷を与えるには。
出力が低いときデバイスに電流を供給し、出力が高いと
きDUTから電流を吸収する(シンク)ことが必要であ
る。ダイオードブリッジのスイッチングはDUTから入
力と反対のブリッジに基準電圧を印加して制御していた
。斯るデバイスにおいて生じる問題は、DUTが禁止状
態から論理低又は高出力状態に変化する際のスイッチン
グ速度である。
きDUTから電流を吸収する(シンク)ことが必要であ
る。ダイオードブリッジのスイッチングはDUTから入
力と反対のブリッジに基準電圧を印加して制御していた
。斯るデバイスにおいて生じる問題は、DUTが禁止状
態から論理低又は高出力状態に変化する際のスイッチン
グ速度である。
電流発生器から供給される比較的低電流レベルによシ駆
動されるブリッジのキャノ々シタンスの為に。
動されるブリッジのキャノ々シタンスの為に。
ダイオードブリッジ間の電圧が急激に変化することがで
きない。よって+ DUTを正しく負荷する為に、禁止
状態から高又は低論理状態のいずれかにスイッチングす
るのは高速ICデバイスの電流発生用には遅すぎる。
きない。よって+ DUTを正しく負荷する為に、禁止
状態から高又は低論理状態のいずれかにスイッチングす
るのは高速ICデバイスの電流発生用には遅すぎる。
斯る従来のデバイスに付随する別の問題として、DUT
の出力を、DUTが禁止されているとき所定電圧レベル
に引き上げ(プリング)できないことがある。
の出力を、DUTが禁止されているとき所定電圧レベル
に引き上げ(プリング)できないことがある。
従って1本発明の主な目的は禁止状態と論理高又は像状
、態間でDUTを高速でスイッチングできる能動負荷回
路網を提供することである。
、態間でDUTを高速でスイッチングできる能動負荷回
路網を提供することである。
本発明はデジタル試験回路用高速スイッチング能動負荷
を提供するものであり、この回路はDUTの期待論理出
力状態に基づく制御信号を与える論理回路を含んでいる
。この論理回路には能動トランジスタ回路網が接続され
、論理回路からの制御信号に基づいてDUTに対して出
力負荷を与える。
を提供するものであり、この回路はDUTの期待論理出
力状態に基づく制御信号を与える論理回路を含んでいる
。この論理回路には能動トランジスタ回路網が接続され
、論理回路からの制御信号に基づいてDUTに対して出
力負荷を与える。
DUTが扁論理信号出力を出すと期待されているときト
ランジスタ回路網は第1負荷状態を与え、低論理出力信
号を出すと期待され、ているときは第2負荷状態を与え
る。
ランジスタ回路網は第1負荷状態を与え、低論理出力信
号を出すと期待され、ているときは第2負荷状態を与え
る。
トランジスタ回路網は、1対のP型MOSトランジスタ
ダートを電源とDUTの出力に接続したノード間に直列
接続して構成してもよい。また、同じノードには1対の
N型MOS トランジスタデバイスが接地間に接続され
る。MOS トランジスタの1組は可変インピーダンス
f−)として機能し、DAC(デジタル・アナログ変換
器)に接続して各ダートに予定の電圧レベルを確立して
もよい。これによj5 DUTに流入又は流出する電流
量を制御する。
ダートを電源とDUTの出力に接続したノード間に直列
接続して構成してもよい。また、同じノードには1対の
N型MOS トランジスタデバイスが接地間に接続され
る。MOS トランジスタの1組は可変インピーダンス
f−)として機能し、DAC(デジタル・アナログ変換
器)に接続して各ダートに予定の電圧レベルを確立して
もよい。これによj5 DUTに流入又は流出する電流
量を制御する。
各対の第2 MOS トランジスタは論理回路によ多制
御され、この論理回路はDUTの期待出力論理レベル状
態に依、j) CMOS トランジスタの一方又は双方
をオン・オフする。
御され、この論理回路はDUTの期待出力論理レベル状
態に依、j) CMOS トランジスタの一方又は双方
をオン・オフする。
本発明は更にMOS )ランスミツショ/・ダートを含
んでいてもよい。このf−)は高及び低論理状態ともに
DUTから期待できないときプル・ツー・センター(p
ul 1−to−center)デバイスとして機能す
るノードに接続される。このプル・ツー・センターMO
Sトランジスタのオン・オフスイッチングは論理回路に
よ多制御される。
んでいてもよい。このf−)は高及び低論理状態ともに
DUTから期待できないときプル・ツー・センター(p
ul 1−to−center)デバイスとして機能す
るノードに接続される。このプル・ツー・センターMO
Sトランジスタのオン・オフスイッチングは論理回路に
よ多制御される。
能動負荷回路網(10)は電圧源V+に接続したMOS
トランジスタQ1を含んでいる。Qlに直列に第2M0
SトランジスタQ2を接続し、Q2のドレインをDUT
(14)に接続されているノード(12)に接続する。
トランジスタQ1を含んでいる。Qlに直列に第2M0
SトランジスタQ2を接続し、Q2のドレインをDUT
(14)に接続されているノード(12)に接続する。
Ql及びQ2は共にP型MOSトランジスタである。
Q2は可変インピーダンスのトランジスタとして作用し
、そのインピーダンスはDAC(16)の出力電圧によ
多制御される。DAC(16)の入力はマルチビットの
パス(18)で4.9. DAC(16)への入力とし
てデジタルコード(又はデータ)を入力する。第3MO
8トランジスタQ3はN型MOS トランジスタであシ
、そのソースはノード(12)に、またドレインは第4
のN型MOS トランジスタQ4に接続され、Q4のソ
ースは接地される。Q3も可変インピーダンストランジ
スタとして作用し、そのインピーダンスはパス(22)
からのデジタルデータを入力とするDAC(20)の出
力電圧により制御されるち第1図の回路の等価回路を第
1A図に示す。Q。
、そのインピーダンスはDAC(16)の出力電圧によ
多制御される。DAC(16)の入力はマルチビットの
パス(18)で4.9. DAC(16)への入力とし
てデジタルコード(又はデータ)を入力する。第3MO
8トランジスタQ3はN型MOS トランジスタであシ
、そのソースはノード(12)に、またドレインは第4
のN型MOS トランジスタQ4に接続され、Q4のソ
ースは接地される。Q3も可変インピーダンストランジ
スタとして作用し、そのインピーダンスはパス(22)
からのデジタルデータを入力とするDAC(20)の出
力電圧により制御されるち第1図の回路の等価回路を第
1A図に示す。Q。
はスイッチS1として動作し、 Q2は可変抵抗R1と
して作用する。同様に、Q3i”r可変抵抗R2に、Q
4はスイッチS2に相当する。
して作用する。同様に、Q3i”r可変抵抗R2に、Q
4はスイッチS2に相当する。
第1図の回路の動作は、 DUT (14)の期待論理
状態出力に基づく。よって、ホストコンピュータ(図示
せず)の制御下にある論理回路(24)はDb−(14
)の出力が論理高低状態のいずれであるかを予想する。
状態出力に基づく。よって、ホストコンピュータ(図示
せず)の制御下にある論理回路(24)はDb−(14
)の出力が論理高低状態のいずれであるかを予想する。
DUT (14)から論理低状態が予想される場合には
、論理回路(24)はQlをオンとし、パスα枠上のデ
ジタルコ−ドによfi DAC(16)を調節して正し
いインピーダンスとして、電圧源V+からDUT(14
)へ正しい大きさの電流が供給されるようにする。この
回路のインピーダンスを調節する必要がある理由は、高
速で実質的にアナログデバイスとして作用しているMO
S トランジスタは、その動作ノ臂うメータが広範囲に
バラツキを生じる為である。
、論理回路(24)はQlをオンとし、パスα枠上のデ
ジタルコ−ドによfi DAC(16)を調節して正し
いインピーダンスとして、電圧源V+からDUT(14
)へ正しい大きさの電流が供給されるようにする。この
回路のインピーダンスを調節する必要がある理由は、高
速で実質的にアナログデバイスとして作用しているMO
S トランジスタは、その動作ノ臂うメータが広範囲に
バラツキを生じる為である。
その為、トランジスタ回路網を校正してパスCI枠に必
要なデジタルデータを与え、DUT (14)に対して
正しい電流供給を行う必要がある。DUT (14)が
高mWレベル状態のときは−Q5+Q4がカレントシン
ク(電流吸収回路)として作用する。この場合。
要なデジタルデータを与え、DUT (14)に対して
正しい電流供給を行う必要がある。DUT (14)が
高mWレベル状態のときは−Q5+Q4がカレントシン
ク(電流吸収回路)として作用する。この場合。
論理回路(24)はQlt−オフ、Q4をオンとす゛る
。同時に、 DAC(20)の出力電圧によシそのイン
ピーダンスを変化させて、DLIT (14)から正し
い値の電流を吸収する。
。同時に、 DAC(20)の出力電圧によシそのイン
ピーダンスを変化させて、DLIT (14)から正し
い値の電流を吸収する。
DUT (14)は論理高又は低レベル状態のみならず
。
。
オフとされる場合もあシ得る。その場合には、その電圧
はフローティングすることとなる。これに対処する為に
、第2図に示す如くトランスミッションダート(26)
を含むプル・ツー・センター回路を設けてい為。即ち、
Ql及びQ4の双方が液4にオフであってDUT (1
4)の出力の期待論理状態がオフであるとき、トランス
ミッション・グー) (26)を含む回路が作動する。
はフローティングすることとなる。これに対処する為に
、第2図に示す如くトランスミッションダート(26)
を含むプル・ツー・センター回路を設けてい為。即ち、
Ql及びQ4の双方が液4にオフであってDUT (1
4)の出力の期待論理状態がオフであるとき、トランス
ミッション・グー) (26)を含む回路が作動する。
この場合、論理回路(24)はトランスミッション・ダ
ート(26)をオンとして、DUT (14)の出力を
電源電圧vcに引っ張る。
ート(26)をオンとして、DUT (14)の出力を
電源電圧vcに引っ張る。
更に、論理回路(24)は能動負荷回路を完全に禁止し
てもよい。これは、ノード(12)に入力パルスを印加
する必要があるDUT (14)の別の試験を実施した
い場合洗生じる。この様な場合には、ノード(12)に
供給される電流があると入力パルスの波形を変化される
虞れがあるので、Ql * Q4及びグー) (26)
の総てを禁止する為の備えが必要となる。
てもよい。これは、ノード(12)に入力パルスを印加
する必要があるDUT (14)の別の試験を実施した
い場合洗生じる。この様な場合には、ノード(12)に
供給される電流があると入力パルスの波形を変化される
虞れがあるので、Ql * Q4及びグー) (26)
の総てを禁止する為の備えが必要となる。
本発明の更に別の実施例を示す第3図を参照して説明す
る。同図に、は中間(センター)電圧として2以上の別
の電圧をノード(12)K印加したい場合の為に2以上
のプル・ツー・センター回路を使用する例を示す。この
場合、1対のトランスミッション・グー) (28)
、 (30)が設けられ、夫々別の電圧源vC1とvc
2とがグー) (28)及び(30)のソース電接に印
加される。これによシ、DUT(14)が高又は低論理
状態のいずれでもないことが予想されるとき、DUT
(14)の出力状態をよシ正確に検証する手段を提供す
る。
る。同図に、は中間(センター)電圧として2以上の別
の電圧をノード(12)K印加したい場合の為に2以上
のプル・ツー・センター回路を使用する例を示す。この
場合、1対のトランスミッション・グー) (28)
、 (30)が設けられ、夫々別の電圧源vC1とvc
2とがグー) (28)及び(30)のソース電接に印
加される。これによシ、DUT(14)が高又は低論理
状態のいずれでもないことが予想されるとき、DUT
(14)の出力状態をよシ正確に検証する手段を提供す
る。
以上、本発明による能動負荷回路網を複数の実施例につ
き説明したが、本発明はこれら実施例のみに限定すべき
ものではないことが理解されよう。
き説明したが、本発明はこれら実施例のみに限定すべき
ものではないことが理解されよう。
必要に応じて種々の変更変形が可能であるが、本発明に
はこれらも包含すること勿論である。
はこれらも包含すること勿論である。
上述の説明から明らかなとおり、本発明の能動負荷回路
網によると、電源に直列接続された2対のMOS トラ
ンジスタを有し、中点を被試験デバイス(DUT)に接
続し、各対のトランジスタの一方をスイッチ他方を可変
インピーダンス素子とする。
網によると、電源に直列接続された2対のMOS トラ
ンジスタを有し、中点を被試験デバイス(DUT)に接
続し、各対のトランジスタの一方をスイッチ他方を可変
インピーダンス素子とする。
この構成により、DUTの予想論理状態に応じて、いず
れか一方のトランジスタ対を作動してDUTに電流供給
又は吸収する。この供給又は吸収される電流量はインピ
ーダンスを制御することにより希望する適正値だ自由に
選定できる。また、DUTが高低論理状態外の場合には
プル・ツー・センター回路を必要に応じて設け、DUT
に対して1以上の予め定めたプル電圧を印加することが
できる。従って、本発明の能動負荷回路網はICテスタ
等の高速テスト時の9荷装置として極めて有用である。
れか一方のトランジスタ対を作動してDUTに電流供給
又は吸収する。この供給又は吸収される電流量はインピ
ーダンスを制御することにより希望する適正値だ自由に
選定できる。また、DUTが高低論理状態外の場合には
プル・ツー・センター回路を必要に応じて設け、DUT
に対して1以上の予め定めたプル電圧を印加することが
できる。従って、本発明の能動負荷回路網はICテスタ
等の高速テスト時の9荷装置として極めて有用である。
第1図は本発明による能動負荷回路網の第1実施例を示
す図、第1A図は第1図の等価回路図、第2図及び第3
図は夫々本発明の第2及び第3実施例を示す図である。 (10)は能動負荷回路網、(14)は被試験デバイス
(DUT)、(16) 、 (20)はデジタル・アナ
ログ変換器(DAC)、(26) 、 (28) 、
(30)l−1)ランスミッション・r−)、(2
4)は論理回路、(18) 、 (22)はパスである
。 代 理 人 伊 藤 直間
松 限 秀 盛−FIG、1A FIG、2
す図、第1A図は第1図の等価回路図、第2図及び第3
図は夫々本発明の第2及び第3実施例を示す図である。 (10)は能動負荷回路網、(14)は被試験デバイス
(DUT)、(16) 、 (20)はデジタル・アナ
ログ変換器(DAC)、(26) 、 (28) 、
(30)l−1)ランスミッション・r−)、(2
4)は論理回路、(18) 、 (22)はパスである
。 代 理 人 伊 藤 直間
松 限 秀 盛−FIG、1A FIG、2
Claims (1)
- 【特許請求の範囲】 1、夫々被試験デバイスに接続される電流供給回路及び
電流吸収回路を有し、該電流供給回路及び電流吸収回路
を上記被試験デバイスの動作に応じて制御するようにし
た能動負荷回路網。 2、上記電流供給回路及び電流吸収回路として電源に直
列接続したMOSトランジスタのスイッチング回路及び
可変インピーダンス回路で構成することを特徴とする特
許請求の範囲第1項記載の能動負荷回路網。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/888,908 US4712058A (en) | 1986-07-22 | 1986-07-22 | Active load network |
US888908 | 1986-07-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6332379A true JPS6332379A (ja) | 1988-02-12 |
JPH0614099B2 JPH0614099B2 (ja) | 1994-02-23 |
Family
ID=25394148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62163844A Expired - Fee Related JPH0614099B2 (ja) | 1986-07-22 | 1987-06-30 | 能動負荷回路網 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4712058A (ja) |
EP (1) | EP0254012B1 (ja) |
JP (1) | JPH0614099B2 (ja) |
CA (1) | CA1273061A (ja) |
DE (1) | DE3785398T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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