JPH0122909B2 - - Google Patents
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- JPH0122909B2 JPH0122909B2 JP55151521A JP15152180A JPH0122909B2 JP H0122909 B2 JPH0122909 B2 JP H0122909B2 JP 55151521 A JP55151521 A JP 55151521A JP 15152180 A JP15152180 A JP 15152180A JP H0122909 B2 JPH0122909 B2 JP H0122909B2
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- Japan
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- circuit
- field effect
- test
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- gate
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- 230000005669 field effect Effects 0.000 claims description 46
- 230000008878 coupling Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は、MOSトランジスタを具えており、
少くとも１個のMOS回路とともに基板上に設け
られた試験回路であつて、該試験回路が前記の他
のMOS回路の端子と組合せることのできる１個
以上の試験端子を有し、該試験端子により常規電
源電圧よりも低い電位の試験信号が供給されうる
ようにし、この試験信号の供給時に前記の他の
MOS回路が当該他のMOS回路の正しい或いは間
違つた作動を表わすモニタ信号を発生し、これに
より前記の他のMOS回路を完全に或いは部分的
に試験しうるようにした試験回路に間するもので
ある。
少くとも１個のMOS回路とともに基板上に設け
られた試験回路であつて、該試験回路が前記の他
のMOS回路の端子と組合せることのできる１個
以上の試験端子を有し、該試験端子により常規電
源電圧よりも低い電位の試験信号が供給されうる
ようにし、この試験信号の供給時に前記の他の
MOS回路が当該他のMOS回路の正しい或いは間
違つた作動を表わすモニタ信号を発生し、これに
より前記の他のMOS回路を完全に或いは部分的
に試験しうるようにした試験回路に間するもので
ある。
ドイツ国特許出願P2905294.6号明細書に既に述
べられているように、集積化の程度に、従つて集
積回路の複雑性が高まるにつれて、集積回路の製
造中のいわゆる予備試験によりまた集積回路の製
造後のいわゆる最終試験により集積回路を試験し
て製造におけるいかなる欠陥をも良好に検出しう
るようにする必要性が高まる。
べられているように、集積化の程度に、従つて集
積回路の複雑性が高まるにつれて、集積回路の製
造中のいわゆる予備試験によりまた集積回路の製
造後のいわゆる最終試験により集積回路を試験し
て製造におけるいかなる欠陥をも良好に検出しう
るようにする必要性が高まる。
しかし、集積化の程度が高まるにつれて外部接
続線の個数が同程度に増大しない為、このような
回路を試験するのが一層困難となる。集積回路の
常規電源電圧よりも低い電位の試験信号を受ける
ように構成した試験回路は前記のドイツ国特許出
願P2905294.6号明細書に記載されており既知であ
る。
続線の個数が同程度に増大しない為、このような
回路を試験するのが一層困難となる。集積回路の
常規電源電圧よりも低い電位の試験信号を受ける
ように構成した試験回路は前記のドイツ国特許出
願P2905294.6号明細書に記載されており既知であ
る。
経験から明らかなように、集積回路の各別の端
子に不整合が生じると、回路の常規作動中であつ
ても常規の電源電圧の極性とは逆の極性の過渡電
圧が生じる為、前記のドイツ国特許出願
P2905294.6号明細書による試験回路は常規作動中
に誤つて作動させられてしまうおそれがある。常
規作動中でのいわゆる試験モードへの上述した切
換えにより回路の作動を間違つたものとし、この
ことが上述した試験回路が設けられている装置全
体の欠陥となること明らかである。
子に不整合が生じると、回路の常規作動中であつ
ても常規の電源電圧の極性とは逆の極性の過渡電
圧が生じる為、前記のドイツ国特許出願
P2905294.6号明細書による試験回路は常規作動中
に誤つて作動させられてしまうおそれがある。常
規作動中でのいわゆる試験モードへの上述した切
換えにより回路の作動を間違つたものとし、この
ことが上述した試験回路が設けられている装置全
体の欠陥となること明らかである。
本発明の目的は、他の回路とともに１個の基板
上に設けうるMOS技術の試験回路であつて、前
記の試験端子が前記の他の回路の入力端子と組合
わされているかこの他の回路の出力端子と組合わ
されているかにかかわらず、この他の回路の常規
作動中に試験端子におけるスプリアス過渡電圧
に、また常規電源電圧よりも低い電位のスプリア
ス過渡電圧にも応答しない試験回路を提供せんと
するにある。
上に設けうるMOS技術の試験回路であつて、前
記の試験端子が前記の他の回路の入力端子と組合
わされているかこの他の回路の出力端子と組合わ
されているかにかかわらず、この他の回路の常規
作動中に試験端子におけるスプリアス過渡電圧
に、また常規電源電圧よりも低い電位のスプリア
ス過渡電圧にも応答しない試験回路を提供せんと
するにある。
本発明は、MOSトランジスタを具えており、
少くとも１個のMOS回路とともに基板上に設け
られた試験回路であつて、該試験回路が前記の他
のMOS回路の端子と組合せることのできる１個
以上の試験端子を有し、該試験端子により常規電
源電圧よりも低い電位の試験信号が供給されうる
ようにし、この試験信号の供給時に前記の他の
MOS回路が当該地のMOS回路の正しい或いは間
違つた作動を表わすモニタ信号を発生し、これに
より前記の他のMOS回路を完全に或いは部分的
に試験しうるようにした試験回路において、前記
の試験回路が、出力端子と第１および第２入力端
子とを有する第１ゲート回路を具え、前記の第１
入力端子を前記の試験端子の１個に結合し、前記
の第２入力端子が、電源電圧よりも著しく高い電
位の追加の試験信号を受け、これにより前記の試
験端子が常規の電源電圧よりも低い電位の試験信
号に応答しうるようにしたことを特徴とする。
少くとも１個のMOS回路とともに基板上に設け
られた試験回路であつて、該試験回路が前記の他
のMOS回路の端子と組合せることのできる１個
以上の試験端子を有し、該試験端子により常規電
源電圧よりも低い電位の試験信号が供給されうる
ようにし、この試験信号の供給時に前記の他の
MOS回路が当該地のMOS回路の正しい或いは間
違つた作動を表わすモニタ信号を発生し、これに
より前記の他のMOS回路を完全に或いは部分的
に試験しうるようにした試験回路において、前記
の試験回路が、出力端子と第１および第２入力端
子とを有する第１ゲート回路を具え、前記の第１
入力端子を前記の試験端子の１個に結合し、前記
の第２入力端子が、電源電圧よりも著しく高い電
位の追加の試験信号を受け、これにより前記の試
験端子が常規の電源電圧よりも低い電位の試験信
号に応答しうるようにしたことを特徴とする。
本発明による試験回路に第１ゲート回路を設
け、常規電源電圧と同じ極性を有するもの常規電
源電圧より著るしく大きな振幅を有し、前記の第
２入力端子に供給される追加の試験信号による制
御の下で前記の第１ゲート回路により、試験を必
要とする場合のみ、前記の試験端子を試験信号に
応答させるようにすることにより、試験回路が誤
つて試験モードに設定されないようにすることが
できる。第１ゲート回路に対し２つの試験信号を
用いることにより試験モードの誤つた選択に対す
る追加の予防措置を得ることができる。
け、常規電源電圧と同じ極性を有するもの常規電
源電圧より著るしく大きな振幅を有し、前記の第
２入力端子に供給される追加の試験信号による制
御の下で前記の第１ゲート回路により、試験を必
要とする場合のみ、前記の試験端子を試験信号に
応答させるようにすることにより、試験回路が誤
つて試験モードに設定されないようにすることが
できる。第１ゲート回路に対し２つの試験信号を
用いることにより試験モードの誤つた選択に対す
る追加の予防措置を得ることができる。
本発明の好適な一実施例においては、前記の第
１ゲート回路がデイプレツシヨン型の第１、第２
および第３電界効果トランジスタと、エンハンス
メント型の第４、第５、第６および第７電界効果
トランジスタとを有し、前記の第１電界効果トラ
ンジスタのゲートを前記の第１入力端子に結合す
るとともにそのソースを接地し、前記の第２電界
効果トランジスタのゲートおよびソースを相互接
続するとともに前記の第１電界効果トランジスタ
のドレインに結合し、前記の第２電界効果トラン
ジスタのドレインを電源電圧の端子に結合し、前
記の第５電界効果トランジスタのゲートを第２入
力端子に結合するとともにそのドレインを電源電
圧の端子に結合し、第６電界効果トランジスタの
ゲートを電源電圧の端子に結合するとともにその
ソースを接地し更にそのドレインを第５電界効果
トランジスタのソースに結合し、第７電界効果ト
ランジスタのゲートを第６電界効果トランジスタ
のドレインに結合し、第７電界効果トランジスタ
のソースを接地し、第４電界効果トランジスタの
ゲートを第１電界効果トランジスタのドレインに
結合し、第４電界効果トランジスタのソースを第
７電界効果トランジスタのドレインに結合し、第
３電界効果トランジスタのゲートおよびソースを
相互接続するとともに第４電界効果トランジスタ
のドレインおよび出力端子に結合し、第３電界効
果トランジスタのドレインを電源電圧の端子に結
合する。
１ゲート回路がデイプレツシヨン型の第１、第２
および第３電界効果トランジスタと、エンハンス
メント型の第４、第５、第６および第７電界効果
トランジスタとを有し、前記の第１電界効果トラ
ンジスタのゲートを前記の第１入力端子に結合す
るとともにそのソースを接地し、前記の第２電界
効果トランジスタのゲートおよびソースを相互接
続するとともに前記の第１電界効果トランジスタ
のドレインに結合し、前記の第２電界効果トラン
ジスタのドレインを電源電圧の端子に結合し、前
記の第５電界効果トランジスタのゲートを第２入
力端子に結合するとともにそのドレインを電源電
圧の端子に結合し、第６電界効果トランジスタの
ゲートを電源電圧の端子に結合するとともにその
ソースを接地し更にそのドレインを第５電界効果
トランジスタのソースに結合し、第７電界効果ト
ランジスタのゲートを第６電界効果トランジスタ
のドレインに結合し、第７電界効果トランジスタ
のソースを接地し、第４電界効果トランジスタの
ゲートを第１電界効果トランジスタのドレインに
結合し、第４電界効果トランジスタのソースを第
７電界効果トランジスタのドレインに結合し、第
３電界効果トランジスタのゲートおよびソースを
相互接続するとともに第４電界効果トランジスタ
のドレインおよび出力端子に結合し、第３電界効
果トランジスタのドレインを電源電圧の端子に結
合する。
例えば、試験端子から他のMOS回路の関連の
点への信号伝送を、第１ゲート回路の出力信号に
よりターン・オンおよびターン・オフしうる他の
ゲート回路を経て行なうことにより試験端子が試
験信号を阻止するようにすることができる。
点への信号伝送を、第１ゲート回路の出力信号に
よりターン・オンおよびターン・オフしうる他の
ゲート回路を経て行なうことにより試験端子が試
験信号を阻止するようにすることができる。
本発明による第１ゲート回路の上述した構成に
より所望のスイツチング機能が得られる。すなわ
ち、第１入力端子における電圧がほぼ−3Vより
も低く、更に第２入力端子における電圧が常規作
動電圧よりも著るしく高い場合に低レベルの出力
信号が得られる。
より所望のスイツチング機能が得られる。すなわ
ち、第１入力端子における電圧がほぼ−3Vより
も低く、更に第２入力端子における電圧が常規作
動電圧よりも著るしく高い場合に低レベルの出力
信号が得られる。
本発明による試験回路の他の好適な実施例にお
いては、試験回路がｎ（ｎは正の整数）個のいわ
ゆるラツチ回路を具え、各ラツチ回路が信号入力
端子と、いわゆるエネーブル入力端子と、一対の
出力端子とを有し、試験回路が更にいわゆる１ア
ウト・オブ・2nデコーダを具え、各ラツチ回路の
信号入力端子を前記の試験端子の１つに結合し、
各ラツチ回路の出力端子を１アウト・オブ・2nデ
コーダの入力端子の１つに結合し、前記のラツチ
回路のエネーブル入力端子を前記の第１ゲート回
路の入力端子に結合し、１アウト・オブ・2nデコ
ーダの出力端子の各々を、試験信号が供給される
べき前記の他のMOS回路の点に結合する。
いては、試験回路がｎ（ｎは正の整数）個のいわ
ゆるラツチ回路を具え、各ラツチ回路が信号入力
端子と、いわゆるエネーブル入力端子と、一対の
出力端子とを有し、試験回路が更にいわゆる１ア
ウト・オブ・2nデコーダを具え、各ラツチ回路の
信号入力端子を前記の試験端子の１つに結合し、
各ラツチ回路の出力端子を１アウト・オブ・2nデ
コーダの入力端子の１つに結合し、前記のラツチ
回路のエネーブル入力端子を前記の第１ゲート回
路の入力端子に結合し、１アウト・オブ・2nデコ
ーダの出力端子の各々を、試験信号が供給される
べき前記の他のMOS回路の点に結合する。
前記のラツチ回路は、例えばエネーブル入力端
子が高レベルから低レベルになつた際に信号入力
端子に現われる情報（“０”あるいは“１”）が出
力端子に伝達され、この状態が、エネーブル入力
端子が再び高レベルになるまで維持されるような
特性を有するようにすることができる。エネーブ
ル入力端子が高レベルにある場合には、出力端子
は常に低レベルとなる。
子が高レベルから低レベルになつた際に信号入力
端子に現われる情報（“０”あるいは“１”）が出
力端子に伝達され、この状態が、エネーブル入力
端子が再び高レベルになるまで維持されるような
特性を有するようにすることができる。エネーブ
ル入力端子が高レベルにある場合には、出力端子
は常に低レベルとなる。
本発明の試験回路の上述した好適実施例の回路
構成によれば、ｎ＋１個の試験端子と第１ゲート
回路の第２入力端子とにより2n個の異なる試験モ
ードを実現でき、ラツチ回路が供給される試験信
号の特定のパターンを維持する作用をする。この
パターンは、第１ゲート回路の出力端子における
エネーブル信号が高レベルとなり、これに続いて
再び低レベルとなる場合のみ変化しうるため、維
持されているパターンは試験端子におけるスプリ
アス過渡電圧によつて悪影響を受けない。
構成によれば、ｎ＋１個の試験端子と第１ゲート
回路の第２入力端子とにより2n個の異なる試験モ
ードを実現でき、ラツチ回路が供給される試験信
号の特定のパターンを維持する作用をする。この
パターンは、第１ゲート回路の出力端子における
エネーブル信号が高レベルとなり、これに続いて
再び低レベルとなる場合のみ変化しうるため、維
持されているパターンは試験端子におけるスプリ
アス過渡電圧によつて悪影響を受けない。
図面につき本発明を説明する。
第１図は、デイスプレツシヨン型の３つの
MOS電界効果トランジスタFET−T1、T2およ
びT3と、エンハンスメント型の４つのMOS電界
効果トランジスタFET−T4、T5、T6およびT7
とを用いた本発明による試験回路の第１ゲート回
路の一好適例を示す。FET−T1のゲートは試験
端子C0を以つて構成された第１入力端子に結合
し、ソースは接地する。FET−T2のゲートおよ
びソースは相互接続してFET−T1のドレインに
結合し、FET−T2のドレインは＋VBの電源電圧
の端子に結合する。FET−T5のゲートは第２入
力端子C′に結合し、ドレインは＋VB電源電圧端
子に結合する。FET−T6のゲートは＋VB電源電
圧端子に結合し、ソースは接地し、ドレインは
FET−T5のソースに結合する。FET−T7のゲー
トはFET−T6のドレインに結合し、FET−T7の
ソースは接地する。FET−T4のゲートはFET−
T1のドレインに結合し、FET−T4のソースは
FET−T7のドレインに結合する。FET−T3のゲ
ートおよびソースはFET−T4のドレインおよび
出力端子Ａに結合し、FET−T3のドレインは＋
VB電源電圧端子に結合する。
MOS電界効果トランジスタFET−T1、T2およ
びT3と、エンハンスメント型の４つのMOS電界
効果トランジスタFET−T4、T5、T6およびT7
とを用いた本発明による試験回路の第１ゲート回
路の一好適例を示す。FET−T1のゲートは試験
端子C0を以つて構成された第１入力端子に結合
し、ソースは接地する。FET−T2のゲートおよ
びソースは相互接続してFET−T1のドレインに
結合し、FET−T2のドレインは＋VBの電源電圧
の端子に結合する。FET−T5のゲートは第２入
力端子C′に結合し、ドレインは＋VB電源電圧端
子に結合する。FET−T6のゲートは＋VB電源電
圧端子に結合し、ソースは接地し、ドレインは
FET−T5のソースに結合する。FET−T7のゲー
トはFET−T6のドレインに結合し、FET−T7の
ソースは接地する。FET−T4のゲートはFET−
T1のドレインに結合し、FET−T4のソースは
FET−T7のドレインに結合する。FET−T3のゲ
ートおよびソースはFET−T4のドレインおよび
出力端子Ａに結合し、FET−T3のドレインは＋
VB電源電圧端子に結合する。
図面において、VSは基板のバイアス電圧を示
し、＋VBは動作電圧を示すものとする。
し、＋VBは動作電圧を示すものとする。
入力端子C′は集積回路の特別な端子とする必要
がなく、通常の作動モードに必要とする端子とす
ることができる。しかし、この端子には、常規の
電源電圧よりも著るしく高い振幅を有するも常規
の電源電圧と同じ極性とした試験信号を供給す
る。この回路は、集積回路の常規の電源電圧の極
性とは逆の極性の試験信号が入力端子C0に供給
され、これと同時に常規の電源電圧と同じ極性を
有するも常規の試験端子よりも著るしく高い振幅
を有する試験信号が入力端子C′に供給された場合
のみ試験モードにセツトされる。本発明による回
路は以下のように作動する。
がなく、通常の作動モードに必要とする端子とす
ることができる。しかし、この端子には、常規の
電源電圧よりも著るしく高い振幅を有するも常規
の電源電圧と同じ極性とした試験信号を供給す
る。この回路は、集積回路の常規の電源電圧の極
性とは逆の極性の試験信号が入力端子C0に供給
され、これと同時に常規の電源電圧と同じ極性を
有するも常規の試験端子よりも著るしく高い振幅
を有する試験信号が入力端子C′に供給された場合
のみ試験モードにセツトされる。本発明による回
路は以下のように作動する。
電源電圧が＋5Vの際に約＋12Vの正信号が入
力端子C′に供給される場合には、中間接続点２が
低レベル状態（ほぼ0V）から高レベル状馳（例
えば2.5Vよりも高い）になる。この場合、FET
−T5のドレイン−ソース抵抗はFET−T6のドレ
イン−ソース抵抗よりも小さいため、中間接続点
２は＋2.5Vよりも高い電圧を有する。０および
＋5V間の信号が入力端子C′に供給された他の場
合にはFET−T5のドレイン−ソース抵抗はFET
−T6のドレイン−ソース抵抗よりも高くなり、
中間接続点２における電圧がほぼ0Vとなる。
力端子C′に供給される場合には、中間接続点２が
低レベル状態（ほぼ0V）から高レベル状馳（例
えば2.5Vよりも高い）になる。この場合、FET
−T5のドレイン−ソース抵抗はFET−T6のドレ
イン−ソース抵抗よりも小さいため、中間接続点
２は＋2.5Vよりも高い電圧を有する。０および
＋5V間の信号が入力端子C′に供給された他の場
合にはFET−T5のドレイン−ソース抵抗はFET
−T6のドレイン−ソース抵抗よりも高くなり、
中間接続点２における電圧がほぼ0Vとなる。
一方、中間接続点１は約−3Vよりも低い負の
信号が入力端子C0に供給された場合のみ高レベ
ル状態になる。従つて、中間接続点１および２
は、約−3Vよりも低い負の信号が入力端子C0に
現われ、これと同時に約＋12Vの大きな正の信号
が入力端子C′に現われた場合のみ中間接続点１お
よび２が高レベル状態となり、従つてFET−T4
およびT7がターン・オンし、第１ゲート回路の
出力端子Ａが低レベルすなわち約0Vとなる。２
つの入力端子C0あるいはC′のいずれかが上述し
た条件を満足しない場合には、第１ゲート回路の
出力端子Ａが高レベルすなわち約＋5Vとなる。
信号が入力端子C0に供給された場合のみ高レベ
ル状態になる。従つて、中間接続点１および２
は、約−3Vよりも低い負の信号が入力端子C0に
現われ、これと同時に約＋12Vの大きな正の信号
が入力端子C′に現われた場合のみ中間接続点１お
よび２が高レベル状態となり、従つてFET−T4
およびT7がターン・オンし、第１ゲート回路の
出力端子Ａが低レベルすなわち約0Vとなる。２
つの入力端子C0あるいはC′のいずれかが上述し
た条件を満足しない場合には、第１ゲート回路の
出力端子Ａが高レベルすなわち約＋5Vとなる。
第２図は、本発明による試験回路の一好適例を
示すブロツク線図である。この試験回路は、２個
の入力端子C0およびC′および出力端子Ａを有す
る第１ゲート回路Ｇ１と、ｎ個本例の場合３個の
ラツチ回路Ｌ１、Ｌ２およびＬ３とをを具えてお
り、これらラツチ回路はそれぞれ信号入力端子Ｉ
１，Ｉ２およびＩ３と、エネーブル入力端子E1、
E2およびE3と、出力端子対Ｑ１−１，Ｑ２−
Ｑ２およびＱ３−３とを有する。
示すブロツク線図である。この試験回路は、２個
の入力端子C0およびC′および出力端子Ａを有す
る第１ゲート回路Ｇ１と、ｎ個本例の場合３個の
ラツチ回路Ｌ１、Ｌ２およびＬ３とをを具えてお
り、これらラツチ回路はそれぞれ信号入力端子Ｉ
１，Ｉ２およびＩ３と、エネーブル入力端子E1、
E2およびE3と、出力端子対Ｑ１−１，Ｑ２−
Ｑ２およびＱ３−３とを有する。
常規電源電圧の極性とは逆の極性の試験信号を
供給しうる試験端子をC0，C1，C2およびC3で示
す。これらの端子は試験されるべき他の回路に対
する端子として用いることができる。試験端子と
前記の他の回路との間の接続線をS0，S1，S2およ
びS3で示す。試験端子C0は第１ゲート回路の第
１入力端子を構成し、試験端子C1，C2およびC3
はこれらに関連するラツチ回路の信号入力端子
I1，I2およびI3にそれぞれ接続する。
供給しうる試験端子をC0，C1，C2およびC3で示
す。これらの端子は試験されるべき他の回路に対
する端子として用いることができる。試験端子と
前記の他の回路との間の接続線をS0，S1，S2およ
びS3で示す。試験端子C0は第１ゲート回路の第
１入力端子を構成し、試験端子C1，C2およびC3
はこれらに関連するラツチ回路の信号入力端子
I1，I2およびI3にそれぞれ接続する。
第１ゲート回路の第２入力端子は電源電圧と同
じ極性であるも著るしく高い振幅を有する試験信
号を供給しうる端子C′に結合されており、この端
子C′には場合に応じた接続線S′を経て他の回路の
適当な点を結合しうるため、この接続線S′を上記
の他の回路に対する端子として用いることもでき
る。ラツチ回路の出力端子Ｑ１，１，Ｑ２，
２およびＱ３，３は１アウト・オブ・2nデコー
ダ本例の場合１アウト・オブ・2nデコーダDECの
入力端子に結合する。１アウト・オブ・2nデコー
ダの出力端子、本例の場合８個の出力端子Ｍ１〜
Ｍ８を、試験信号を供給すべき（試験されるべ
き）他の回路の点に結合する。
じ極性であるも著るしく高い振幅を有する試験信
号を供給しうる端子C′に結合されており、この端
子C′には場合に応じた接続線S′を経て他の回路の
適当な点を結合しうるため、この接続線S′を上記
の他の回路に対する端子として用いることもでき
る。ラツチ回路の出力端子Ｑ１，１，Ｑ２，
２およびＱ３，３は１アウト・オブ・2nデコー
ダ本例の場合１アウト・オブ・2nデコーダDECの
入力端子に結合する。１アウト・オブ・2nデコー
ダの出力端子、本例の場合８個の出力端子Ｍ１〜
Ｍ８を、試験信号を供給すべき（試験されるべ
き）他の回路の点に結合する。
出力端子Ａにおける信号が低レベル、すなわち
ほぼ0Vにある場合には、ラツチ回路Ｌ１，Ｌ２
およびＬ３を試験端子I1，I2およびI3を経てセツ
トしうる。これらラツチ回路の論理状態はこれら
が第１ゲート回路Ｇ１によりセツトされるまで維
持される。従つて、端子Ａにおける信号が高レベ
ル、すなわちほぼ＋5Vにある場合にはラツチ回
路を試験端子I1，I2およびI3を経てセツトするこ
とができず、このラツチ回路がセツトされていた
場合にはこれらラツチ回路はリセツトされる。こ
の場合には、ラツチ回路の出力端子Ｑ１，Ｑ２お
よびＱ３が低レベル、すなわちほぼ0Vとなり、
このことはデコーダの出力端子M1〜M8が高レベ
ルになり、回路が常規作動状態にあるということ
を意味する。しかし、端子Ａにおける信号が低レ
ベルにあり、試験端子を経て試験モードを選択し
た場合には、デコーダ出力端子の１個が低レベル
となり、他の７個のデコーダ出力端子が高レベル
となり、このことは試験モードの１つが得られ、
回路がこの試験モードで作動するということを意
味する。
ほぼ0Vにある場合には、ラツチ回路Ｌ１，Ｌ２
およびＬ３を試験端子I1，I2およびI3を経てセツ
トしうる。これらラツチ回路の論理状態はこれら
が第１ゲート回路Ｇ１によりセツトされるまで維
持される。従つて、端子Ａにおける信号が高レベ
ル、すなわちほぼ＋5Vにある場合にはラツチ回
路を試験端子I1，I2およびI3を経てセツトするこ
とができず、このラツチ回路がセツトされていた
場合にはこれらラツチ回路はリセツトされる。こ
の場合には、ラツチ回路の出力端子Ｑ１，Ｑ２お
よびＱ３が低レベル、すなわちほぼ0Vとなり、
このことはデコーダの出力端子M1〜M8が高レベ
ルになり、回路が常規作動状態にあるということ
を意味する。しかし、端子Ａにおける信号が低レ
ベルにあり、試験端子を経て試験モードを選択し
た場合には、デコーダ出力端子の１個が低レベル
となり、他の７個のデコーダ出力端子が高レベル
となり、このことは試験モードの１つが得られ、
回路がこの試験モードで作動するということを意
味する。
第１図は本発明による試験回路の第１ゲート回
路の一好適例を示す回路図、第２図は本発明によ
る試験回路の一好適例を示すブロツク線図であ
る。 C0……試験端子（第１入力端子）、C′……第２
入力端子、Ａ……出力端子、１，２……中間接続
点、Ｇ１……第１ゲート回路、C1，C2，C3……
試験端子、Ｌ１，Ｌ２，Ｌ３……ラツチ回路、
I1，I2，I3……信号入力端子（試験端子）、E1，
E2，E3……エネーブル入力端子、Ｑ１，１，
Ｑ２，２，Ｑ３，３……出力端子、DEC…
…１アウト・オブ・23デコーダ、Ｍ１〜Ｍ８……
DECの出力端子。
路の一好適例を示す回路図、第２図は本発明によ
る試験回路の一好適例を示すブロツク線図であ
る。 C0……試験端子（第１入力端子）、C′……第２
入力端子、Ａ……出力端子、１，２……中間接続
点、Ｇ１……第１ゲート回路、C1，C2，C3……
試験端子、Ｌ１，Ｌ２，Ｌ３……ラツチ回路、
I1，I2，I3……信号入力端子（試験端子）、E1，
E2，E3……エネーブル入力端子、Ｑ１，１，
Ｑ２，２，Ｑ３，３……出力端子、DEC…
…１アウト・オブ・23デコーダ、Ｍ１〜Ｍ８……
DECの出力端子。
Claims (1)
- 【特許請求の範囲】 １ MOSトランジスタを具えており、少なくと
も１個の他のMOS回路とともに基板上に設けら
れた試験回路であつて、該試験回路が前記の他の
MOS回路の端子と組合せることのできる１個以
上の試験端子を有し、該試験端子により常規電源
電圧よりも低い電位の試験信号が供給されうるよ
うにし、この試験信号の供給時に前記の他の
MOS回路が当該他のMOS回路の正しい或は間違
つた作動を表わすモニタ信号を発生し、これによ
り前記の他のMOS回路を完全に或いは部分的に
試験しうるようにした試験回路において、前記の
試験回路が、出力端子と第１および第２入力端子
とを有する第１ゲート回路を具え、前記の第１の
入力端子を前記の試験端子の１個に結合し、前記
の第２入力端子が、電源電圧よりも著しく高い電
位の追加の試験信号を受け、これにより前記の試
験端子が常規の電源電圧よりも低い電位の試験信
号に応答しうるようにしたことを特徴とする試験
回路。 ２ 特許請求の範囲第１項に記載の試験回路にお
いて、前記の第１ゲート回路がデイプレツシヨン
型の第１、第２および第３電界効果トランジスタ
と、エンハンスメント型の第４、第５、第６、お
よび第７電界効果トランジスタとを有し、前記第
１の電界効果トランジスタのゲートを前記の第１
の入力端子に結合するとともにそのソースを接地
し、前記の第２電界効果トランジスタのゲートお
よびソースを相互接続するとともに前記の第１電
界効果トランジスタのドレインに結合し、前記の
第２電界効果トランジスタのドレインを電源電圧
の端子に結合し、前記の第５電界効果トランジス
タのゲートを第２入力端子に結合するとともにそ
のドレインを電源電圧の端子に結合し、第６電界
効果トランジスタのゲートを電源電圧の端子に結
合するとともにそのソースを接地し更にそのドレ
インを第５電界効果トランジスタのソースに結合
し、第７電界効果トランジスタのゲートを第６電
界効果トランジスタのドレインに結合し、第７電
界効果トランジスタのソースを接地し、第４電界
効果トランジスタのゲートを第１電界効果トラン
ジスタのドレインに結合し、第４電界効果トラン
ジスタのソースを第７電界効果トランジスタのド
レインに結合し、第３の電界効果トランジスタの
ゲートおよびソースを相互接続するとともに第４
電界効果トランジスタのドレインおよび出力端子
に結合し、第３電界効果トランジスタのドレイン
を電源電圧の端子に結合したことを特徴とする試
験回路。 ３ 特許請求の範囲第１項または第２項に記載の
試験回路において、試験回路がｎ（ｎは正の整数）
個のいわゆるラツチ回路を具え、各ラツチ回路が
信号入力端子と、いわゆるエネーブル入力端子
と、一対の出力端子とを有し、試験回路が更にい
わゆる１アウト・オブ・2nデコーダを具え、各ラ
ツチ回路の信号入力端子を前記の試験端子の１つ
に結合し、各ラツチ回路の出力端子を１アウト・
オブ・2nデコーダの入力端子の１つに結合し、前
記のラツチ回路のエネーブル入力端子を前記の第
１ゲート回路の出力端子に結合し、１アウト・オ
ブ・2nデコーダの出力端子の各々を、試験信号が
供給されるべき前記の他のMOS回路の点に結合
したことを特徴とする試験回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2944149A DE2944149C2 (de) | 1979-11-02 | 1979-11-02 | Integrierte Schaltungsanordnung in MOS-Technik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674667A JPS5674667A (en) | 1981-06-20 |
| JPH0122909B2 true JPH0122909B2 (ja) | 1989-04-28 |
Family
ID=6084909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15152180A Granted JPS5674667A (en) | 1979-11-02 | 1980-10-30 | Test circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4398146A (ja) |
| JP (1) | JPS5674667A (ja) |
| DE (1) | DE2944149C2 (ja) |
| FR (1) | FR2468919A1 (ja) |
| GB (1) | GB2062879B (ja) |
| IT (1) | IT1134111B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612499A (en) * | 1983-11-07 | 1986-09-16 | Texas Instruments Incorporated | Test input demultiplexing circuit |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| FR2594553B1 (fr) * | 1985-10-16 | 1989-02-03 | Bendix Electronics Sa | Interface de test pour circuit integre en technologie mos |
| JPS62144532A (ja) * | 1985-12-17 | 1987-06-27 | 三菱電機株式会社 | グル−プ・ケ−ブルの延焼防止法 |
| US4733168A (en) * | 1986-03-21 | 1988-03-22 | Harris Corporation | Test enabling circuit for enabling overhead test circuitry in programmable devices |
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| DE3840225A1 (de) * | 1988-11-29 | 1990-05-31 | Siemens Ag | Teststruktur und verfahren zur dynamischen belastungsmessung von in einer integrierten schaltung enthaltenen transistoren |
| KR910006241B1 (ko) * | 1988-12-14 | 1991-08-17 | 삼성전자 주식회사 | 복수 테스트모드 선택회로 |
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| DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
| DE2944148A1 (de) * | 1979-11-02 | 1981-05-14 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte schaltungsanordnung in mos-technik |
-
1979
- 1979-11-02 DE DE2944149A patent/DE2944149C2/de not_active Expired
-
1980
- 1980-10-14 US US06/196,232 patent/US4398146A/en not_active Expired - Lifetime
- 1980-10-29 FR FR8023119A patent/FR2468919A1/fr active Granted
- 1980-10-29 GB GB8034801A patent/GB2062879B/en not_active Expired
- 1980-10-30 IT IT25670/80A patent/IT1134111B/it active
- 1980-10-30 JP JP15152180A patent/JPS5674667A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53103338A (en) * | 1977-02-22 | 1978-09-08 | Sharp Corp | Large-scale integrated circuit |
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Also Published As
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|---|---|
| FR2468919A1 (fr) | 1981-05-08 |
| US4398146A (en) | 1983-08-09 |
| DE2944149A1 (de) | 1981-05-14 |
| DE2944149C2 (de) | 1985-02-21 |
| FR2468919B1 (ja) | 1983-11-18 |
| IT1134111B (it) | 1986-07-24 |
| JPS5674667A (en) | 1981-06-20 |
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| GB2062879B (en) | 1983-08-10 |
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