DE2538184C2 - Multiplexer für Datensignale mit Gigabitraten - Google Patents

Description

verschobene und nach negativeren Amplitudenwerten gehende Steuerimpulse (C, C)abgebbar sind, daß diese Ausgänge der Steuersignalquelle in der gleichen Reihenfolge mit den Basisanschlüssen der Emitterfolgerpaare verbunden sind, in der die Datensignale in den gemeinsamen Signalkanal einzuschachteln sind, daß jeder Emitteranschluß des Multiemittertransistors getrennt über einen dritten bzw. vierten Widerstand (R 4, R 5) mit einer ersten Betriebsspannung (UB 1) verbunden ist, daß der Emitteranschluß des Transistors (T2) der zweiten Verstärkerstufe unmittelbar an eine zweite Betriebsspannung (UB 2) angeschlossen ist, daß die Basisanschlüsse des Multiemittertransistors (Ti) und des Transistors (T2) der zweiten Verstärkerstufe miteinander und über einen dritten Widerstand (R 3) mit Bezugspoiential verbunden sind, daß die Kollektoranschlüsse des Multiemittertransistors (T\) und des Transistors (T2) der zwejten Verstärkerstufe mit Ausgangsanschlüssen (Y, Y) und über einen ersten bzw. zweiten Widerstand (R 1, R 2) mit Bezugspotential verbunden sind, und daß die zweite Betriebsspannung so gewählt ist, daß der Transistor (T2) der zweiten Verstärkerstufe gesperrt ist, wenn der Multiemittertransistor (Ti) kein Eingangssignal empfängt.

2. Multiplexer nach Anspruch 1, dadurch gekennzeichnet, daß für zwei Eingangssignale zwei Emitterfolgerpaare vorgesehen sind und der Basisanschluß des Steuertransistors des ersten Emitterfolgerpaares mit einem Anschluß für einen symmetrischen Taktpuls und der Basisanschluß des Steuertransistors des zweiten Emitterfolgerpaares mit einem Anschluß für den komplementären symmetrischen Taktpuls verbunden ist und daß der Basisanschluß des Signaltransistors des ersten Emitterfolgerpaares mit einem Eingang für das erste Eingangssignal und der Basisanschluß des Signaltransistors des zweiten Emitterfolgerpaares mit einem Eingang für das zweite Eingangssignal verbunden ist.

3. Multiplexer nach Anspruch 2, gekennzeichnet durch seine Verwendung in einer Multiplexeranordnung zur Einschachteln ng von mindestens drei Eingangssignalen, bei der die Ausgänge von zwei parallel arbeitenden Mulliplexern getrennt mit jeweils einen Eingang eines dritten Multiplexers verbunden sind.

ι» Die Erfindung betrifft einen Multiplexer für die Verarbeitung von Datensignalen mit sehr hohen Bitraten, wobei ein, zwei Verstärkerstufen mit jeweils einem npn-Transistor enthaltender Differenzverstärker vorgesehen ist.

i> In der PCM-Technik werden zur Übertragung mehrerer Datenkanäle diese mittels sogenannter Multiplexer in einen gemeinsamen Übertragungskanal zeitmäßig eingeschachtelt. Bei den Eingangssignalen des Multiplexers handelt es sich also um Datensignale

-Ό mit bestimmten Bitraten, die zu einem Ausgangssignal mit einer höheren Bitrate kombiniert werden. Der Multiplexer stellt dabei einen gesteuerten Umschalter dar, der im bestimmten zeitlichen Rhythmus jeden, ein Eingangssignal tragenden Eingangsanschluß für eine bestimmte Zeit mit dem Ausgangsanschluß verbindet. Während in der Anfangszeit der PCM-Technik gelegentlich derartige Multiplexer mit Kontaktelementen aufgebaut v. erden, erfordern weiterentwickelte extrem breitbandige PCM-Übertragungssysteme kontaktlose Bauelemente mit entsprechend geringen Schaltzeiten. Die Schaltzeiten der verwendeten Verknüpfungsglieder bestimmen die maximal erreichbare Bitrate am Ausgang eines Multiplexers, also an der Stelle, an der das Signal mit der höchsten Bitrate auftritt.

S5 Ein Multiplexer der eingangs erwähnten Art ist aus der DE-OS 21 52 444 bekannt. Der bekannte Multiplexer enthält mittels npn-Transistoren aufgebaute Differenzverstärker, wobei die Emitieranschlüsse zweier Differenzverstärker miteinander und mit dem Kollektoranschluß eines als Stromquelle geschalteten dritten npn-Transistors verbunden sind. Der Emitteranschluß des dritten Transistors ist über einen Widerstand mit einer Betriebsspannungsquelle verbunden, während der Basisanschluß des dritten Transistors mit einer temperaturunabhängigen Stromquelle verbunden ist. Bei dieser emittergekoppelten Logik ist die Schaltgeschwindigkeit von dem die Transistoren durchfließenden Strom abhängig, so daß bei höheren Schaltgeschwindigkeiten auch höhere Ströme geschaltet und damit eine höhere Verlustleistung erzeugt wird. Ein mit dieser emittergekoppelten Logik aufgebauter Multiplexer für Datensignale mit Gigabitraten hätte deshalb, sofern er überhaupt realisierbar ist, einen sehr hohen Strombedarf und außerdem eine erhöhte Verlustleistung, die bei dem für diese Frequenzen gewünschten gedrängten Aufbau bzw. der Integration zu erheblichen Schwierigkeiten führt.

In der DE-PS 24 51579 sind entsprechend einem älteren Vorschlag basisgekoppelte Logikschaltungen beschrieben, mit denen OR-, NOR-, AND-, NAND- und OR-AND-NOT-Verknüpfungen realisiert werden können. Die Logikschaltungen basieren dabei auf einem zwei Verstärkerstufen mit jeweils einem npn-Transistor enthaltenden Differenzverstärker, bei dem die Basisan-Schlüsse der beiden Differenzverstärkertransistoren miteinander und über einen Widerstand mit Masse verbunden sind. Der Emitteranschluß des einen Verstärkertransistors ist dabei über einen Widerstand

mit einer ersten Betriebsspannung und außerdem entweder direkt oder über einen Emitterfolger mit einem Signaleingang verbunden, während der Emitterfnschluß des anderen Verstärkertransistors mit einer zweiten Betriebsspannung verbunden ist und dabei die zweite Betriebsspannung so gewählt ist, daß bei fehlendem Eingangssignal der zweite Transistor gesperrt ist; der Signalausgang ist dabei mit dem Kollektoranschluß eines der beiden Verstärkertransistoren verbunden.

Die dem Anmeldungsgegenstand zugrunde liegende Aufgabe besteht also darin, einen Multiplexer der eingangs erwähnten Art so aufzubauen, daß er Datensignale mit Gigabitraten verarbeiten kann.

Die Aufgabe wird erfitidungsgemäß dadurch gelöst, daß als Transistor in der ersten Verstärkerstufe ein Multiemitteriransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist, dessen einzelne Emitieranschlüsse jeweils getrennt mit paarweise zusammengeschalteten Emittcranschlüssen von vorgeschalteten Emitterfolgern verbunden sind und daß dabei für η Eingangssignale η Emitterfolgerpaare vorgesehen sind, die jeweils aus einem Signaltransistor und einem Sieuertransistor bestehen, daß in jedem Emitterfolgerpaar der Basisanschluß des Signaltransistors mit einem Eingang für ein Datensignal und der Basisanschluß des Steuertransistors mit einem von η Ausgängen einer Steuersignalquelle verbunden ist, an denen η einander nicht überlappende, um jeweils

zueinander phasenverschobene und nach negati-

veren Amplitudenwerten gehende Steuerimpulse abgebbar sind, daß diese Ausgänge der Steuersignalquelle in der gleichen Reihenfolge mit den Basisanschlüssen der Emitterfolgerpaare verbunden sind, in der die Datensignale in den gemeinsamen Signalkanal einzuschachteln sind, daß jeder Emitteranschluß des Multiemittertransistors getrennt über einen dritten bzw. vierten Widerstand mit einer ersten Betriebsspannung verbunden ist, daß der Emitteranschluß des Transistors der zweiten Verstärkerstufe unmittelbar an eine zweite Betriebsspannung angeschlossen ist, daß die Basisanschlüsse des Multiemittertransistors und des Transistors der zweiten Verstärkerstufe miteinander und über einen dritten Widerstand mit Bezugspotential verbunden sind, daß die Kollektoranschlüsse des Multiemittertransistors und des Transistors der zweiten Verstärkerstufe mit Ausgangsanschlüssen und über einen ersten bzw. zweiten Widerstand mit Bezugspotential verbunden sind, und daß die zweite Betriebsspannung so gewählt ist, daß der Transistor der zweiten Verstärkerstufe gesperrt ist, wenn der Multiemitiertransistor kein Eingangssignal empfängt.

Diese erfindungsgemäße Multiplexer-Anordnung weist einen vorteilhaft einfachen Aufbau auf die außerdem eine geringere Leistungsaufnahme und eine geringere Signalverzögerung besitzt als sie ein entsprechender, aus drei NOR-Bausteinen in ECL-Technik aufgebauter Multiplexer hat.

Bei den betrachteten Datenkanälen mit Bitraten im Gigabitbereich tritt als häufigster Fall die Kombination von zwei Datenkanälen und damit von zwei Eingangssignalen auf. Zweckmäßigerweise wird dann eine erfindungsgemäße Anordnung verwendet, bei der für zwei Eingangssignale zwei Emitterfolgerpaare vorgesehen sind und der Basisanschluß des Steuertransistors des ersten Emitterfolgerpaares mit einem Anschluß für einen symmetrischen Taktpuls und der Basisansschluß des Steuertransistors des zweiten Emitterfolgerpaares mit einem Anschluß für den komplementären symmetrischen Taktpuls verbunden ist und daß der Basisanschluß des Signaltransistors des ersten Emitterfolgerpaares mit einem Eingang für das erste Eingangssignal und der Basisanschluß des Signaltransistors des zweiten Emiiterfolgerpaares mit einem Eingang für das zweite Eingangssignal verbunden ist.

Zur Einschachteiung von mindestens drei Eingangs-Signalen unter Verwendung von Multiplexcrn für zwei Eingangssignale sind jeweils die Ausgänge von zwei parallel arbeitenden Multiplexern getrennt mit jeweils einem Eingang eines dritten Multiplexers verbunden.

Durch diese hierarchische Anordnung der Multiplexer

I^ ergibt sich zwar ein zahlenmäßig größerer Aufwand an Multiplexern, die verwendeten Multiplexer sind jedoch einfach aufgebaut und nur jeweils der letzte Multiplexer in der hierarchischen Kette muß für die Verarbeitung der höchsten auftretenden Bitfrequenzen geeignet sein.

Die Steuerung der Multiplexerhierarchie ist mittels Frequenzteilerketten in einfacher Weise möglich.

Die Erfindung sou im folgenden anhand der Zeichnung näher erläutert werden. Dabei zeigt

Fig. 1 die logische Struktur des erfindungsgemäßen Multiplexers mit zwei Signaleingängen und

Fig. 2dessen Schaltbild.

Der in der Fig. 1 dargestellte logische Aufbau besteht aus den beiden Oder-Gattern C 1, G 2 und dem mit den Ausgängen der Oder-Gatter verbundenem Und-Gatter G 3. Dem einen Eingang des ersten Gatters G 1 wird das Datensignal A und einem Eingang des zweiten Gatters G 2 das Datensignal B zugeführt, der andere Eingang des ersten Oder-Gatters G 1 erhält das Taktsignal C, während der andere Eingangjies zweiten Oder-Gatters G 2 das inverse Taktsignal C erhält. Von dem Und-Gatter G 3 wird das mit V bezeichnete Ausgangssignal abgegeben. Die Funktionsgleichung für die Schaltung lautet

Y=(A + C)(B+C).

Für C= 1 erhält man hieraus Y=B, für C=O ergibt sich Y=A. Das Datensignal A erscheint also als Ausgangssignal V, wenn C=O ist, da das Taktsignal C=I in diesem Fall das Datensignal B blockiert. Entsprechend wird bei C=I das Datensignal A blockiert und das Datensignal S zum Multiplexerausgang durchgeschaltet und als Ausgangssignal Kabgegeben.

Das in der Fig.2 dargestellte Schaltbild des Multiplexers für Gigabitraten entspricht einer Exklusiv-Oder-Verknüpfung bzw. einer Oder-Und-Nicht-Verknüpfung. Eine derartige Logikschaltung enthält als Grundelement einen aus zwei Verstärkerstufen bestehenden Differenzverstärker, in dem jede Verstärkerstufe einen npn-Transislor enthält. Die Basisanschlüsse der beiden npn-Transistoren sind miteinander und außerdem über einen Widerstand mit Masse verbunden. Während es sich bei dem npn-Transistor der zweiten Verstärkerstufe um einen üblichen Transistor mit einem Basis-, einem Emitter- und einem Kollektoranschluß handelt, wird als Transistor in der ersten Verstärkerstufe ein Multiemittertransistor mit wenigstens zwei getrennt herausgeführten Emilteranschiüssen verwendet. Die Kollektoranschlüsse der beiden Transistoren sind jeweils über Widerstände mit Masse und außerdem direkt .nit den beiden Ausgangsanschlüssen der Logikschaltung verbunden. Während der Emitteranschluß des Transistors der zweiten Verstärkerstufe mit einem Anschluß für eine zweite Betriebsspannung, die

so gewählt ist, daß bei fehlendem Eingangssignal der zweite Transistor gesperrt ist, verbunden ist, sind die Emitteranschlüsse des Transistors der ersten Verstärkerstufe jeweils getrennt über Widerstände mit einer ersten Betriebsspannung und außerdem mit den Emitteranschlüssen von Emitterfolgern verbunden. Es sind jeweils zwei Emitterfolger mit ihren Emitteranschlüssen zusammengeschaltet und mit einem der Emitteranschlüsse des Multiemittertransistors verbunden. Für die Realisierung der Exklusiv-Oder-Verknüpfung bzw. der Oder-Und-Nicht-Verknüpfung entsprechend einem älteren Vorschlag sind die Basisanschlüsse der Emitterfolger gleichzeitig die Eingangsanschlüsse der Logikschaltung, sie sind jeweils getrennt mit den Quellen für die zu verknüpfenden Signale verbunden.

Der Multiplexer nach Fig.2 enthält ebenfalls als Grundelement einen Differenzverstärker, der im vorliegenden Falle den npn-Multiemittertransistor Ti und den npn-Transistor T2 enthält. Die Basisanschlüsse beider Transistoren sind miteinander und über den Widerstand /?3 mit einem Widerstandswert von 2,2 kü. mit Masse verbunden. Die Kollektoranschlüsse beider Transistoren sind über Widerstände Al, R2 = 50 mit Masse verbunden, außerdem stellt der Kollektoranschluß des Multiemittertransistors 7*1 den Anschluß für das Ausgangssignal Y und der Kollektoranschluß des Transistors Tl den Anschluß für das inverse Ausgangssignal Vdar. Der Emitteranschluß des Transistors 7"2 ist an die zweite Betriebsspannung UB2= — 1,25 V geführt, während die beiden Emitteranschlüsse des Multiemittertransistors Π getrennt über die Widerstände R 4, R 5 = 220 an den Anschluß für die Betriebsspannung UB1 = — 5,2 geführt sind. Außerdem ist der erste Einitteranschluß Ei des Multiemittertransistors Ti mit den zusammengefaßten Emilleranschlüssen der als Emitterfolger geschalteten Transistoren Γ5, Γ6 verbunden. Der zweite Emitteranschluß £2 des Multiemittertransistors Ti ist mit den zusammengefaßten Emitteranschlüssen der ebenfalls als Emitterfolger geschalteten Transistoren 7"3 und T4 verbunden. Der Transistor TB dient im ersten Emitterfolgerpaar als Signaltransistor, sein Basisanschluß ist mit der Quelle für das Eingangssignal A verbunden. Der Transistor Γ 4 dient im zweiten Emitterfolgcrpaar als Signaltransistor, sein Basisanschluß ist mit der Quelle für das Eingangssignal B verbunden. Der zweite Transistor Γ5 des ersten Emitterfolgerpaares dient als Sleuertransistor, sein Basisanschluß ist mit dem Taktausgang für das Taktsignal Cverbunden, während der zweite Transistor Γ3 des zweiten Emitterfolgerpaares das inverse Taktsignal C an seinen Basisanschluß erhält. Das Potential für den Logikzustand »1« entspricht dabei 0 Volt, das Potential für den Logikzustand »0« entspricht -0,8 V; da die Steuerimpulse dem Logikzustand »0« entsprechen, weisen sie also negative Spannungswerte auf. In den beiden Emitterfolgerpaaren sind die Transistoren jeweils gleichwertig, es können also die Anschlüsse für den Signal- und den Steuertransistor jeweils vertauscht werden. Bei einer Vertauschung der Anschlüsse der beiden Signaitransistoren oder der beiden Steuertransistoren der Emitterfolger gegeneinander ergibt sich eine veränderte Zuordnung.

Für die Transistoren Ti bis Γ6 wurden Mikrowellentransistoren des Typs BFR 35 A verwendet, wobei der Multiemittertransistor Ti aus zwei, mit den Kollektor- und den Basisanschlüssen parallelgeschalteten Transistoren gebildet wurde. In der Erprobung wurden dem Multiplexer zwei Datensignale mit einer Bitrate von jeweils 600 Mbit/s zugeführt, wobei sich ein Ausgangssignal mit der Bitrate von 1,2 Gbit/s mit guter Flankensteilheit ergab. Noch geringere Signalverzögerungen sind möglich bei einem speziellen Aufbau des Multiplexers als Dünnschichtschaltkreis und bei der Verwendung von Transistoren mit geringerer Schaltverzögerung.

Die Erzeugung der zweiten Betriebsspannung UB 2 erfolgte zur Verbesserung der Temperaturstabilität mittels einer der Spannungsteiler-Transistoranordnung.

Mit dem geschilderten Multiplexer ist die in der Praxis recht schwierige Erzeugung einer Zufallsfolge mit Bitfrequenzen im Gigaherzbereich leicht möglich. Zu diesem Zweck wird der Multiplexer mit zwei gleichen gegeneinander phasenverschobenen Pseudozufallssignalen angesteuert und verschachtelt beide Signale zu einem neuen Pseudozufallssignal mit der gleichen Bitfolge und der doppelten Bitfolgefrequenz.

Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Multiplexer für die Verarbeitung von Datensignalen mit sehr hohen Bitraten, wobei ein, zwei Verstärkerstufen mit jeweils einem npn-Transistor enthaltender Differenzverstärker vorgesehen ist, dadurch gekennzeichnet, daß als Transistor in der ersten Verstärkerstufe ein Multiemittertransistor (Ti) mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist, dessen einzelne Emitteranschlüsse jeweils getrennt mit paarweise zusammengeschalteten Emitteranschlüssen von vorgeschalteten Emitterfolgern (T3, T4, Γ5, Γ6) verbunden sind und daß dabei für η Eingangssignale η Emitlerfolgerpaare vorgesehen sind, die jeweils aus einem Signaltransistor (T 4, Γ6) und einem Steuertransistor (T3, T5) bestehen, daß in jedem Emitterfolgerpaar der Basisanschluß des Signaltransistors mit einem Eingang für ein Datensignal (A, B) und der Basisanschluß des Steuertransistors mit einem von π Ausgängen einer Steuersignalquelle verbunden ist, an denen η einander nicht

360°

überlappende, um jeweils —— zueinander phasen-