CN1089504C - 时钟恢复电路 - Google Patents

时钟恢复电路 Download PDF

Info

Publication number
CN1089504C
CN1089504C CN98120012A CN98120012A CN1089504C CN 1089504 C CN1089504 C CN 1089504C CN 98120012 A CN98120012 A CN 98120012A CN 98120012 A CN98120012 A CN 98120012A CN 1089504 C CN1089504 C CN 1089504C
Authority
CN
China
Prior art keywords
data
clock
input
circuit
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98120012A
Other languages
English (en)
Other versions
CN1211853A (zh
Inventor
佐伯贵範
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1211853A publication Critical patent/CN1211853A/zh
Application granted granted Critical
Publication of CN1089504C publication Critical patent/CN1089504C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Abstract

这里公开了一种能够缩短获得同步状态所需时间的时钟恢复电路，该电路包括一个第一同步延迟电路，参考时钟和数据输入到其上，用于输出第一时钟；以及一个第二同步延迟电路，参考时钟和由反相器对数据反相获得的信号输入到其上，用于输出第二时钟。第一和第二时钟由一个脉冲合并电路进行合并，以产生一个提取时钟。提取出的时钟用作一个锁定电路的锁定计时。

Description

时钟恢复电路
本发明涉及一种时钟恢复电路，特别涉及一种用于缩短数据和时钟同步时间的时钟恢复电路。
在现有技术中，为了执行脉冲串式(burst-mode)跃迁，采用了用于产生与数据精确同步的时钟的时钟恢复电路。下面将参考图6说明依据现有技术的用于这种脉冲串式传输的时钟恢复电路，其中图6是显示常规的时钟恢复电路的方框图。
在电子学信件(Electronics Letters)，Nov.5th 1992，Vo1.28，No.23，pp.2127-2129中公开了在图6中显示的时钟恢复电路。如图6中所示，该时钟恢复电路包括一个数据301输入到其上的延迟电路(延迟)305；一个数据301输入到其上的控制门输入振荡器(GVCO)307；一个用于对输入到其上的数据301进行反相的反相器315；一个控制门输入振荡器(GVCO)309，反相器315输出的反相数据输入到其上；一个乘法电路(MUX)308，用于合并控制门输入振荡器307、309的输出并输出所得结果作为提取时钟；一个数据-类型触发器(下文称作“D-F/F”)306，具有输入由乘法电路308输出的提取时钟303的数据端，通过该触发器锁存由延迟电路305输出的延迟数据301，并作为再生数据302输出；一个参考时钟304输入到其上的相位检测电路(PD)311；以及一个环路滤波器(LF)/电荷泵(CP)312，由相位检测电路311输出的信号输入到其上，并且输出信号从这里传送到控制门输入振荡器307、309和一个控制门输入振荡器(GVCO)310，后者基于由环路滤波器(LF)/电荷泵(CP)312输出的信号将其输出信号传送到相位检测电路311。
在该时钟恢复电路中的相位检测电路311、环路滤波器(LF)/电荷泵(CP)312和控制门输入振荡器(GVCO)310构成了一个锁相环(下文称作“PLL”)。
于是，在图6中显示的时钟恢复电路由PLL基本分量组成，包括单个环路滤波器(LF)/电荷泵312、单个相位检测电路311、乘法电路308、单个延迟电路305、单个用作锁存电路的D-F/F306和三个控制门输入振荡器307、309、310。
下面将说明图6中显示的常规的时钟恢复电路的操作。
根据连接，一个普通的PLL由环路滤波器(LF)/电荷泵312、相位检测电路311和一个控制门输入振荡器310构成。将参考时钟304输入到相位检测电路311，该相位检测电路311变成与参考时钟304同步，并将其输出传送到环路滤波器(LF)/电荷泵312。环路滤波器(LF)/电荷泵312的输出信号输入到控制门输入振荡器307、309和310。因此，在所有时间，控制门输入振荡器307和309的输出与参考时钟304同步。
下面将参考图7说明与图6中显示的常规时钟恢复电路相联系的各种信号的时序，图7是显示这些信号的时序图。
如图7所示，控制门输入振荡器307根据数据301的上升沿输出一个时钟A，控制门输入振荡器309根据数据301的下降沿输出一个时钟B。两个时钟A和B通过乘法电路308相乘，产生提取时钟303。进一步地，由于提取时钟303输入到D-F/F306的数据端，D-F/F306锁存已经通过延迟电路305的数据301，并产生再生数据302。结果，根据图6显示的现有技术，通过该时钟恢复电路可以获得与数据和再生数据302同步的提取时钟303。
进一步地，在1996年关于VLSI电路技术论文汇编第122-123页公开了一种采用相似技术的时钟恢复电路，用数据301代替了参考时钟304。
常规的时钟恢复电路存在的问题是需要使PLL中的单个控制门输入振荡器307和单个控制门输入振荡器309保持在同步的状态。结果，需要该系统等待几打甚至更多的时钟脉冲，直到达到同步状态。这使得很难缩短同步时间。
因此，本发明的一个目的是提供一种能够缩短达到同步所需时间的时钟恢复电路。
本发明的其他目的在整个公开文本中将变得明显。
依据本发明的第一个方面，通过提供下述的时钟恢复电路达到了前述目的，该电路包括：一个参考时钟和数据输入到其上的第一同步延迟电路(通常称作“同步多级延迟电路”)，用于输出第一时钟；一个用于对所述数据反相并输出反相数据的反相器；一个第二同步延迟电路，参考时钟和由反相器输出的反相数据输入到其上，该电路用于输出第二时钟；一个数据输入到其上的延迟电路，用于延迟该输入数据并输出；一个脉冲合并电路，由第一同步延迟电路输出的第一时钟和由第二同步延迟电路输出的第二时钟输入到其上，该电路用于合并这些输入时钟，并输出结果，作为提取时钟；以及一个数据类型触发器，具有输入由脉冲合并电路输出的提取时钟的数据端，响应于该提取时钟，数据类型触发器锁存在延迟电路中延迟的数据，并输出该锁存数据，作为再生数据。
第一同步延迟电路具有(1)一个第一延迟线，参考时钟输入到其上，该第一延迟线由至少一个第一单个延迟电路组成；(2)一个第一选择电路阵列，由至少一个第一单个选择电路组成，由组成第一延迟线的各个第一单个延迟电路输出的参考时钟输入到第二单个选择电路上，并且第二单个选择电路基于数据变得导电(以提供第一产生参考时钟)；以及(3)一个第一NAND门，数据和由第一选择数据阵列输出的(第一产生)参考时钟输入到其上，该第一NAND门用于输出第一时钟。
第二同步延迟电路具有(1)一个第二延迟线，参考时钟输入到其上，该第二延迟线由至少一个第三单个延迟电路组成；(2)一个第二选择电路阵列，由至少一个第二单个选择电路组成，由组成第二延迟线的各个第三单个延迟电路输出的参考时钟输入到第四单个选择电路上，并且第四单个选择电路基于反相数据变得导电(以提供第二产生参考时钟)；以及(3)一个第二NAND门，由反相器反相的数据和由第二选择电路阵列输出的(第二产生)参考时钟输入到其上，该第二NAND门用于输出第二时钟。
因此，依据本发明的第一个方面，通过将参考时钟输入到第一同步延迟电路的第一延迟线，延迟参考时钟。如果数据处于高逻辑电平，通过将数据输入到第一同步延迟电路的第一选择电路阵列，延迟的参考时钟与数据的上升沿同步，并作为第一时钟输出。通过将参考时钟输入到第二同步延迟电路的第二延迟线，延迟参考时钟。如果数据处于低逻辑电平，即，如果反相数据处于高逻辑电平，通过将由反相器反相的反相数据输入到第二同步延迟电路的第二选择电路阵列，延迟的参考时钟与数据的下降沿同步，并作为第二时钟输出。通过应用脉冲合并电路合并第一和第二时钟获得提取时钟。在提取时钟的基础上，数据类型触发器锁存由延迟电路延迟的数据，并输出锁存数据，作为再生数据。这使得有可能缩短时钟同步所需的时间。
下面将进一步详细地说明本发明的第一个方面的运行。
因为提供了第一和第二同步延迟电路，所以有两条用于固定与到每个同步延迟电路的两个输入之间的时差相等的延迟时差的延迟线。两个输入中的一个输入是参考时钟，另一个输入是数据。在参考时钟与数据的上升沿之间的时差由两条延迟线输出中的一个输出固定，而在参考时钟与数据的下降沿之间的时差由两条延迟线输出中的另一个输出固定，并且将适当的时间延迟施加在参考时钟上。结果，在数据的每个高电平和低电平期间，产生了与数据的边沿同相的时钟脉冲，将产生的脉冲合并以获得提取时钟，并对数据进行再生。
在一个最佳实施例中，脉冲合并电路由第三NAND门构成。
依据该实施例，获得了本发明的第一个方面的效果，此外，脉冲合并电路由第三NAND门构成。结果，可以更精确并且更容易地执行第一与第二时钟的合并。
依据本发明的第二个方面，提供了一种时钟恢复电路，该电路包括：一个参考时钟和数据输入到其上的第一同步延迟电路，用于输出第一时钟；一个用于对数据反相并输出反相数据的反相器；一个第二同步延迟电路，参考时钟和由反相器输出的反相数据输入到其上，该电路用于输出第二时钟；一个数据输入到其上的延迟电路，用于延迟该输入数据并输出；一个脉冲合并电路，由第一同步延迟电路输出的第一时钟和由第二同步延迟电路输出的第二时钟输入到其上，该电路用于合并这些输入时钟，并输出结果，作为提取时钟；以及一个数据类型触发器，具有输入由脉冲合并电路输出的提取时钟的数据端，响应于该提取时钟，数据类型触发器锁存在延迟电路中延迟的数据，并输出该锁存数据，作为再生数据。
第一同步延迟电路具有一个第一延迟线，参考时钟输入到其上，该第一延迟线包括至少一个第一单个延迟电路；一个第一选择电路阵列，包括至少一个第一单个选择电路，参考时钟和由相应一个第一单个延迟电路输出的参考时钟输入到第一选择电路阵列上，并且第一单个选择电路基于数据变得导电，以产生第一产生参考时钟；一个第二延迟线，由每个第一单个选择电路输出的时钟输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及一个第一NAND门，数据和第一产生参考时钟输入到其上；以及
第二同步延迟电路具有一个第三延迟线，参考时钟输入到其上，该第三延迟线包括至少一个第三单个延迟电路；一个第二选择电路阵列，包括至少一个第二单个选择电路，参考时钟和由相应一个第三单个延迟电路输出的参考时钟输入到第二选择电路阵列上，并且第二单个选择电路基于反相数据变得导电，以产生第二产生参考时钟；一个第四延迟线，由相应一个第二单个选择电路输出的参考时钟输入到其上，该第四延迟线包括至少一个第四单个延迟电路；和一个第二NAND门，反相数据和第二产生参考时钟输入到其上。
因此，依据本发明的第二个方面，通过将参考时钟输入到第一同步延迟电路的第一延迟线，延迟参考时钟。通过将数据输入到第一选择电路阵列，延迟的参考时钟通过第二延迟线作为相应于数据的上升沿的时钟的第一时钟输出。进一步地，通过将参考时钟输入到第二同步延迟电路的第三延迟线，延迟参考时钟。通过将由反相器反相的数据输入到第二选择电路阵列，与数据的下降沿同步、也就是与反相数据的上升沿同步的参考时钟通过第四延迟线作为第二时钟输出。在脉冲合并电路将第一时钟和第二时钟合并，并输出合并信号作为提取时钟。通过将提取时钟输出到数据类型触发器的数据端，数据类型触发器锁存由延迟电路延迟的数据，并输出锁存数据，作为再生数据。这使得有可能缩短时钟同步所需的时间。
下面将进一步详细地说明本发明的第二个方面的运行。
因为提供了第一和第二同步延迟电路，所以有两个分别包括相对的延迟线的延迟电路，其功能是用于固定与每个同步延迟电路的两个输入之间的时差相等的延迟时差。两个输入中的一个输入是参考时钟，另一个输入是数据。当数据为高电平时，允许两个延迟电路输出中的一个输出，而当数据为低电平时，允许两个延迟电路输出中的另一个输出。在参考时钟与数据的上升沿和下降沿之间的时差被固定，并且将适当的时间延迟施加在参考时钟上。结果，在数据的每个高电平和低电平期间，产生了与数据的边沿同相的时钟脉冲，将产生的脉冲合并以获得提取时钟，并对数据进行再生。在一个最佳实施例中，脉冲合并电路由第三NAND门构成。
依据该实施例，获得了本发明的第二个方面的效果，此外，脉冲合并电路由第三NAND门构成。结果，可以更精确并且更容易地执行第一与第二时钟的合并。
依据本发明的第三个方面，提供了一种时钟恢复电路，该电路包括：一个参考时钟输入到其上的同步延迟电路；一个数据输入到其上的第一振荡器，用于输出第一时钟；一个用于对数据反相并输出反相数据的反相器；一个第二振荡器，由反相器输出的反相数据输入到其上，该第二振荡器用于输出第二时钟；一个脉冲合并电路，用于合并第一振荡器输出的第一时钟和由第二振荡器输出的第二时钟，并输出结果，作为提取时钟；一个数据输入到其上的延迟电路，用于延迟该输入数据并输出；以及一个数据类型触发器，具有输入由脉冲合并电路输出的提取时钟的数据端，响应于该提取时钟，数据类型触发器锁存在延迟电路中延迟的数据，并输出该锁存数据，作为再生数据。
同步延迟电路具有一个第一延迟线，参考时钟输入到其上，该第一延迟线包括至少一个第一单个延迟电路；以及一个第一选择电路阵列，包括至少一个第一单个选择电路，参考时钟和相应的一个第一单个延迟电路输出的参考时钟输入到其上。
第一振荡器具有：一个第二选择电路阵列，由相应一个第一单个选择电路输出的参考时钟输入到其上，该第二选择电路阵列包括至少一个第二单个选择电路；一个第二延迟线，由每个第二单个选择电路输出的参考时钟输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及一个第一NAND门，数据和第二延迟线输出的参考时钟输入到其上，用于向所述脉冲合并电路输出第一时钟。
第二振荡器包括：一个第三选择电路阵列，由每个第一单个选择电路输出的参考时钟输入到其上，该第三选择电路阵列包括至少一个第三单个选择电路；一个第三延迟线，由每个第三单个选择电路输出的参考时钟输入到其上，该第三延迟线包括至少一个第三单个延迟电路；以及一个第二NAND门，反相数据和由所述第三延迟线输出的参考时钟输入到其上，用于向所述脉冲合并电路输出第二时钟。
因此，依据本发明的第三个方面，通过将参考时钟输入到同步延迟电路的第一延迟线，延迟参考时钟。通过将参考时钟输入到同步延迟电路的第一选择电路阵列，由第一延迟线输出延迟的参考时钟。将由同步延迟电路的第一选择电路阵列输出的延迟参考时钟输出到第一振荡器的第一选择电路阵列，并且将第一选择电路阵列的输出信号输入到第一振荡器的第一延迟线，通过该第一延迟线由第一振荡器输出第一时钟。同样地，将由第一选择电路阵列输出的延迟参考时钟输出到第二振荡器的第二选择电路阵列，并且将第二选择电路阵列的输出信号输入到第二振荡器的第二延迟线，通过该第二延迟线由第二振荡器输出第二时钟。在脉冲合并电路将第一时钟和第二时钟合并，并输出合并信号作为提取时钟。通过将提取时钟输入到数据类型触发器的数据端，数据类型触发器锁存在延迟电路中延迟的数据，并输出锁存数据，作为再生数据。这使得有可能缩短时钟同步所需的时间。
下面将进一步详细地说明本发明的第三个方面的运行。
因为提供了同步延迟电路和第一和第二振荡器，所以有两条用于固定与包括连续时钟脉冲的两个输入之间的时差相等的延迟时差的延迟线，并且从而确定了两个振荡器中的结构元件的数目。当数据为高逻辑电平时，允许一个振荡器，而当数据为低逻辑电平时，允许另一个振荡器，从而产生与数据的边沿同步的时钟脉冲。
在一个最佳实施例中，脉冲合并电路由第三NAND门构成。
依据该实施例，获得了本发明的第三个方面的效果，此外，脉冲合并电路由第三NAND门构成。结果，可以更精确并且更容易地执行第一与第二时钟的合并。
依据本发明的第四个方面，提供了一种时钟恢复电路，该电路包括：一个数据输入到其上的同步延迟电路；一个数据输入到其上的第一振荡器，用于输出第一时钟；一个数据输入到其上的反相器，用于输出反相数据；一个第二振荡器，由反相器输出的反相数据输入到其上，该第二振荡器用于输出第二时钟；一个脉冲合并电路，由第一振荡器输出的第一时钟和由第二振荡器输出的第二时钟输入到其上，该脉冲合并电路用于合并这两个输入时钟并输出结果，作为提取时钟；一个数据输入到其上的延迟电路，用于延迟该输入数据并输出；以及一个数据类型触发器，具有输入由脉冲合并电路输出的提取时钟的数据端，响应于该提取时钟，数据类型触发器锁存在延迟电路中延迟的数据，并输出该锁存数据，作为再生数据。
第一振荡器包括：一个第二选择电路阵列，由每个第一单个选择电路输出的数据输入到其上，该第一选择电路阵列包括至少一个第二单个选择电路；两个第二延迟线，由第二单个选择电路输出的数据输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及一个第一NAND门，反相数据和由所述双第二延迟线输出的数据输入到其上，用于向所述脉冲合并电路输出第一时钟。
第二振荡器包括：一个第三选择电路阵列，由每个第一单个选择电路输出的数据输入到其上，该第三选择电路阵列包括至少一个第三单个选择电路；两个第三延迟线，由每个第三单个选择电路输出的数据输入到其上，该第三延迟线包括至少一个第三单个延迟电路；以及一个第二NAND门，数据和由所述双第三延迟线输出的数据输入到其上，用于向所述脉冲合并电路输出第二时钟。
因此，依据本发明的第四个方面，通过将数据输入到同步延迟电路的第一延迟线，延迟该数据。通过将数据输入到同步延迟电路的第一选择电路阵列，由第一延迟线输出延迟的数据。将由同步延迟电路的第一选择电路阵列输出的延迟数据输入到第一振荡器的第二选择电路阵列，并且将第二选择电路阵列输出的延迟数据输入到第二延迟线，通过该第二延迟线由第一振荡器输出第一时钟。同样地，将由同步延迟电路的第一选择电路阵列输出的延迟数据输入到第二振荡器的第三选择电路阵列，并且将第三选择电路阵列输出的延迟数据输入到第三延迟线，通过该第三延迟线由第二振荡器输出第二时钟。在脉冲合并电路将第一时钟和第二时钟合并，并输出合并信号作为提取时钟。而且，在输入到数据类型触发器的数据端的提取时钟的基础上，锁存在延迟电路中延迟的数据并输出，作为再生数据。这使得有可能缩短时钟同步所需的时间。
下面将进一步详细地说明本发明的第四个方面的运行。
因为提供了同步延迟电路和第一和第二振荡器，所以有两条用于固定与包括连续时钟脉冲的两个输入之间的时差相等的延迟时差的延迟线，并且从而确定了两个振荡器中的结构元件的数目。当数据为高逻辑电平时，允许一个振荡器，而当数据为低逻辑电平时，允许另一个振荡器，从而产生与数据的边沿同步的时钟脉冲。
在一个最佳实施例中，脉冲合并电路由第三NAND门构成。
依据该实施例，获得了本发明的第四个方面的效果，此外，脉冲合并电路由第三NAND门构成。结果，可以更精确并且更容易地执行第一与第二时钟的合并。
依据本发明的第五个方面，提供了一种时钟恢复电路，该电路包括：
(a)一个第一同步延迟电路，一数据信号输入到其上，该电路用于输出第一时钟；
(b)一个反相器，用于对数据信号反相并输出反相数据信号；
(c)一个第二同步延迟电路，反相数据信号输入到其上，该电路用于输出第二时钟；
(d)一个延迟电路，数据信号输入到其上，该电路用于延迟该输入数据信号并输出；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，该电路用于合并这些输入时钟，并输出结果，作为提取时钟；以及
(f)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟的数据信号，并输出该锁存数据信号，作为再生数据信号。
(g)其中，第一和第二同步延迟电路是互补同步多级延迟电路，用于在相应于数据信号的第一状态和第二状态的一个时间周期输出与该数据信号同步的第一和第二输出信号，作为具有比该数据信号的状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
在这个方面中，同步延迟电路接收一个用于同步的具有脉冲信号的脉冲周期的参考时钟。脉冲信号的脉冲周期最好为数据信号的状态的最小周期的一半。
每个同步多级延迟电路最好包括一个单个延迟电路阵列，该单个延迟电路阵列的每一级连接到一个单个选择电路阵列的相应级。
将数据信号提供到单个选择电路阵列的每一级，以便允许任一级输出一个产生的参考时钟，将产生的参考时钟提供到一个NAND，NAND进一步接收数据信号，并分别输出第一和第二时钟(A，B)中的任一个。
单个选择电路阵列可以以与单个延迟电路阵列相同的顺序进行连接。或者，单个选择电路阵列也可以以与单个延迟电路阵列相反的顺序进行连接。
依据本发明的第六个方面，提供了一种时钟恢复电路，该电路包括：
(a)一个同步多级延迟电路，参考时钟输入到其上；
(b)一个第一振荡器，一数据信号输入到其上，用于输出第一时钟；
(c)一个反相器，用于对数据信号反相并输出反相数据信号；
(d)一个第二振荡器，反相数据信号输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，用于合并第一时钟和第二时钟，并输出结果，作为提取时钟；
(f)一个延迟电路，数据信号输入到其上，用于输出延迟后的数据信号；以及
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟后的数据信号，并输出该锁存数据信号，作为再生数据信号。
在这个方面中，同步多级延迟电路包括单个延迟电路的阵列，该单个延迟电路阵列的每个延迟电路提供产生的参考时钟，产生的参考时钟被提供到第一和第二振荡器的每一个。
第一和第二振荡器是互补的同步振荡器，用于在相应于所述数据信号的第一状态和第二状态的一个时间周期输出与所述数据信号同步的第一和第二输出信号，作为具有比数据信号的第一和第二状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
依据本发明的第七个方面，提供了一种时钟恢复电路，该电路包括：
(a)一个同步多级延迟电路，数据信号输入到其上；
(b)一个第一振荡器，数据信号输入到其上，用于输出第一时钟；
(c)一个反相器，数据信号输入到其上，用于输出反相数据信号；
(d)一个第二振荡器，反相数据信号输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟，并输出结果，作为提取时钟；
(f)一个延迟电路，数据信号输入到其上，用于输出延迟后的数据信号；以及
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟数据信号，并输出该锁存数据，作为再生数据信号。
在这个方面中，同步多级延迟电路包括同步多级延迟电路包括单个延迟电路的阵列，该单个延迟电路阵列的每个延迟电路提供产生的参考时钟，产生的参考时钟被提供到第一和第二振荡器的每一个。
第一和第二振荡器是互补的同步振荡器，用于在相应于数据信号的第一状态和第二状态的一个时间周期输出与该数据信号同步的第一和第二输出信号，作为具有比数据信号的第一和第二状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
通过下面结合附图的说明，本发明的其他特征和优点将变得明显，在附图中，相似的标号代表相同或相似的部分。
图1是显示一种实现依据本发明的时钟恢复电路的模式的方框图；
图2A是显示依据本发明的时钟恢复电路的第一个实施例的电路图；
图2B是与图2A中所示的时钟恢复电路有关的各种信号的时序图；
图3A是显示依据本发明的时钟恢复电路的第二个实施例的电路图；
图3B是与图3A中所示的时钟恢复电路有关的各种信号的时序图；
图4A是显示依据本发明的时钟恢复电路的第三个实施例的电路图；
图4B是与图4A中所示的时钟恢复电路有关的各种信号的时序图；
图5A是显示依据本发明的时钟恢复电路的第四个实施例的电路图；
图5B是与图5A中所示的时钟恢复电路有关的各种信号的时序图；
图6是显示依据现有技术的时钟恢复电路的方框图；以及
图7是与图6中所示的依据现有技术的时钟恢复电路有关的各种信号的时序图。
下面将参考附图说明实现依据本发明的一种时钟恢复电路的模式。
图1是显示依据本发明的时钟恢复电路的第一和第二个实施例(下文将进行说明)的结构的方框图。
如图1所示，时钟恢复电路包括一个第一同步延迟电路101，参考时钟108和数据107输入到其上，用于向一个脉冲合并电路5输出一第一时钟A；一个反相器15，数据107输入到其上，用于对数据107反相并输出反相数据；一个第二同步延迟电路102，参考时钟108和由反相器输出的反相数据输入到其上，用于向脉冲合并电路5输出一第二时钟B；一个延迟电路105，数据107输入到其上，用于延迟输入数据107并向一个锁存电路106输出该数据；脉冲合并电路5，由第一同步延迟电路101输出的第一时钟A和由第二同步延迟电路102输出的第一时钟B输入到其上，用于合并这些输入时钟，并输出结果，作为提取时钟110；以及锁存电路106，在脉冲合并电路5输出的信号的基础上，该锁存电路106锁存由延迟电路105输出的延迟信号，并输出再生数据109。
于是，该时钟恢复电路中，数据107进入第一同步延迟电路101，并且在进入第二同步延迟电路102之前由反相器15进行反相。此外，参考时钟108进入第一和第二同步延迟电路101、102。当数据107为高电平脉冲时，第一同步延迟电路101输出第一时钟A，其定时与数据107的上升沿同步。当数据107为低电平脉冲时，第二同步延迟电路101输出第二时钟B，其定时与数据107的下降沿同步。脉冲合并电路5合并第一和第二时钟A、B，并输出合并信号，作为提取时钟110。
提取时钟110输出到锁存电路106，通过延迟电路105延迟的数据107也输入到锁存电路106上。输入的数据基于提取时钟110的定时由锁存电路106锁存，并作为再生数据109与提取时钟110一起输出到下一级。
应该注意的是，图1中显示的时钟恢复电路可以由一个同步延迟电路和环形振荡器的组合来实现。
下面将参考图2说明依据本发明的时钟恢复电路的第一个实施例。[第一个实施例]
图2A是显示依据本发明的时钟恢复电路的第一个实施例的电路图，图2B是与图2A中显示的时钟恢复电路有关的各种信号的时序图。图2A中与图1中所示相同的元件和信号由相似的标号代表。
如图2A所示，依据本发明的第一个实施例的时钟恢复电路包括第一同步延迟电路101，参考时钟108和数据107输入到其上，用于向脉冲合并电路5输出第一时钟A；反相器15，数据107输入到其上，用于对数据107反相并输出反相数据；第二同步延迟电路102，参考时钟108和由反相器15输出的信号输入到其上，用于向脉冲合并电路5输出一第二时钟B；延迟电路105，数据107输入到其上，用于将输入数据输出到锁存电路106；脉冲合并电路5，由第一同步延迟电路101输出的第一时钟A和由第二同步延迟电路102输出的第一时钟B输入到其上，用于合并这些输入时钟，并输出结果，作为提取时钟110；以及包括D-F/F的锁存电路106，D-F/F在脉冲合并电路5输出的信号的基础上锁存由延迟电路105输出的延迟信号并输出再生数据109。
第一同步延迟电路101包括一个第一延迟线101A，由至少一个第一单个延迟电路101AT组成；一个第一选择电路阵列103，由至少一个第一单个选择电路103T组成；以及一个第一NAND门51，用于执行NAND运算。脉冲合并电路5最好由一个用于执行NAND运算的NAND门来实施，以便精确且容易地执行脉冲合并操作。
参考时钟108输入到第一延迟线101A，并由该延迟线延迟后输出。
数据107输入到第一选择电路阵列103。如果数据107处于高逻辑电平，每个组成第一选择电路阵列103的第一单个选择电路103T变得导电，允许由每个组成第一延迟线101A的第一单个延迟电路101AT输出的参考时钟108通过该电路阵列103，并输出到NAND门51。
NAND门51在数据107和由第一选择电路阵列103输出的参考时钟(即，通过第一延迟线来自于参考时钟108的第一产生参考时钟)之间进行NAND，并将NAND运算的结果作为第一时钟A输出到脉冲合并电路5。
第二同步延迟电路102包括一个第二延迟线102A，由至少一个第二单个延迟电路102AT组成；一个第二选择电路阵列104，由至少一个第二单个选择电路104T组成；以及一个第二NAND门52，用于执行NAND运算。
参考时钟108输入到第二延迟线102A，并由该延迟线延迟后输出。
由反相器15对数据107进行反相获得的信号(反相数据)输入到第二选择电路阵列104。如果输入信号为高，即，如果数据107处于低逻辑电平，每个组成第二选择电路阵列104的第二单个选择电路104T变得导电，允许由每个组成第二延迟线102A的第二单个延迟电路102AT输出的参考时钟108通过该电路阵列104，并输出到NAND门52。
NAND门52在通过对数据107进行反相而获得的信号(反相数据)和由第二选择电路阵列104输出的参考时钟108之间进行NAND，并将NAND运算的结果作为第二时钟B输出到脉冲合并电路5。
于是，在图2A中显示的第一个实施例中，时钟恢复电路包括第一同步延迟电路101、第二同步延迟电路102、延迟电路105和由一个D-F/F组成的锁存电路106。数据107输入到第一同步延迟电路101，由反相器15进行反相，然后输入到第二同步延迟电路102。
参考时钟108输入到第一同步延迟电路101和第二同步延迟电路102。当数据为高电平脉冲时，第一同步延迟电路101输出第一时钟A，其定时与数据107的上升沿同步。当数据107为低电平脉冲时，第二同步延迟电路102输出第二时钟B，其定时与数据107的下降沿同步。脉冲合并电路5将第一和第二时钟A、B合并，并输出合并信号，作为提取时钟110。
如上所述，第一同步延迟电路101由第一延迟线101A和第一选择电路阵列103组成，第二同步延迟电路102由第二延迟线102A和第二选择电路阵列104组成。因此，由于第一同步延迟电路101和第二同步延迟电路102在结构和操作上都相当相似，所以下面只详细说明第一同步延迟电路101的操作。
如前所述，参考时钟108和数据107输入到第一同步延迟电路101。参考时钟108输入到第一延迟线101A，并通过第一延迟线101A。在此期间，当数据107经过从低电平到高电平的跃迁时，位于参考时钟108的当前位置的(第一选择电路阵列103的)第一单个选择电路103T中的一个变得导电。结果，参考时钟108从选择电路阵列的该位置输出到NAND门51。在数据107处于高电平期间，用于执行NAND运算的NAND门51允许参考时钟108(更确切地，是第一产生参考时钟)通过并输出到脉冲合并电路5。
由脉冲合并电路5输出的提取时钟110被传送到锁存电路106，数据107通过延迟电路105也输入到该锁存电路106上。基于提取时钟110，锁存电路106与提取时钟110一致，锁存数据107，并将数据作为再生数据109传送到下一级。
下面将参考图2B说明图2A中显示的依据本发明的时钟恢复电路的第一个实施例中的每个信号的时序，其中图2B是有关信号的时序图。
图2B显示了参考时钟108、数据107、第一时钟A、第二时钟B、提取时钟110和再生数据109的时序。
如图2B所示，当数据107处于高逻辑电平时，与参考时钟108的上升沿同步输出第一时钟A，而当数据107处于低逻辑电平时，与参考时钟108的下降沿同步输出第二时钟B。提取时钟110与数据107同步，再生数据109也与数据107同步。
因此，依据第一个实施例，在时钟恢复电路中的提取时钟110与数据107的同步由逻辑电路来实现。结果，不易发生由于电压波动等出现的同步错误，并且可以缩短同步时间。[第二个实施例]
下面将参考图3A和3B说明依据本发明的时钟恢复电路的第二个实施例。图3A是显示依据本发明的时钟恢复电路的第二个实施例的电路图，图3B是与图3A中所示时钟恢复电路有关的各种信号的时序图。在图3A和3B中，与图2A和2B中显示的第一个实施例中相同的部分和信号用相似的标号来代表。
如图3A所示，依据本发明的第二个实施例的时钟恢复电路包括：第一同步延迟电路101，参考时钟108和数据107输入到其上；第二同步延迟电路102，参考时钟108和由反相器15对数据107反相而获得的信号输入到其上；反相器15，用于对输入数据107反相并输出反相数据；脉冲合并电路5，用于合并由第一同步延迟电路101输出的第一时钟A和由第二同步延迟电路102输出的第一时钟B，并输出结果，作为提取时钟110；延迟电路105，输入数据107输入到其上，用于将输入数据延迟并输出；以及包括D-F/F的锁存电路106，根据提取时钟110的定时，锁存由延迟电路105输出的延迟信号并输出再生数据109。
第一同步延迟电路101包括第一延迟线101A(以正常顺序串联连接)，由至少一个第一单个延迟电路101AT组成；第一选择电路阵列103，由至少一个第一单个选择电路103T组成；一个第一延迟线101B(以逆向顺序串联连接)，由至少一个第一单个延迟电路101BT组成；以及第一NAND门51，用于执行NAND运算。脉冲合并电路5最好由一个用于执行NAND运算的NAND门来实施，以便精确且容易地执行脉冲合并操作。
参考时钟108输入到第一同步延迟电路101的第一延迟线101A，并由该延迟线延迟后输出。
数据107和参考时钟108输入到第一选择电路阵列103。如果数据107处于高逻辑电平，每个组成第一选择电路阵列103的第一单个选择电路103T变得导电，由每个组成第一延迟线101A(正常顺序串联连接)的第一单个延迟电路101AT输出的参考时钟108通过该电路阵列103，输出到第一延迟线101B(逆向顺序串联连接)。
输出到第一延迟线101B的参考时钟108经延迟后输出，第一单个延迟线101B的输出信号传送到NAND门51。通过相应于第一单个延迟电路的第一级连接的最后一级连接(图3A中的最左边)的第一单个延迟电路将信号传送到NAND门51。
NAND门51在输入到其上的数据107和第一延迟线101B的输出信号之间进行NAND，并将NAND运算的结果作为第一时钟A输出到脉冲合并电路5。
第二同步延迟电路102包括第二延迟线102A，由至少一个第二单个延迟电路102AT组成；第二选择电路阵列104，由至少一个第二单个选择电路104T组成；一个第二延迟线102B，由至少一个第二单个延迟电路102BT组成；以及NAND门52，用于执行NAND运算。
参考时钟108输入到第二同步延迟电路102的第二单个延迟线102A，并由该延迟线延迟后输出。
由反相器15对数据107进行反相获得的信号输入到第二选择电路阵列104。如果输入信号为高，即，如果数据107处于低逻辑电平，每个组成第二选择电路阵列104的第二单个选择电路104T变得导电，
由每个组成第二延迟线102A的第二单个延迟电路102AT输出的参考时钟108通过该电路阵列104，并输出到第二延迟线102B。
输出到第二延迟线102B的参考时钟108经过第二延迟线102B输出，并且第二延迟线102B的输出传送到NAND门52。
NAND门52在输入到其上的由反相器对数据107进行反相而获得的信号和第二单个延迟线102B的输出信号之间进行NAND，并将NAND运算的结果作为第二时钟B输出到脉冲合并电路5。
于是，在图3A中显示的第二个实施例中，与第一个实施例类似，时钟恢复电路包括第一同步延迟电路101、第二同步延迟电路102、延迟电路105和锁存电路106。至于数据信号电平的高/低关系，第二同步延迟电路102与第一同步延迟电路101为互补方式。
数据107输入到第一同步延迟电路101，由反相器15进行反相，然后输入到第二同步延迟电路102。参考时钟108输入到第一和第二同步延迟电路101、102。当数据107为高电平脉冲时，第一同步延迟电路101输出第一时钟A，其定时与数据107的上升沿同步。当数据107为低电平脉冲时，第二同步延迟电路102输出第二时钟B，其定时与数据107的下降沿同步。脉冲合并电路5将第一和第二时钟A、B合并，并输出合并信号，作为提取时钟110。
依据第二个实施例，第一同步延迟电路101由第一延迟线101A、第一选择电路阵列103和第一延迟线101B组成，第二同步延迟电路102由第二延迟线102A、第二选择电路阵列104和第二延迟线102B组成。因此，由于第一同步延迟电路101和第二同步延迟电路102在结构和操作上都相当相似(假设单个延迟电路的连接顺序相反)，所以下面只详细说明第一同步延迟电路101的操作。
如前所述，参考时钟108和数据107输入到第一同步延迟电路101。参考时钟108输入到第一延迟线101A，并通过第一延迟线101A。在此期间，当数据107经过从低电平到高电平的跃迁时，位于参考时钟108的当前位置的第一选择电路阵列103的一个第一单个选择电路103T变得导电。
未通过第一延迟线101A的参考时钟108通过第一延迟线101B从选择电路阵列103的上述位置输出到NAND门51。在数据107处于高电平期间，NAND门51允许参考时钟108通过并将第一时钟A输出到脉冲合并电路5。
脉冲合并电路5输出提取时钟110，将提取时钟110传送到由D-F/F组成的锁存电路106。
数据107通过延迟电路105也输入到该锁存电路106，并且基于提取时钟110被锁存。锁存数据作为再生数据109与提取时钟110一起传送到下一级。
下面将参考图3B说明图3A中显示的依据本发明的时钟恢复电路的第二个实施例中的每个信号的时序，其中图3B是有关信号的时序图。
图3B显示了参考时钟108、数据107、第一时钟A、第二时钟B、提取时钟110和再生数据109的时序。
如图3B所示，当数据107处于高逻辑电平时，与参考时钟108的上升沿同步输出第一时钟A，而当数据107处于低逻辑电平时，与参考时钟108的下降沿同步输出第二时钟B。因此，提取时钟110与数据107同步，再生数据109也与数据107同步。
因此，依据第二个实施例，在时钟恢复电路中的提取时钟110与数据107的同步由逻辑电路来实现。结果，不易发生由于电压波动等出现的同步错误，并且可以缩短同步时间。[第三个实施例]
下面将参考图4A和4B说明依据本发明的时钟恢复电路的第三个实施例。图4A是显示依据本发明的时钟恢复电路的第三个实施例的电路图，图4B是与图4A中所示时钟恢复电路有关的各种信号的时序图。在图4A和4B中，与图2A和2B中显示的第一个实施例中相同的部分和信号用相似的标号来代表。
如图4A所示，依据本发明的第三个实施例的时钟恢复电路包括：同步延迟电路100，参考时钟108输入到其上；一个第一振荡器101H，数据107输入到其上，用于输出第一时钟A；一个第二振荡器102H，由反相器15对数据107进行反相获得的信号(反相数据)输入到其上，用于输出第二时钟B；反相器15，数据107输入到其上，用于对数据反相并输出反相数据；脉冲合并电路5，用于合并第一时钟A和第二时钟B，并输出结果，作为提取时钟110；延迟电路105，数据107输入到其上，用于延迟该输入数据并输出；以及包括一个数据类型触发器的锁存电路106，具有输入由脉冲合并电路5输出的提取时钟110的数据端，响应于该提取时钟110，数据类型触发器锁存由延迟电路105输出的数据，并输出该锁存数据，作为再生数据。
同步延迟电路100包括一个第一延迟线100A，由至少一个第一单个延迟电路100T组成；以及一个第一选择电路阵列100S，由至少一个第一单个选择电路100ST组成。脉冲合并电路5最好由一个用于执行NAND运算的NAND门来实施，以便精确且容易地执行脉冲合并操作。
第一振荡器101H包括第一选择电路阵列103，由至少一个第一单个选择电路103T组成(正常顺序串联连接)；第一延迟线101A，由至少一个第一单个延迟电路101AT组成；以及第一NAND门53，用于执行NAND运算。
第二振荡器102H包括第二选择电路阵列104，由至少一个第二单个选择电路104T组成(逆向顺序串联连接)；第二延迟线102A，由至少一个第二单个延迟电路102AT组成；以及NAND门54，用于执行NAND运算。
参考时钟108输入到同步延迟电路100的第一延迟线100A，并由该第一延迟线100A延迟后输出。而且，参考时钟108也输入到同步延迟电路100的第一选择电路阵列100S，并且由每个组成第一选择电路阵列100S的第一单个选择电路100ST输出的信号输入到第一和第二振荡器101H、102H。
数据107输入到第一振荡器101H的NAND门53。而且，由每个组成同步延迟电路100的第一选择电路阵列100S的第一单个选择电路100ST输出的信号输入到各个组成第一振荡器101H的第一选择电路阵列103的第一单个选择电路103T。NAND门53的输出信号也输入到每个组成第一振荡器101H的第一选择电路阵列103的第一单个选择电路103T。由每个组成第一振荡器101H的第一选择电路阵列103的第一单个选择电路103T输出的信号输入到由至少一个第一单个延迟电路101AT组成的第一延迟线101A。将输入到第一延迟线101A的信号输出到NAND门53。
将数据107和由第一延迟线101A输出的信号输入到NAND门53，NAND门53在这些信号之间进行NAND运算，并向脉冲合并电路5输出第一时钟A。
由反相器15对数据107反相获得的信号(反相数据)输入到第二振荡器102H的NAND门54。而且，由同步延迟电路100的第一选择电路阵列100S输出的信号输入到第二振荡器102H的由至少一个第二单个选择电路104T组成的第二选择电路阵列104。另外，将NAND门54的输出信号输入到组成第二选择电路阵列104的第二单个选择电路104T。
由第二选择电路阵列104输出的信号输入到第二延迟线102A。在第二延迟线102A上的信号输出到NAND门54。
于是，第三个实施例在某些方面与第一和第二个实施例有些不同，由同步延迟电路100、第一振荡器101H、第二振荡器102H、延迟电路105和锁存电路106组成。
下面详细说明依据第三个实施例的时钟恢复电路的操作。
数据107输入到第一振荡器101H，并且将通过对数据107进行反相获得的信号输入到第二振荡器102H。参考时钟108输入到同步延迟电路100。组成第一和第二振荡器101H、102H的单元数目和其振荡周期由两个连续脉冲的脉冲间隔来确定。
当数据107为高电平脉冲时，第一振荡器101H输出第一时钟A，其定时与数据107的上升沿同步。当数据107为低电平脉冲时，第二振荡器102H输出第二时钟B，其定时与数据107的下降沿同步。脉冲合并电路5将第一和第二时钟A、B合并，并输出合并信号，作为提取时钟110。
与在第一和第二个实施例中相同，将提取时钟110输出到由D-F/F组成的锁存电路106，数据107通过延迟电路105也输入到锁存电路106上。输入数据由锁存电路106根据提取时钟110锁存，并作为再生数据109，与提取时钟110一起输出到下一级。
下面将参考图4B说明图4A中显示的依据本发明的时钟恢复电路的第三个实施例中的每个信号的时序，其中图4B是有关信号的时序图。
图4B显示了参考时钟108、数据107、第一时钟A、第二时钟B、提取时钟110和再生数据109的时序。
如图4B所示，当数据107处于高逻辑电平时，与参考时钟108的上升沿同步输出第一时钟A，而当数据107处于低逻辑电平时，与参考时钟108的下降沿同步输出第二时钟B。因此，提取时钟110与数据107同步，再生数据109也与数据107同步。
因此，依据第三个实施例，在时钟恢复电路中的提取时钟110与数据107的同步由逻辑电路来实现。结果，不易发生由于电压波动等出现的同步错误，并且可以缩短同步时间。[第四个实施例]
下面将参考图5A和5B说明依据本发明的时钟恢复电路的第四个实施例。图5A是显示依据本发明的时钟恢复电路的第四个实施例的电路图，图5B是与图5A中所示时钟恢复电路有关的各种信号的时序图。在图5A和5B中，与图4A和4B中显示的第三个实施例中相同的部分和信号用相似的标号来代表。
如图5A所示，依据本发明的第四个实施例的时钟恢复电路包括：同步延迟电路100，数据107输入到其上；第一振荡器101H，数据107输入到其上，用于输出第一时钟A；反相器15，用于对数据107反相并输出；第二振荡器102H，由反相器15对数据107进行反相获得的信号输入到其上，用于输出第二时钟B；脉冲合并电路5，用于合并第一时钟A和第二时钟B，并输出结果，作为提取时钟110；延迟电路105，数据107输入到其上，用于延迟该输入数据并输出；以及包括数据类型触发器的锁存电路106，具有输入由脉冲合并电路5输出的提取时钟110的数据端。
同步延迟电路100包括第一延迟线100A，由至少一个第一单个延迟电路100T组成；以及第一选择电路阵列100S，由每个组成第一延迟线100A的第一单个延迟电路100T输出的信号输入到其上，由至少一个第一单个选择电路100ST组成。脉冲合并电路5最好由一个用于执行NAND运算的NAND门来实施，以便精确且容易地执行脉冲合并操作。
第一振荡器101H包括第一选择电路阵列103，由至少一个第一单个选择电路103T组成；两个第一延迟线101A，由每个组成第一选择电路阵列103的第一单个选择电路103T输出的信号输入到其上，每个第一延迟线101A由至少一个第一单个延迟电路101AT组成；以及NAND门55，用于执行NAND运算。
第二振荡器102H包括第二选择电路阵列104，由第一选择电路阵列100S输出的信号输入到其上，由至少一个第二单个选择电路104T组成；两个第二延迟线102A，由每个组成第二选择电路阵列104的第二单个选择电路104T输出的信号输入到其上，每个第二延迟线102A由至少一个第二单个延迟电路102AT组成；以及NAND门56，用于执行NAND运算。
数据107输入到同步延迟电路100的第一延迟线100A，并由该第一延迟线100A延迟后输出。而且，由每个组成第一延迟线100A的第一单个延迟电路100T输出的信号和数据107也输入到第一选择电路阵列100S，并且每个组成第一选择电路阵列100S的第一单个选择电路100ST将其信号输出到第一和第二振荡器101H、102H。
数据107输入到第一振荡器101H的NAND门55。而且，由同步延迟电路100的第一选择电路阵列100S输出的每个信号输入到第一振荡器101H的第一选择电路阵列103，并且，由组成第一选择电路阵列103的第一单个选择电路103T输出的信号交替地输入到两个第一延迟线101A。在两个第一延迟线101A上的信号输出到NAND门55。后者向脉冲合并电路5输出第一时钟A。
第一和第二延迟线的连接顺序分别与第一和第二单个选择电路的连接顺序相反。于是，第一或第二单个延迟电路的最后一个相应于第一单个选择电路的第一个。这种连接顺序与图3A和图4A中的类似。因此，第一个出现的改变将导致在相应步骤的改变。
由反相器15对数据107反相获得的信号(反相数据)输入到第二振荡器102H。而且，由同步延迟电路100的第一选择电路阵列100S输出的每个信号输入到第二振荡器102H的第二选择电路阵列104，并且由组成第二选择电路阵列104的第二单个选择电路104T输出的信号交替地输入到两个第二延迟线102A。在两个第二延迟线102A上的信号输出到NAND门56。后者向脉冲合并电路5输出第二时钟B。
由第一振荡器101H输出的第一时钟A和由第二振荡器102H输出的第二时钟B输入到脉冲合并电路5，脉冲合并电路5将这些时钟合并，并输出结果，作为提取时钟110。
于是，与第三个实施例的情况相同，依据第四个实施例的时钟恢复电路包括同步延迟电路100、第一振荡器101H、第二振荡器102H、延迟电路105和锁存电路106。数据输入到第一振荡器101H，在反相之后，输入到第二振荡器102H。
然而，在第四个实施例中，不存在参考时钟108。确定组成第一和第二振荡器101H、102H的第一和第二延迟线101A、102A的单元的个数和振荡周期，以便获得等于输入到同步延迟电路100的数据107的最小间距(pitch)的一半的周期(在显示的实施例中)。然而，采用更多个数的单元，也可以选择比这个周期更短的周期。
下面详细说明依据第四个实施例的时钟恢复电路的操作。
当数据107为高电平脉冲时，第一振荡器101H输出第一时钟A，其定时与数据107的上升沿同步。当数据107为低电平脉冲时，第二振荡器102H输出第二时钟B，其定时与数据107的下降沿同步。脉冲合并电路5将第一和第二时钟A、B合并，并输出合并信号，作为提取时钟110。
与在第一到第三个实施例中相同，在第四个实施例中的提取时钟110输出到锁存电路106，数据107通过延迟电路105也输入到锁存电路106上。输入数据由提取时钟110锁存，并作为再生数据109，与提取时钟110一起输出到下一级。
下面将参考图5B说明图5A中显示的依据本发明的时钟恢复电路的第四个实施例中的每个信号的时序，其中图5B是有关信号的时序图。
图5B显示了数据107、第一时钟A、第二时钟B、提取时钟110和再生数据109的时序。
如图5B所示，当数据107处于高逻辑电平时，与参考时钟108的上升沿同步输出第一时钟A，而当数据107处于低逻辑电平时，与参考时钟108的下降沿同步输出第二时钟B。提取时钟110与数据107同步，再生数据109也与数据107同步。另外，数据107带有一个前置段(preamble)。
因此，依据第四个实施例，在时钟恢复电路中的提取时钟110与数据107的同步由逻辑电路来实现。结果，不易发生由于电压波动等出现的同步错误，并且可以缩短同步时间。
因此，如上所述，依据本发明，在同步延迟电路中从一个参考时钟和数据信号的最小脉冲或者从数据信号的最小脉冲间距再生出一个时钟。结果，可以提供一种时钟恢复电路，在该电路中，同步状态可以由一个单个最小数据脉冲来获得，从而可以缩短同步时间。
依据整个公开文本和附带的权利要求书，在不偏离本发明的精神和范围的情况下可以得出本发明的许多明显的广泛的不同实施例，因此应该理解，本发明并不仅限于这些特定的实施例。

Claims (16)

1.一种时钟恢复电路，包括：
(a)一个第一同步延迟电路，参考时钟和数据输入到其上，用于输出第一时钟；
(b)一个反相器，用于对所述数据反相并输出反相数据；
(c)一个第二同步延迟电路，参考时钟和反相数据输入到其上，用于输出第二时钟；
(d)一个延迟电路，数据输入到其上，用于输出延迟后的数据；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟，作为提取时钟输出该结果；以及
(f)一个数据类型触发器，具有输入提取时钟的时钟端，用于锁存延迟的数据，并输出该锁存数据，作为再生数据；
(g)其中，所述第一同步延迟电路包括：
(g1)一个第一延迟线，参考时钟输入到其上，该第一延迟线包括至少一个第一单个延迟电路；
(g2)一个第一选择电路阵列，包括至少一个第一单个选择电路，由各个第一单个延迟电路输出的参考时钟输入到第一选择电路阵列上，并且第一单个选择电路基于数据变得导电，以产生第一产生参考时钟；以及
(g3)一个第一NAND门，所述数据和由所述第一选择数据阵列输出的第一产生参考时钟输入到其上，用于输出第一时钟；以及
(h)其中所述第二同步延迟电路包括：
(h1)一个第二延迟线，参考时钟输入到其上，该第二延迟线包括至少一个第二单个延迟电路；
(h2)一个第二选择电路阵列，包括至少一个第二单个选择电路，由各个第二单个延迟电路输出的参考时钟输入到第二选择电路阵列上，并且第四单个选择电路基于反相数据变得导电，以产生第二产生参考时钟；以及
(h3)一个第二NAND门，反相的数据和第二产生参考时钟输入到其上，用于输出第二时钟。
2.如权利要求1所述的时钟恢复电路，其特征在于：所述脉冲合并电路是一第三NAND门。
3.一种时钟恢复电路，包括：
(a)一个第一同步延迟电路，参考时钟和数据输入到其上，用于输出第一时钟；
(b)一个反相器，用于对所述数据反相并输出反相数据；
(c)一个第二同步延迟电路，参考时钟和反相数据输入到其上，用于输出第二时钟；
(d)一个延迟电路，数据输入到其上，用于输出延迟后的数据；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟，并输出结果，作为提取时钟；以及
(f)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟的数据，并输出该锁存数据作为再生数据；
(g)其中，所述第一同步延迟电路包括：
(g1)一个第一延迟线，参考时钟输入到其上，该第一延迟线包括至少一个第一单个延迟电路；
(g2)一个第一选择电路阵列，包括至少一个第一单个选择电路，参考时钟和由相应一个第一单个延迟电路输出的参考时钟输入到第一选择电路阵列上，并且第一单个选择电路基于数据变得导电，以产生第一产生参考时钟；
(g3)一个第二延迟线，由每个第一单个选择电路输出的时钟输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及
(g4)一个第一NAND门，数据和第一产生参考时钟输入到其上；以及
(h)其中所述第二同步延迟电路包括：
(h1)一个第三延迟线，参考时钟输入到其上，该第三延迟线包括至少一个第三单个延迟电路；
(h2)一个第二选择电路阵列，包括至少一个第二单个选择电路，参考时钟和由相应一个第三单个延迟电路输出的参考时钟输入到第二选择电路阵列上，并且第二单个选择电路基于反相数据变得导电，以产生第二产生参考时钟；
(h3)一个第四延迟线，由相应一个第二单个选择电路输出的参考时钟输入到其上，该第四延迟线包括至少一个第四单个延迟电路；和
(h4)一个第二NAND门，反相数据和第二产生参考时钟输入到其上。
4.如权利要求3所述的时钟恢复电路，其特征在于：所述脉冲合并电路包括一个第三NAND门。
5.一种时钟恢复电路，包括：
(a)一个同步延迟电路，参考时钟输入到其上；
(b)一个第一振荡器，数据输入到其上，用于输出第一时钟；
(c)一个反相器，用于对数据反相并输出反相数据；
(d)一个第二振荡器，反相数据输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，用于合并由所述第一振荡器输出的第一时钟和由所述第二振荡器输出的第二时钟，并输出结果，作为提取时钟；
(f)一个延迟电路，数据输入到其上，用于输出延迟后的数据；和
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存被延迟的数据，并输出该锁存数据，作为再生数据；
(h)其中，所述同步延迟电路包括：
(h1)一个第一延迟线，参考时钟输入到其上，该第一延迟线包括至少一个第一单个延迟电路；以及
(h2)一个第一选择电路阵列，包括至少一个第一单个选择电路，参考时钟和相应的一个第一单个延迟电路输出的参考时钟输入到其上；
(i)所述第一振荡器具有：
(i1)一个第二选择电路阵列，由相应一个第一单个选择电路输出的参考时钟输入到其上，该第二选择电路阵列包括至少一个第二单个选择电路；
(i2)一个第二延迟线，由每个第二单个选择电路输出的参考时钟输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及
(i3)一个第一NAND门，数据和第二延迟线输出的参考时钟输入到其上，用于向所述脉冲合并电路输出第一时钟；以及
(j)其中所述第二振荡器包括：
(j1)一个第三选择电路阵列，由每个第一单个选择电路输出的参考时钟输入到其上，该第三选择电路阵列包括至少一个第三单个选择电路；
(j2)一个第三延迟线，由每个第三单个选择电路输出的参考时钟输入到其上，该第三延迟线包括至少一个第三单个延迟电路；以及
(j3)一个第二NAND门，反相数据和由所述第三延迟线输出的参考时钟输入到其上，用于向所述脉冲合并电路输出第二时钟。
6.如权利要求5所述的时钟恢复电路，其特征在于：所述脉冲合并电路是第三NAND门。
7.一种时钟恢复电路，包括：
(a)一个同步延迟电路，数据输入到其上；
(b)一个第一振荡器，数据输入到其上，用于输出第一时钟；
(c)一个反相器，数据输入到其上，用于输出反相数据；
(d)一个第二振荡器，反相数据输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟并输出结果，作为提取时钟；
(f)一个延迟电路，数据输入到其上，用于输出延迟后的数据；和
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟后的数据，并输出该锁存数据，作为再生数据；
(h)其中，所述同步延迟电路包括：
(h1)一个第一延迟线，数据输入到其上，该第一延迟线包括至少一个第一单个延迟电路；以及
(h2)一个第一选择电路阵列，包括至少一个第一单个选择电路，数据和由相应的一个第一单个延迟电路输出的数据输入到该第一单个选择电路上；
(i)其中所述第一振荡器包括：
(i1)一个第二选择电路阵列，由每个第一单个选择电路输出的数据输入到其上，该第一选择电路阵列包括至少一个第二单个选择电路；
(i2)两个第二延迟线，由第二单个选择电路输出的数据输入到其上，该第二延迟线包括至少一个第二单个延迟电路；以及
(i3)一个第一NAND门，反相数据和由所述双第二延迟线输出的数据输入到其上，用于向所述脉冲合并电路输出第一时钟；以及
(j)其中所述第二振荡器包括：
(j1)一个第三选择电路阵列，由每个第一单个选择电路输出的数据输入到其上，该第三选择电路阵列包括至少一个第三单个选择电路；
(j2)两个第三延迟线，由每个第三单个选择电路输出的数据输入到其上，该第三延迟线包括至少一个第三单个延迟电路；以及
(j3)一个第二NAND门，数据和由所述双第三延迟线输出的数据输入到其上，用于向所述脉冲合并电路输出第二时钟。
8.如权利要求7所述的时钟恢复电路，其特征在于：所述脉冲合并电路是第三NAND门。
9.一种时钟恢复电路，包括：
(a)一个第一同步延迟电路，一数据信号输入到其上，用于输出第一时钟；
(b)一个反相器，用于对数据信号反相并输出反相数据信号；
(c)一个第二同步延迟电路，反相数据信号输入到其上，用于输出第二时钟；
(d)一个延迟电路，数据信号输入到其上，用于输出延迟后的数据信号；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟，并输出结果，作为提取时钟；以及
(f)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟的数据信号，并输出该锁存数据信号，作为再生数据信号；
(g)其中，所述第一和第二同步延迟电路是互补同步多级延迟电路，用于在相应于所述数据信号的第一状态和第二状态的一个时间周期输出与该数据信号同步的第一和第二输出信号，作为具有比该数据信号的状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
10.如权利要求9所述的时钟恢复电路，其特征在于：所述第一和第二同步延迟电路接收具有所述脉冲信号的脉冲周期的参考时钟，用于同步。
11.如权利要求9所述的时钟恢复电路，其特征在于：所述脉冲信号的脉冲周期是数据信号的第一和第二状态的最小周期的一半。
12.如权利要求10所述的时钟恢复电路，其特征在于：每个所述同步多级延迟电路包括单个延迟电路阵列，每个延迟电路连接到单个选择电路阵列，以及
其中，将所述数据信号提供到所述单个选择电路阵列的每一个选择电路，以便允许所述单个选择电路阵列中的每一个输出产生的参考时钟，将产生的参考时钟提供到一个NAND门，NAND门进一步接收所述数据信号，并分别输出第一和第二时钟。
13.如权利要求12所述的时钟恢复电路，其特征在于：所述单个选择电路阵列以与所述单个延迟电路阵列相同的顺序进行连接。
14.如权利要求12所述的时钟恢复电路，其特征在于：所述单个选择电路阵列以与单个延迟电路阵列相反的顺序进行连接。
15.一种时钟恢复电路包括：
(a)一个同步多级延迟电路，参考时钟输入到其上；
(b)一个第一振荡器，一数据信号输入到其上，用于输出第一时钟；
(c)一个反相器，用于对数据信号反相并输出反相数据信号；
(d)一个第二振荡器，反相数据信号输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，用于合并第一时钟和第二时钟，并输出结果，作为提取时钟；
(f)一个延迟电路，数据信号输入到其上，用于输出延迟后的数据信号；以及
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟后的数据信号，并输出该锁存数据信号，作为再生数据信号；
(h)其中，所述同步多级延迟电路包括单个延迟电路的阵列，该单个延迟电路阵列的每个延迟电路提供产生的参考时钟，产生的参考时钟被提供到第一和第二振荡器的每一个，
(i)其中，所述第一和第二振荡器是互补的同步振荡器，用于在相应于所述数据信号的第一状态和第二状态的一个时间周期输出与所述数据信号同步的第一和第二输出信号，作为具有比数据信号的第一和第二状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
16.一种时钟恢复电路，包括：
(a)一个同步多级延迟电路，数据信号输入到其上；
(b)一个第一振荡器，数据信号输入到其上，用于输出第一时钟；
(c)一个反相器，数据信号输入到其上，用于输出反相数据信号；
(d)一个第二振荡器，反相数据信号输入到其上，用于输出第二时钟；
(e)一个脉冲合并电路，第一时钟和第二时钟输入到其上，用于合并第一和第二时钟，并输出结果，作为提取时钟；
(f)一个延迟电路，数据信号输入到其上，用于输出延迟后的数据信号；以及
(g)一个数据类型触发器，具有输入所提取时钟的时钟端，用于锁存延迟数据信号，并输出该锁存数据，作为再生数据信号；
(h)其中，所述同步多级延迟电路包括单个延迟电路的阵列，该单个延迟电路阵列的每个延迟电路提供产生的参考时钟，产生的参考时钟被提供到第一和第二振荡器的每一个，
(i)其中，所述第一和第二振荡器是互补的同步振荡器，用于在相应于数据信号的第一状态和第二状态的一个时间周期输出与该数据信号同步的第一和第二输出信号，作为具有比数据信号的第一和第二状态的最小周期短得多的脉冲周期的脉冲信号，以便使达到同步所需的时间周期最短。
CN98120012A 1997-09-18 1998-09-18 时钟恢复电路 Expired - Fee Related CN1089504C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP253200/97 1997-09-18
JP25320097A JP3019814B2 (ja) 1997-09-18 1997-09-18 クロックリカバリ回路

Publications (2)

Publication Number Publication Date
CN1211853A CN1211853A (zh) 1999-03-24
CN1089504C true CN1089504C (zh) 2002-08-21

Family

ID=17247953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98120012A Expired - Fee Related CN1089504C (zh) 1997-09-18 1998-09-18 时钟恢复电路

Country Status (7)

Country Link
US (1) US6275547B1 (zh)
EP (1) EP0903885B1 (zh)
JP (1) JP3019814B2 (zh)
KR (1) KR100295121B1 (zh)
CN (1) CN1089504C (zh)
DE (1) DE69833715T2 (zh)
TW (1) TW437154B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69939291D1 (de) * 1998-04-28 2008-09-25 Matsushita Electric Ind Co Ltd Eingangsschaltung
US6985547B2 (en) * 1999-09-27 2006-01-10 The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations System and method of digital system performance enhancement
US6760392B1 (en) * 1999-11-12 2004-07-06 Advanced Micro Devices, Inc. Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios
US7187721B1 (en) * 2000-02-09 2007-03-06 Rambus Inc. Transition-time control in a high-speed data transmitter
JP3386031B2 (ja) * 2000-03-06 2003-03-10 日本電気株式会社 同期遅延回路及び半導体集積回路装置
US6895188B1 (en) * 2000-04-10 2005-05-17 Sprint Communications Company L.P. Optical signal reshaping to mitigate polarization mode dispersion
US7233637B2 (en) * 2000-04-17 2007-06-19 Adaptive Networks, Inc. Wideband communication using delay line clock multiplier
ATE311691T1 (de) * 2000-05-24 2005-12-15 John W Bogdan Hochauflösende phasen- und frequenzdetektoren
US6748027B1 (en) * 2000-08-10 2004-06-08 Intel Corporation CMI signal timing recovery
US6748039B1 (en) * 2000-08-11 2004-06-08 Advanced Micro Devices, Inc. System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system
US6904537B1 (en) * 2001-08-27 2005-06-07 Network Elements, Inc. Data transmission across asynchronous time domains using phase-shifted data packet
CN1295902C (zh) * 2003-07-08 2007-01-17 上海大学 高速突发式时钟和数据恢复器
US7091764B2 (en) * 2004-11-05 2006-08-15 Infineon Technologies Ag Duty distortion detector
US7102403B2 (en) 2005-02-03 2006-09-05 Mediatek Incorporation Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
KR100734263B1 (ko) 2005-06-14 2007-07-02 삼성전자주식회사 동기화회로
JP5397025B2 (ja) * 2009-06-02 2014-01-22 ソニー株式会社 クロック再生装置および電子機器
CN101800062A (zh) * 2010-04-02 2010-08-11 福州思迈特数码科技有限公司 实现音频升频的车载dvd导航影音装置
US8922150B1 (en) * 2012-07-18 2014-12-30 The Johns Hopkins University Differential serial driver
KR102151184B1 (ko) * 2013-07-24 2020-09-02 삼성전자주식회사 클록 데이터 복원 회로 및 이를 포함하는 타이밍 컨트롤러 그리고 이의 구동 방법
KR102378768B1 (ko) * 2018-08-21 2022-03-29 한국전자통신연구원 클럭의 위상을 조정하기 위한 전자 회로
KR102635773B1 (ko) * 2018-09-13 2024-02-08 삼성전자주식회사 저장 장치
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
CN113746427B (zh) * 2021-11-05 2022-02-11 深圳飞骧科技股份有限公司 一种rc振荡电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795988A (en) * 1986-11-18 1989-01-03 Britz William J Low distortion oscillator

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975929A (en) * 1989-09-11 1990-12-04 Raynet Corp. Clock recovery apparatus
US5237290A (en) * 1992-05-08 1993-08-17 At&T Bell Laboratories Method and apparatus for clock recovery
US5592519A (en) * 1994-06-22 1997-01-07 Alcatel Network Systems, Inc. Dual frequency clock recovery using common multitap line
DE19534693A1 (de) * 1995-09-19 1997-03-20 Phoenix Contact Gmbh & Co Schaltungsanordnung zur Teilnehmersynchronisation bei asynchroner bitserieller Datenübertragung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795988A (en) * 1986-11-18 1989-01-03 Britz William J Low distortion oscillator

Also Published As

Publication number Publication date
CN1211853A (zh) 1999-03-24
EP0903885A3 (en) 2003-05-28
KR19990029900A (ko) 1999-04-26
EP0903885A2 (en) 1999-03-24
DE69833715D1 (de) 2006-05-04
JP3019814B2 (ja) 2000-03-13
JPH1198132A (ja) 1999-04-09
EP0903885B1 (en) 2006-03-08
US6275547B1 (en) 2001-08-14
TW437154B (en) 2001-05-28
KR100295121B1 (ko) 2001-07-12
DE69833715T2 (de) 2006-11-23

Similar Documents

Publication Publication Date Title
CN1089504C (zh) 时钟恢复电路
CN1166177C (zh) 电视电影视频信号检测装置
CN1131640C (zh) 像点时钟再生方法及装置
CN1144117C (zh) 控制时钟信号的方法和电路
CN100336304C (zh) 时钟控制方法及其控制电路
CN1135701C (zh) 分频器电路和数字锁相环电路
CN1716782A (zh) 能够校正工作周期的数字延迟锁定回路及其方法
CN1266904C (zh) 数据传送装置
CN1160634C (zh) 串行/并行转换电路、数据传送控制装置和电子设备
CN1114267C (zh) 由时钟信号控制的电平转换电路
CN1248823A (zh) 锁相环电路及其控制方法
CN1770329A (zh) 寄存器电路以及包括寄存器电路的同步集成电路
CN1224173C (zh) 具有开关电容器重复采样滤波器的模拟锁相环
CN1700353A (zh) 具有延迟锁定回路的存储设备
CN1797604A (zh) 半导体存储器装置的校正电路及其操作方法
CN1655279A (zh) 在半导体存储器装置中的片内终结上的模式转移电路
CN1493988A (zh) 半导体集成电路和存储器测试方法
CN1703830A (zh) 用于产生具有预定时钟信号性质的时钟信号的方法和装置
CN1941170A (zh) 延迟锁定环路电路
CN1212521A (zh) 数控振荡电路和锁相环电路
CN1977487A (zh) 相位同步电路
CN1286272C (zh) 振荡器
CN1229706C (zh) 多相时钟生成电路和时钟倍增电路
CN1795635A (zh) 信号传输装置、供电系统和串行通信装置
CN1728630A (zh) 具有数字接口的半导体器件、存储器元件与存储器模块

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030411

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20030411

Address after: Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20020821

Termination date: 20140918

EXPY Termination of patent right or utility model