CN1229706C - 多相时钟生成电路和时钟倍增电路 - Google Patents

多相时钟生成电路和时钟倍增电路 Download PDF

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CN1229706C CNB031060277A CN03106027A CN1229706C CN 1229706 C CN1229706 C CN 1229706C CN B031060277 A CNB031060277 A CN B031060277A CN 03106027 A CN03106027 A CN 03106027A CN 1229706 C CN1229706 C CN 1229706C
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Abstract

根据本发明，能够不对基准时钟频率设置制约，防止DLL电路的不正确锁定。通过检测多相时钟CK1～CK6的边沿的移动宽度，生成与从多相时钟Ck1到多相时钟CK6的延迟时间5τ对应的延迟时间检测信号DT1，根据这个延迟时间检测信号DT1，将Up1信号强制地输出到电荷泵电路CP1，并且抑制Down1信号的输出。

Description

多相时钟生成电路和时钟倍增电路
技术领域
本发明涉及多相时钟生成电路和时钟倍增电路，特别适用于DLL(延迟同步环)电路。
背景技术
在已有的时钟倍增电路中，通过对多相时钟进行波形合成得到倍增时钟。
这里，所谓的多相时钟指的是当令多相时钟的周期为T时，每个边沿移动T/N的N个时钟信号。
在多相时钟生成电路中，存在着用PLL电路的方式和用DLL电路的方式。
在用PLL电路的方式的情形中，为了生成多相时钟需要环形振荡器，但是环形振荡器中固有的低频噪声造成恶劣的影响，在多相时钟中产生跳动(时钟周期的零散)，这成为一个问题。
因此，为了抑制多相时钟的跳动，希望用DLL电路。
图10是表示用DLL电路的已有的多相时钟生成电路的构成例的方框图。图11是说明已有的多相时钟生成电路的正常锁定时的工作的定时图。此外，在图10的多相时钟生成电路中，表示N＝10的情形。
在图10中，在已有的多相时钟生成电路中，设置相位比较器PD3，电荷泵电路CP3，电容C3和电压控制延迟元件H21～H30。
这里，电压控制延迟元件H21～H30串联连接，从各电压控制延迟元件H21～H30输出多相时钟Ck1～Ck10，并且在第1段的电压控制延迟元件H21中输入基准时钟Sref，将从最后段的电压控制延迟元件H30输出的多相时钟Ck10反馈到相位比较器PD3。
而且，反馈到相位比较器PD3的多相时钟Ck10在相位比较器PD3中与基准时钟Sref比较，与多相时钟Ck10和基准时钟Sref相位移动对应，将Up3信号或Down3信号输出到电荷泵电路CP3。
在电荷泵电路CP3中，当输出Up3信号时，对电容C3进行电荷充电，当输出Down3信号时，使积蓄在电容C3中的电荷放电。
而且，电荷泵电路CP3产生与电容C3的电荷积蓄量对应的控制电压Vc，将这个控制电压Vc输出到各电压控制延迟元件H21～H30。
这里，各电压控制延迟元件H21～H30通过控制电压Vc改变延迟时间τ，通过使多相时钟Ck10和基准时钟Sref的相位一致，将各电压控制延迟元件H21～H30的延迟时间τ锁定在T/10。
结果，如图11所示，能够生成每个边沿移动T/10的10个相的多相时钟Ck1～Ck10。
这里，使多相时钟Ck10和基准时钟Sref的相位一致那样地，控制各电压控制延迟元件H21～H30的延迟时间τ，各电压控制延迟元件H21～H30的延迟时间τ不仅能够锁定在T/10上，而且也能够锁定在n·T/10(n是2以上的整数)上。
因此，各电压控制延迟元件H21～H30的延迟时间τ取得的最大值τmax超过n·T/10时，多相时钟的相位的移动量不锁定在T/10上，而是不正确地锁定在n·T/10上。
图12是说明已有的多相时钟生成电路的不正确锁定时的工作的定时图。在图12中，多相时钟Ck10和基准时钟Sref的相位一致，但是各电压控制延迟元件H21～H30的延迟时间τ锁定在2T/10上。
结果，多相时钟Ck1～Ck10的边沿移动量不锁定在T/10上，而是不正确地锁定在2T/10上。
这里，当多相时钟Ck1～Ck10的边沿移动量不正确地锁定在2T/10上时，不能够得到所要的倍增时钟。
因此，在已有的DLL电路中，通过使基准时钟Sref的频率f(＝1/T)比2/(N·τmax)小，各电压控制延迟元件H21～H30的延迟时间τ的取得的最大值τmax不超过2T/10那样地，防止不正确锁定。
但是，当为了防止不正确锁定，对基准时钟Sref的频率f设定制约时，必须与工作频率相应地设计不同的电路，一个DLL电路要通用于各种用途是困难的，这成为一个问题。
发明内容
因此，本发明的目的是提供可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定的多相时钟生成电路和时钟倍增电路。
为了解决上述课题，如果根据方案1记载的多相时钟生成电路，则它的特征是备有N段连接的电压控制延迟元件，使来自上述电压控制延迟元件的第N段的输出信号的相位和输入第1段的基准时钟的相位一致那样地，控制上述电压控制延迟元件的各段的输出信号的延迟时间的延迟时间控制装置，监视上述电压控制延迟元件的延迟时间的延迟时间监视装置，和根据由上述延迟时间监视装置对延迟时间的监视结果，控制上述电压控制延迟元件的输出信号的锁定位置的锁定位置控制装置。
从而，即便在使来自电压控制延迟元件的第N段的输出信号的相位和基准时钟的相位一致那样地，控制电压控制延迟元件的各段的输出信号的延迟时间的情形中，也可以通过监视电压控制延迟元件的延迟时间，控制电压控制延迟元件的输出信号的锁定位置。
因此，因为可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定，不需要与工作频率相应地设计不同的电路，所以可以容易地使多相时钟生成电路通用于各种用途。
又，如果根据方案2记载的多相时钟生成电路，则它的特征是上述锁定位置控制装置，使上述电压控制延迟元件的全段的延迟时间与上述基准时钟的1个周期一致那样地，控制上述电压控制延迟元件的输出信号的锁定位置。
从而，通过防止将电压控制延迟元件的全部段的延迟量锁定在基准时钟的1个周期的n(n＝2，3，4，......)倍的状态，能够锁定在基准时钟的1个周期的状态中，可以防止不正确锁定。
又，如果根据方案3记载的多相时钟生成电路，则它的特征是它备有N段连接的电压控制延迟元件，使来自上述电压控制延迟元件的第N段的输出信号的相位和输入第1段的基准时钟相位一致那样地，控制上述电压控制延迟元件的各段的输出信号的延迟时间的相位比较电路，检测上述电压控制延迟元件K(K＜N)段的延迟时间的延迟时间检测电路，判定由上述延迟时间检测电路检出的延迟时间是否在上述基准时钟的1个周期内的延迟时间判定电路，和当由上述延迟时间检测电路检出的延迟时间超过上述基准时钟的1个周期时，使由上述相位比较电路控制的延迟时间下降的延迟时间下降电路。
从而，即便在使来自上述电压控制延迟元件的第N段的输出信号的相位和基准时钟相位一致那样地，控制电压控制延迟元件的各段的输出信号的延迟量的情形中，通过防止电压控制延迟元件的K(K＜N)段的延迟时间超过基准时钟的1个周期，可以防止不正确锁定。
因此，不需要与工作频率相应地设计不同的电路，可以容易地使多相时钟生成电路通用于各种用途。
又，如果根据方案4记载的多相时钟生成电路，则它的特征是上述延迟时间检测电路检测，在将上述基准时钟的第1个脉冲输入第(i+1)段的电压控制延迟元件后，到从第(i+K-1)段的电压控制延迟元件输出上述第1个脉冲的延迟时间，当在这个检出的延迟时间内将与上述第1个脉冲连续的第2个脉冲输入第i段的电压控制延迟元件时，使由上述相位比较电路控制的延迟时间下降。
从而，因为通过检测从电压控制延迟元件输出的基准时钟的延迟时间，可以将电压控制延迟元件的延迟时间限制在所定值以下，所以在电压控制延迟元件的K段的延迟时间超过基准时钟的1个周期的状态中，能够防止锁定多相时钟生成电路，可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定。
又，如果根据方案5记载的多相时钟生成电路，则它的特征是上述延迟时间检测电路备有在每一段检测从上述电压控制延迟元件的第(i+1)段到第(i+K-1)段的(K-1)段的延迟时间的(K-1)个RS双稳态多谐振荡器电路，和取由上述RS双稳态多谐振荡器电路检出的各段延迟时间的逻辑和的或电路。
从而，即便在使来自电压控制延迟元件的K段的延迟时间超过基准时钟的1个周期的情形中，只要追加简易的电路构成，就可以正确地检测电压控制延迟元件的K段的延迟时间，能够容易地防止不正确锁定。
又，如果根据方案6记载的多相时钟生成电路，则它的特征是与1个上述电压控制延迟元件相当的最大延迟时间比上述基准时钟的1个周期短。
从而，不仅可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定，而且也可以防止使多相时钟生成电路锁定在别的工作模式上。
又，如果根据方案7记载的多相时钟生成电路，则它的特征是上述延迟时间检测电路备有将上述(K-1)段的电压控制延迟元件分成M(1≤M＜K-1)个组，对每个组检测延迟时间的M个RS双稳态多谐振荡器电路，和取由上述RS双稳态多谐振荡器电路检出的各组的延迟时间的逻辑和的或电路。
从而，可以一面实现电路构成的简略化，一面检测电压控制延迟元件的K段的延迟时间，可以容易地防止不正确锁定。
又，如果根据方案8记载的多相时钟生成电路，则它的特征是与上述1个组相当的最大延迟时间比上述基准时钟的1个周期短。
从而，不仅可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定，而且也可以一面实现电路构成的简略化，一面防止使多相时钟生成电路锁定在别的工作模式上。
又，如果根据方案9记载的多相时钟生成电路，则它的特征是上述延迟时间判定电路备有与输入上述第i段的电压控制延迟元件的脉冲同步，锁存上述或电路的输出的D双稳态多谐振荡器。
从而，通过附加简单的电路构成，可以容易地判定电压控制延迟元件的K段的延迟时间是否在基准时钟的1个周期内，并且当电压控制延迟元件的K段的延迟时间一旦超过基准时钟的1个周期时，通过可以使从或电路输出的延迟时间检测信号只保持基准时钟的1个周期，能够稳定地移动到正常的锁定状态。
又，如果根据方案10记载的多相时钟生成电路，则它的特征是上述延迟时间下降电路，在上述D双稳态多谐振荡器的输出为高电平的期间，继续由上述相位比较电路控制的延迟时间的下降。
从而，当电压控制延迟元件的K段的延迟时间超过基准时钟的1个周期时，能够使电压控制延迟元件的延迟时间下降，通过将电压控制延迟元件的延迟时间限制在所定值以下，可以容易地防止不正确锁定。
又，如果根据方案11记载的多相时钟生成电路，则它的特征是上述K比N/2大。
从而，在进入不正确锁定状态前，能够使电压控制延迟元件的K段的延迟时间超过基准时钟的1个周期，即便当每段的电压控制延迟元件的延迟时间小时，也能够防止不正确锁定。
又，如果根据方案12记载的多相时钟生成电路，则它的特征是它备有生成多相时钟的多相时钟生成电路，和根据上述多相时钟生成倍增时钟的倍增时钟生成电路，上述多相时钟生成电路备有N段连接的电压控制延迟元件，使来自上述电压控制延迟元件的第N段的相位和输入第1段的基准时钟相位一致那样地，控制上述电压控制延迟元件的各段的输出信号的延迟时间的相位比较电路，检测与上述电压控制延迟元件K(K＜N)段相当的延迟时间的延迟时间检测电路，判定由上述延迟时间检测电路检出的延迟时间是否在上述基准时钟的1个周期内的延迟时间判定电路，和当由上述延迟时间检测电路检出的延迟时间超过上述基准时钟的1个周期时，使由上述相位比较电路控制的延迟时间下降的延迟时间下降电路。
从而，因为可以将电压控制延迟元件的延迟时间限制在所定值以下，可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定，所以不需要变更多相时钟生成电路的设计，就可以构成能够在各种频率工作的时钟倍增电路。
又，因为可以在各种频率用DLL电路作为多相时钟生成电路，生成多相时钟，所以不需要使用环形振荡器，从而能够抑制跳动，可以容易地生成高品质的倍增时钟。
附图的简单说明
图1是表示与本发明的第1实施形态有关的多相时钟生成电路的构成的方框图。
图2是表示与本发明的一个实施形态有关的相位比较器的构成的方框图。
图3是说明与本发明的第1实施形态有关的多相时钟生成电路的正常锁定时的工作的定时图。
图4是说明与本发明的第1实施形态有关的多相时钟生成电路的脱离锁定时的工作的定时图。
图5是表示与本发明的第2实施形态有关的多相时钟生成电路的构成的方框图。
图6是说明与本发明的第2实施形态有关的多相时钟生成电路的正常锁定时的工作的定时图。
图7是说明与本发明的第2实施形态有关的多相时钟生成电路的脱离锁定时的工作的定时图。
图8是表示与本发明的一个实施形态有关的时钟倍增电路的构成的方框图。
图9是表示与本发明的一个实施形态有关的时钟倍增电路的工作的定时图。
图10是表示已有的多相时钟生成电路的构成的方框图。
图11是说明已有的多相时钟生成电路的正常锁定时的工作的定时图。
图12是说明已有的多相时钟生成电路的不正确锁定时的工作的定时图。
发明的具体实施方式
下面，我们一面参照附图一面说明与本发明的实施形态有关的多相时钟生成电路和时钟倍增电路。
图1是表示与本发明的第1实施形态有关的多相时钟生成电路的构成的方框图。
在图1中，在多相时钟生成电路中，设置相位比较器PD1，电荷泵电路CP1，电容C1和电压控制延迟元件H1～H10，构成DLL电路，并且，进一步设置RS双稳态多谐振荡器电路FF1～FF5，或电路U1和D双稳态多谐振荡器电路FF 6。
这里，电压控制延迟元件H1～H10串联连接，从各电压控制延迟元件H1～H10输出多相时钟Ck1～Ck10，并且在第1段的电压控制延迟元件H1中输入基准时钟Sref，将从最后段的电压控制延迟元件H10输出的多相时钟Ck10反馈到相位比较器PD1。
又，分别将从电压控制延迟元件H1，H2输出的多相时钟Ck1，CK2输入到RS双稳态多谐振荡器电路FF1的S，R输入端子，分别将从电压控制延迟元件H2，H3输出的多相时钟Ck2，CK3输入到RS双稳态多谐振荡器电路FF2的S，R输入端子，分别将从电压控制延迟元件H3，H4输出的多相时钟Ck3，CK4输入到RS双稳态多谐振荡器电路FF3的S，R输入端子，分别将从电压控制延迟元件H4，H5输出的多相时钟Ck4，CK5输入到RS双稳态多谐振荡器电路FF4的S，R输入端子，分别将从电压控制延迟元件H5，H6输出的多相时钟Ck5，CK6输入到RS双稳态多谐振荡器电路FF5的S，R输入端子，将从各RS双稳态多谐振荡器电路FF1～FF5的输出的脉冲信号D1～D5输入到或电路U1。
又，将从或电路U1输出的延迟时间检测信号DT1输入到D双稳态多谐振荡器电路FF6的D输入端子，并且将基准时钟Sref输入到D双稳态多谐振荡器电路FF6的时钟端子CK，从D双稳态多谐振荡器电路FF6的Q输出端子，将控制信号OV1输入到相位比较器PD1。
而且，反馈到相位比较器PD1的多相时钟Ck10在相位比较器PD1中与基准时钟Sref进行比较，与多相时钟Ck10和基准时钟Sref的相位移动对应，将Up1信号或Down1信号输出到电荷泵电路CP1。
例如，相位比较器PD1，如果多相时钟Ck10的边沿对于基准时钟Sref的边沿发生延迟，则输出Up1信号，如果多相时钟Ck10的边沿对于基准时钟Sref的边沿发生超前，则输出Down1信号。
在电荷泵电路CP1中，当输出Up1信号时，对电容C1进行电荷充电，当输出Down1信号时，使积蓄在电容C1中的电荷放电。而且，使电荷泵电路CP1产生与电容C1的电荷积蓄量对应的控制电压Vc，并将这个控制电压Vc输出到各电压控制延迟元件H1～H10。
这里，各电压控制延迟元件H1～H10，通过控制电压Vc改变延迟时间τ，使多相时钟Ck10和基准时钟Sref的相位一致，将各电压控制延迟元件H1～H10的延迟时间τ锁定在T/10上。
结果，从各电压控制延迟元件H1～H10输出每个边沿移动T/10的10相的多相时钟Ck1～Ck10。
另一方面，从RS双稳态多谐振荡器电路FF1输出与多相时钟Ck1，CK2的边沿的移动宽度对应的脉冲信号D1，从RS双稳态多谐振荡器电路FF2输出与多相时钟Ck2，CK3的边沿的移动宽度对应的脉冲信号D2，从RS双稳态多谐振荡器电路FF3输出与多相时钟Ck3，CK4的边沿的移动宽度对应的脉冲信号D3，从RS双稳态多谐振荡器电路FF4输出与多相时钟Ck4，CK5的边沿的移动宽度对应的脉冲信号D4，从RS双稳态多谐振荡器电路FF5输出与多相时钟Ck5，CK6的边沿的移动宽度对应的脉冲信号D5。
而且，从各RS双稳态多谐振荡器电路FF1～FF5输出的脉冲信号D1～D5，在或电路U1中实施逻辑和，生成与从多相时钟Ck1到多相时钟CK6的延迟时间5τ对应的延迟时间检测信号DT1。
而且，将由或电路U1生成的延迟时间检测信号DT1输出到D双稳态多谐振荡器电路FF6，与基准时钟Sref同步，锁存延迟时间检测信号DT1。
而且，当将延迟时间检测信号DT1锁存在D双稳态多谐振荡器电路FF6中时，将与这个延迟时间检测信号DT1对应的控制信号OV1输出到相位比较器PD1，控制由相位比较器PD1生成的Up1信号和Down1信号的输出。
例如，当多相时钟Ck1～Ck10的延迟时间τ变长，接近锁定在基准时钟的周期T的2倍的状态时，多相时钟Ck1～Ck6的边沿的移动量变大，从各RS双稳态多谐振荡器电路FF1～FF5输出的脉冲信号D1～D5的宽度也变大。
因此，因为从或电路U1输出的延迟时间检测信号DT1的宽度也变大，与基准时钟Sref同步，锁存延迟时间检测信号DT1，所以从D双稳态多谐振荡器电路FF6输出控制信号OV1。
这里，当假定控制信号Vc越大，各电压控制延迟元件H1～H10的延迟时间τ变得越短时，相位比较器PD1，当从D双稳态多谐振荡器电路FF6输出控制信号OV1时，将Up1信号强制地输出到电荷泵电路CP1，同时抑制Down1信号的输出，使从电荷泵电路CP1输出的控制信号Vc变大。
结果，各电压控制延迟元件H1～H10的延迟时间τ变短，电压控制延迟元件H1～H10的延迟时间τ的总计10τ接近基准时钟S ref的周期T。
因此，可以防止锁定在基准时钟的周期T的n(n＝2，3，4，......)倍上，并锁定在基准时钟的周期T上，不对基准时钟的频率f(＝1/T)设置制约，就可以防止不正确锁定。
图2是表示图1的相位比较器PD1的构成的方框图。
在图2中，在相位比较器PD1中，除了图10的相位比较器PD 3外，还设置了或电路U2，变换器U4和与电路U3。
这里，将控制信号OV1输入到或电路U2，并且将来自相位比较器PD3的Up3信号输入到或电路U2，通过变换器U4将控制信号OV1输入到与电路U3，并且将来自相位比较器PD3的Down3信号输入到与电路U3。
而且，控制信号OV1成为高电平，Up1信号成为高电平，并且Down1信号成为低电平。
因此，可以将Up1信号强制地输出到电荷泵电路CP1，并且抑制Down1信号的输出，只要在图10的相位比较器PD3上附加简单的电路构成，就可以限制各电压控制延迟元件H1～H10的延迟时间τ的大小，容易地防止不正确锁定。
图3是说明与本发明的第1实施形态有关的多相时钟生成电路的正常锁定时的工作的定时图。
在图3中，正常锁定时，使电压控制延迟元件H1～H10的延迟时间τ的总计10τ与基准时钟Sref的周期T一致那样地，控制各电压控制延迟元件H1～H10的延迟时间τ。
因此，各电压控制延迟元件H1～H10的延迟时间成为τ＝T/10，从各RS双稳态多谐振荡器电路FF1～FF5输出的脉冲信号D1～D5的宽度也成为τ＝T/10。
因此，从或电路U1输出的延迟时间检测信号DT1的宽度成为5τ＝5T/10，从基准时钟Sref上升到延迟时间检测信号下降的时间Td成为6τ＝6T/10。
另一方面，从现在这次基准时钟Sref上升到下次基准时钟Sref上升的时间等于基准时钟Sref的周期T。
结果，在基准时钟Sref上升的时刻，延迟时间检测信号DT1成为低电平，从D双稳态多谐振荡器电路FF6输出控制信号OV1成为低电平。
因此，将从图2的相位比较器PD3输出的Up3信号和Down3信号，作为图1的相位比较器PD1的Up1信号和Down1信号，原封不动地输出到电荷泵电路CP1，能够维持正常锁定状态不变。
图4是说明与本发明的第1实施形态有关的多相时钟生成电路的脱离锁定时的工作的定时图。
在图4中，各电压控制延迟元件H1～H10的延迟时间τ都比T/10长，多相时钟生成电路处于脱离锁定的状态。
如果延迟时间τ进一步加长，达到2T/10，则因为相位比较器PD1不能够区别多相时钟Ck10正常锁定在基准时钟Sref的状态，所以可能陷入图12那样的不正确锁定中。
可是，如图4所示，当各电压控制延迟元件H1～H10的延迟时间τ超过T/6时，从各RS双稳态多谐振荡器电路FF1～FF5输出的脉冲信号D1～D5的宽度τ也超过T/6，从或电路U1输出的延迟时间检测信号DT1的宽度成为5τ＞5T/6。
因此，从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td成为6τ＞6T/6＝T。
结果，在基准时钟Sref上升的时刻，延迟时间检测信号DT1成为高电平，从D双稳态多谐振荡器电路FF6输出控制信号OV1成为高电平。
因此，将从D双稳态多谐振荡器电路FF6输出的高电平信号，通过图2的或电路U2，作为图1的相位比较器PD1的Up1信号输出到电荷泵电路CP1，并且将这个高电平信号在变换器U4反转后得到的低电平信号，通过图2的与电路U3，作为图1的相位比较器PD1的Down1信号，输出到电荷泵电路CP1。
因此，从控制信号Vc变大，各电压控制延迟元件H1～H10的延迟时间τ变短开始，多相时钟生成电路接近正常锁定状态。
而且，当各电压控制延迟元件H1～H10的延迟时间τ变短，从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td比基准时钟Sref的周期T小时，在基准时钟Sref上升的时刻，延迟时间检测信号DT1成为低电平，控制信号OV1回复到低电平。
因此，各电压控制延迟元件H1～H10的延迟时间τ不上升到2T/10，可以正常锁定多相时钟生成电路。
这样，如果根据上述第1实施形态，则通过对每段检测多相时钟Ck1～Ck6的边沿的移动宽度，可以检测各电压控制延迟元件H1～H10的延迟时间6τ，能够防止不正确锁定于未然。
因此，因为不需要使基准时钟Sref的频率f(＝1/T)比2/(N·τmax)小，可以将广大范围的频率输入DLL电路，所以不需要与工作频率相应地设计不同的电路，能够将一个DLL电路通用于各种用途。
但是，当各电压控制延迟元件H1～H10的延迟时间τ在基准时钟Sref的周期T以上时，从外观上看，当电压控制延迟元件H1～H10的延迟时间τ只短了基准时钟Sref的周期T时，不能够区别工作波形。
因此，即便从外观上看，是正常锁定工作，在内部，也可以设想锁定在别的工作模式，不能够在多个工作模式进行最适当的工作。
从而，即便在缓和输入到DLL电路的频率限制的情形中，最低限度，也最好使电压控制延迟元件H1～H10的延迟时间τ不超过基准时钟Sref的周期T那样地，限制频率f。
即，为了对多个工作模式实施最佳的设计，最好将输入到DLL电路的频率f的最大值限制在1/τmax。
但是，在这种情形中，与图10的构成比较，能够将输入到DLL电路的频率f的最大值扩大到N/2倍，不需要变更设计，不会改变能够将一个DLL电路用于各种用途的效果。
又，在上述第1实施形态中，我们说明了通过用5个RS双稳态多谐振荡器电路FF1～FF5，生成5个时钟信号D1～D5，检测电压控制延迟元件H2～H6的5段的延迟时间检测信号DT1的方法，但是用于检测延迟时间检测信号DT1的电压控制延迟元件H2～H6的段数不限于5段，也可以是5～8段中的任何一个。
例如，通过使RS双稳态多谐振荡器电路增加1个，将多相时钟CK6，CK7输入这个RS双稳态多谐振荡器电路的RS输入端子，将用于检测延迟时间检测信号DT1的段数设定为电压控制延迟元件H2～H7的6段。
这时，因为延迟时间检测信号DT1的宽度为6τ，所以从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td1成为7τ。
结果，当各电压控制延迟元件H1～H10的延迟时间τ超过T/7时，因为在基准时钟Sref上升的时刻，延迟时间检测信号DT1成为高电平，所以将控制信号OV1输出到相位比较器PD1。
因此，当增加用于检测延迟时间检测信号DT1的电压控制延迟元件H1～H10的段数时，能够更严格地限制各电压控制延迟元件H1～H10的延迟时间τ的上限，从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td能够增加到最大的9τ。
又，如果多相时钟的相数为N相，则从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td能够增加到最大的(N-1)τ。
另一方面，省略RS双稳态多谐振荡器电路FF4，FF5，将用于检测延迟时间检测信号DT1的段数设定为电压控制延迟元件H2～H4的3段。
这时，因为延迟时间检测信号DT1的宽度为3τ，所以从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td成为4τ。
结果，直到各电压控制延迟元件H1～H10的延迟时间τ超过T/4，因为在基准时钟Sref上升的时刻，延迟时间检测信号DT1不成为高电平，所以至此不向相位比较器PD1输出控制信号OV1。
因此，即便各电压控制延迟元件H1～H10的延迟时间τ成为T/5，因为不向相位比较器PD1输出控制信号OV1，所以也可能不正确地锁定在τ＝T/5。从而，当在基准时钟Sref上升时刻，检测延迟时间检测信号DT1的电平时，在成为不正确锁定状态前，需要使时间Td比5τ长那样地，设定用于检测延迟时间检测信号DT1的电压控制延迟元件H1～H10的段数。
如果多相时钟的相数为N相，则需要将从基准时钟Sref上升到延迟时间检测信号DT1下降的时间Td增加到(N/2)τ以上，用于检测延迟时间检测信号DT1的电压控制延迟元件H1～H10的段数需要在(N/2)以上。
图5是表示与本发明的第2实施形态有关的多相时钟生成电路的构成的方框图。
在图5中，在多相时钟生成电路中，设置相位比较器PD2，电荷泵电路CP2，电容C2和电压控制延迟元件H11～H20，构成DLL电路，并且进一步设置RS双稳态多谐振荡器电路FF11，FF12，或电路U5和D双稳态多谐振荡器电路FF13。此外，相位比较器PD2能够用与图2同样的构成。
这里，电压控制延迟元件H11～H20串联连接，从各电压控制延迟元件H11～H20输出多相时钟Ck1～Ck10，并且在第1段的电压控制延迟元件H11中输入基准时钟Sref，将从最后段的电压控制延迟元件H20输出的多相时钟Ck10反馈到相位比较器PD2。
又，分别将从电压控制延迟元件H11，H14输出的多相时钟Ck1，CK4输入到RS双稳态多谐振荡器电路FF11的S，R输入端子，分别将从电压控制延迟元件H14，H16输出的多相时钟Ck4，CK6输入到RS双稳态多谐振荡器电路FF12的S，R输入端子。
又，将从或电路U5输出的延迟时间检测信号DT2输入到D双稳态多谐振荡器电路FF13的D输入端子，并且将基准时钟Sref输入到D双稳态多谐振荡器电路FF13的时钟端子CK，从D双稳态多谐振荡器电路FF13的Q输出端子，将控制信号OV2输入到相位比较器PD2。
而且，反馈到相位比较器PD2的多相时钟Ck10在相位比较器PD2中与基准时钟Sref进行比较，与多相时钟Ck10和基准时钟Sref的相位移动对应，将Up2信号或Down2信号输出到电荷泵电路CP2。
在电荷泵电路CP2中，当输出Up2信号时，对电容C2进行充电，当输出Down2信号时，使积蓄在电容C2中的电荷放电。
而且，使电荷泵电路CP2产生与电容C2的电荷积蓄量对应的控制电压Vc，并将这个控制电压Vc输出到各电压控制延迟元件H11～H20。
这里，各电压控制延迟元件H11～H20，通过控制电压Vc改变延迟时间τ，使多相时钟Ck10和基准时钟Sref的相位一致，将各电压控制延迟元件H11～H20的延迟时间τ锁定在T/10上。
结果，从各电压控制延迟元件H11～H20输出每个相位移动T/10的10相的多相时钟Ck1～Ck10。
另一方面，从RS双稳态多谐振荡器电路FF11输出与多相时钟Ck11，CK14间的边沿的移动宽度对应的脉冲信号D11，从RS双稳态多谐振荡器电路FF12输出与多相时钟Ck14，CK16间的边沿的移动宽度对应的脉冲信号D12。
而且，从各RS双稳态多谐振荡器电路FF11，FF12输出的脉冲信号D11，D12，在或电路U5中实施逻辑和，生成与从多相时钟Ck1到多相时钟CK6的延迟时间5τ对应的延迟时间检测信号DT2。
而且，将由或电路U5生成的延迟时间检测信号DT2输出到D双稳态多谐振荡器电路FF13，与基准时钟Sref同步，锁存延迟时间检测信号DT2。
而且，当将延迟时间检测信号DT2锁存在D双稳态多谐振荡器电路FF13中时，将与这个延迟时间检测信号DT2对应的控制信号OV2输出到相位比较器PD2，控制由相位比较器PD2生成的Up2信号和Down2信号的输出。
例如，当加长多相时钟Ck1～Ck10的延迟时间τ变长，接近锁定在基准时钟的周期T的2倍的状态时，多相时钟Ck1～Ck6的边沿的移动量变大，从各RS双稳态多谐振荡器电路FF11，FF12输出的脉冲信号D11，D12的宽度也变大。
因此，因为从或电路U5输出的延迟时间检测信号DT2的宽度也变大，与基准时钟Sref同步，锁存延迟时间检测信号DT2，所以从D双稳态多谐振荡器电路FF13输出控制信号OV2。
这里，相位比较器PD2，当从D双稳态多谐振荡器电路FF13输出控制信号OV2时，将Up2信号强制地输出到电荷泵电路CP2，并且抑制Down2信号的输出，使从电荷泵电路CP2输出的控制信号Vc变大。
结果，各电压控制延迟元件H11～H20的延迟时间τ变短，电压控制延迟元件H11～H20的延迟时间τ的总计10τ接近基准时钟Sref的周期T。
因此，可以减少用于生成延迟时间检测信号DT2的RS双稳态多谐振荡器电路FF11，FF12的个数，并且通过防止锁定在基准时钟的周期T的n(n＝2，3，4，......)倍上，可以锁定在基准时钟的周期T上，不对基准时钟的频率f(＝1/N)设置制约，就可以防止不正确锁定。
图6是说明与本发明的第2实施形态有关的多相时钟生成电路的正常锁定时的工作的定时图。
在图6中，在正常锁定时，使各电压控制延迟元件H11～H20的延迟时间τ的总计10τ与基准时钟Sref的周期T一致那样地，控制各电压控制延迟元件H11～H20的延迟时间τ。
因此，各电压控制延迟元件H11～H20的延迟时间成为τ＝T/10，从各RS双稳态多谐振荡器电路FF11，FF12输出的脉冲信号D11，D12的宽度分别成为3T/10，2T/10。
因此，从或电路U5输出的延迟时间检测信号DT2的宽度成为5T/10，从基准时钟Sref上升到延迟时间检测信号DT2下降的时间Td成为6T/10。
结果，在基准时钟Sref上升的时刻，延迟时间检测信号DT2成为低电平，从D双稳态多谐振荡器电路FF13输出的控制信号OV2成为低电平。
因此，将从图2的相位比较器PD3输出的Up3信号和Down3信号，作为图5的相位比较器PD2的Up2信号和Down2信号，原封不动地输出到电荷泵电路CP2，能够维持正常锁定状态不变。
图7是说明与本发明的第1实施形态有关的多相时钟生成电路的脱离锁定时的工作的定时图。
在图7中，各电压控制延迟元件H1～H10的延迟时间τ都比T/10长，多相时钟生成电路处于脱离锁定的状态。
如果延迟时间τ进一步加长，达到2T/10，则因为相位比较器PD1不能够区别多相时钟Ck10正常锁定在基准时钟Sref的状态，所以可能陷入图12那样的不正确锁定中。
可是，如图7所示，当各电压控制延迟元件H11～H20的延迟时间τ超过T/6时，从各RS双稳态多谐振荡器电路FF11，FF12输出的脉冲信号D11～D12的宽度3τ和2τ也分别超过3T/6和2T/6，从或电路U5输出的延迟时间检测信号DT2的宽度成为5τ＞5T/6。
因此，从基准时钟Sref上升到延迟时间检测信号DT2下降的时间Td成为6τ＞6T/6＝T。
结果，在基准时钟Sref上升的时刻，延迟时间检测信号DT2成为高电平，从D双稳态多谐振荡器电路FF13输出控制信号OV2成为高电平。
因此，这个高电平信号，通过图2的或电路U2，作为图5的相位比较器PD2的Up2信号输出到电荷泵电路CP2，并且将这个高电平信号在变换器U4反转后得到的低电平信号，通过图2的与电路U3，作为图5的相位比较器PD2的Down2信号，输出到电荷泵电路CP2。
因此，从控制信号Vc变大，各电压控制延迟元件H11～H20的延迟时间τ变短开始，多相时钟生成电路接近正常锁定状态。
而且，当各电压控制延迟元件H11～H20的延迟时间τ变短，从基准时钟Sref上升到延迟时间检测信号DT2下降的时间Td比基准时钟Sref的周期T小时，在基准时钟Sref上升的时刻，延迟时间检测信号DT2成为低电平，控制信号OV2回复到低电平。
因此，各电压控制延迟元件H11～H20的延迟时间τ不上升到2T/10，可以正常锁定多相时钟生成电路。
这样，如果根据上述第2实施形态，则通过跨在多段上检测多相时钟Ck11～Ck20的边沿的移动宽度，能够减少用于生成延迟时间检测信号DT2的RS双稳态多谐振荡器电路的个数，可以使电路构成简略化。
但是，当跨在多个电压控制延迟元件H11～H20上设置RS双稳态多谐振荡器电路时，成为不能够进行正常检测的情形。
例如，当由1个RS双稳态多谐振荡器电路FF11担当3段电压控制延迟元件H12～H14的延迟时间3τ时，当3τ超过基准时钟Sref的周期T时，由这个RS双稳态多谐振荡器电路FF11检出的脉冲信号D11的宽度只比所要的值短T。
因此，当汇集并处理M个电压控制延迟元件H11～H20时，需要M·τmax比基准时钟Sref的周期T小。
又，这时能够允许的基准时钟Sref的最大值降低到1/(M·τmax)。
图8是表示与本发明的一个实施形态有关的时钟倍增电路的构成的方框图。
图9是表示与本发明的一个实施形态有关的时钟倍增电路的工作的定时图。
在图8中，在时钟倍增电路中，设置多相时钟生成电路CG，RS双稳态多谐振荡器电路FF21～FF25和或电路U6。
这里，多相时钟生成电路CG能够用图1或图5的构成，在这个多相时钟生成电路CG中，如图3所示，输入基准信号Sref，输出每个边沿移动1/10周期的10个相的多相时钟Ck1～Ck10。
而且，将多相时钟Ck1，CK2输入RS双稳态多谐振荡器电路FF21，将多相时钟Ck3，CK4输入RS双稳态多谐振荡器电路FF22，将多相时钟Ck5，CK6输入RS双稳态多谐振荡器电路FF23，将多相时钟Ck7，CK8输入RS双稳态多谐振荡器电路FF24，将多相时钟Ck9，CK10输入RS双稳态多谐振荡器电路FF25。
而且，用各RS双稳态多谐振荡器电路FF21～FF25，分别检测各多相时钟Ck1～Ck10的上升边沿，如图9所示，输出与各多相时钟Ck1～Ck10的边沿移动对应的非重叠脉冲S1～S5。
分别将这些非重叠脉冲S1～S5输出到或电路U6，在这个或电路U6中，对这些非重叠脉冲S1～S5实施逻辑和。
结果，如图9所示，通过或电路U6输出基准时钟Sref的5倍频率的倍增时钟。
因此，不用环形振荡器，就能够生成倍增时钟，可以防止发生在环形振荡器中固有的低频噪声，并且可以一面缓和基准时钟Sref的频率限制，一面防止不正确锁定，不需要变更多相时钟生成电路CG的设计，就可以构成可以在各种频率工作的时钟倍增电路。
此外，例如，当用图1的多相时钟生成电路CG构成时钟倍增电路时，也可以将图8的RS双稳态多谐振荡器电路FF21兼用作图1的RS双稳态多谐振荡器电路FF1，将图8的RS双稳态多谐振荡器电路FF22兼用作图1的RS双稳态多谐振荡器电路FF3，将图8的RS双稳态多谐振荡器电路FF23兼用作图1的RS双稳态多谐振荡器电路FF5，因此，可以减少RS双稳态多谐振荡器电路的使用个数，使电路构成简略化。
如以上说明的那样，如果根据本发明，则因为可以将电压控制延迟元件的延迟时间限制在所定值以下，可以一面缓和加在基准时钟频率上的制约，一面防止不正确锁定，所以不需要变更多相时钟生成电路的设计，就可以通用于各种用途。

Claims (10)

1.一种多相时钟生成电路，具有
N段连接的电压控制延迟元件，和
使来自上述电压控制延迟元件的第N段的输出信号的相位和输入第1段的基准时钟相位一致那样地，控制上述电压控制延迟元件的各段的输出信号的延迟时间的相位比较电路，其特征在于，具有
检测上述电压控制延迟元件K(K＜N)段的延迟时间的延迟时间检测电路，
判定由上述延迟时间检测电路检出的延迟时间是否在上述基准时钟的1个周期内的延迟时间判定电路，和
当由上述延迟时间检测电路检出的延迟时间超过上述基准时钟的1个周期时，使由上述相位比较电路控制的延迟时间下降的延迟时间下降电路。
2.权利要求项1记载的多相时钟生成电路，其特征在于，上述延迟时间检测电路检测从将上述基准时钟的第1个脉冲输入第(i+1)段的电压控制延迟元件后、到从第(i+K-1)段的电压控制延迟元件输出上述第1个脉冲的延迟时间，当在这个检出的延迟时间内将与上述第1个脉冲连续的第2个脉冲输入第i段的电压控制延迟元件时，使由上述相位比较电路控制的延迟时间下降。
3.权利要求项2记载的多相时钟生成电路，其特征在于，上述延迟时间检测电路备有
在每一段检测从上述电压控制延迟元件的第(i+1)段到第(i+K-1)段的(K-1)段的延迟时间的(K-1)个RS双稳态多谐振荡器电路，和
取由上述RS双稳态多谐振荡器电路检出的各段延迟时间的逻辑和的OR电路。
4.权利要求项1记载的多相时钟生成电路，其特征在于，与1个上述电压控制延迟元件相当的最大延迟时间比上述基准时钟的1个周期短。
5.权利要求项2记载的多相时钟生成电路，其特征在于，上述延迟时间检测电路备有将上述(K-1)段的电压控制延迟元件分成M(1≤M＜K-1)个组，对每个组检测延迟时间的M个RS双稳态多谐振荡器电路，和
取由上述RS双稳态多谐振荡器电路检出的各组的延迟时间的逻辑和的OR电路。
6.权利要求项5记载的多相时钟生成电路，其特征在于，与上述1个组相当的最大延迟时间比上述基准时钟的1个周期短。
7.权利要求项5记载的多相时钟生成电路，其特征在于，上述延迟时间判定电路备有
与输入上述第i段的电压控制延迟元件的脉冲同步，锁存上述OR电路的输出的D双稳态多谐振荡器。
8.权利要求项7记载的多相时钟生成电路，其特征在于，上述延迟时间下降电路，
在上述D双稳态多谐振荡器的输出为高电平的期间，继续由上述相位比较电路控制的延迟时间的下降。
9.权利要求项1～8中任何一项记载的多相时钟生成电路，其特征在于，上述K比N/2大。
10.一种时钟倍增电路，其特征在于，它备有
生成多相时钟的多相时钟生成电路，和
根据上述多相时钟生成倍增时钟的倍增时钟生成电路，
上述多相时钟生成电路备有
N段连接的电压控制延迟元件，和
使来自上述电压控制延迟元件的第N段的相位和输入第1段的基准时钟相位一致那样地，控制上述电压控制延迟元件的各段的输出信号的延迟时间的相位比较电路，
并具有
检测与上述电压控制延迟元件K(K＜N)段相当的延迟时间的延迟时间检测电路，
判定由上述延迟时间检测电路检出的延迟时间是否在上述基准时钟的1个周期内的延迟时间判定电路，和
当由上述延迟时间检测电路检出的延迟时间超过上述基准时钟的1个周期时，使由上述相位比较电路控制的延迟时间下降的延迟时间下降电路。
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