CN1883153A - 时钟恢复电路以及通讯装置 - Google Patents

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Abstract

本发明的一种时钟恢复电路，包括：多级第1可变延迟元件，使数据信号依次延迟第1延迟量；多级第2可变延迟元件，使时钟信号依次延迟大于第1延迟量的第2延迟量；多个定时比较器，根据因同一级第2可变延迟元件而延迟的时钟信号，对因多级第1可变延迟元件而延迟的多个数据信号进行抽样；多个EOR电路，对连续的2个定时比较器的2个抽样结果进行逻辑异或运算；以及恢复可变延迟电路，依据多个EOR电路的运算结果，使时钟信号延迟。

Description

时钟恢复电路以及通讯装置
技术领域
本发明是关于一种时钟恢复电路以及通讯装置。尤其，本发明是关于一种对时钟信号相对数据信号的时序加以调整的时钟恢复电路，以及具备该时钟恢复电路的通讯装置。
而且，本申请案与下述日本专利申请案相关。承认参照文献的编入的指定国，将下述申请案所记载的内容，以参照的形式编入本申请案，并作为本申请案记载中的一部分。
日本专利特愿2003-391456提出申请日期平成15年11月20日
背景技术
通讯LSI(large-scale integration，大规模集成电路)中，使用了时钟恢复电路，它对用以读入数据信号的时钟信号的相位加以调整。如此时钟恢复电路，将数据信号和时钟信号的相位进行比较，并利用可变延迟电路调整时钟信号的相位。先前的可变延迟电路包括：分辨能力较低且可变量较大的近似延迟(coarse delay)电路；分辨能力较高且可变量与近似延迟电路的分辨能力相同的精确延迟电路；以及对因噪音或环境条件变化而导致的传输延迟时间变动进行实时补偿的精确延迟电路。已公开了对因噪音或环境条件变化而导致的传输延迟时间变动进行实时补偿的精确延迟电路为，和PLL(Phase-Locked Loop，锁相环)电路的压控振荡器(VCO，Voltage-Controlled Oscillator)共用的可变延迟电路(例如，参照国际公开第03/036796号手册)。
然而，先前和PLL电路压控振荡器(VCO)共用的精确延迟电路中，必需仅对工艺、噪音、环境条件的变化进行补偿的可变量，因此不仅导致电路规模增大，而且会因PLL电路相位噪音的蓄积而导致数据的眼图开度(eyeopening)变窄。
发明内容
因此，本发明的目的在于提供一种可解决上述问题的时钟恢复电路以及通讯装置。该目的可通过组合申请专利范围中独立项所记载的特征而实现。而且，附属项对本发明更有利的具体例加以规定。
为实现如此目的，根据本发明第1形态，时钟恢复电路是对时钟信号相对数据信号的时序加以调整，包括：多级第1可变延迟元件，串连连接且使数据信号依次延迟第1延迟量；多级第2可变延迟元件，串连连接且使基准时钟产生电路所产生的时钟信号依次延迟大于第1延迟量的第2延迟量；多个定时比较器，根据因与各个多级第1可变延迟元件同一级的第2可变延迟元件而延迟的时钟信号，对因各个多级第1可变延迟元件而延迟的各个多个数据信号进行抽样；多个EOR(Exclusive OR，逻辑异或)电路，将连续的2个定时比较器的各自2个抽样结果设为一组，并对多个抽样结果组分别进行逻辑异或运算；定时判断部，依据多个EOR电路的各自运算结果，判断基准时钟产生电路所产生的时钟信号相对数据信号的时序；恢复可变延迟电路，依据定时判断部的判断结果，使基准时钟产生电路所产生的时钟信号延迟。
定时判断部，也可通过检测出定时比较器所接收到的时钟信号的时序，作为数据信号边缘，而判断基准时钟产生电路所产生的时钟信号相对数据信号的时序，上述定时比较器对EOR电路用于逻辑异或运算的抽样结果进行抽样，而上述EOR电路输出多个EOR电路中表示2个抽样结果相互不同的逻辑值(logical value)。
多个定时比较器也可包括：第1定时比较器群，是依据延迟时间小于等于第1延迟时间的时钟信号而对数据信号进行抽样的多个定时比较器集合；第2定时比较器群，是依据延迟时间大于等于第2延迟时间的时钟信号而对数据信号进行抽样的多个定时比较器集合；多个EOR电路也可包括：第1EOR电路群，是将具有第1定时比较器群的多个定时比较器的抽样结果用于逻辑异或运算的多个EOR电路集合；第2EOR电路群，是将具有第2定时比较器群的多个定时比较器的抽样结果用于逻辑异或运算的多个EOR电路集合；定时判断部也可包括：第10R电路，对具有第1EOR电路群的多个EOR电路的运算结果进行逻辑或运算；第20R电路，对具有第2EOR电路群的多个EOR电路的运算结果进行逻辑或运算；恢复可变延迟电路，也可依据第10R电路以及第20R电路的输出，使基准时钟产生电路所产生的时钟信号延迟量改变。
多个定时比较器还可更包括第3定时比较器群，是依据延迟时间大于第1延迟时间且小于第2延迟时间的时钟信号而对数据信号进行抽样的多个定时比较器集合；多个EOR电路还可更包括第3EOR电路群，是将具有第3定时比较器群的多个定时比较器的抽样结果用于逻辑异或运算的多个EOR电路集合；定时判断部还可更包括第30R电路，对具有第3EOR电路群的多个EOR电路的运算结果进行逻辑或运算；恢复可变延迟电路，还可于第30R电路输出逻辑或“1”时，并不使基准时钟产生电路所产生的时钟信号延迟量改变。
当多个定时比较器各自多次进行，根据多个时钟信号各自的时序，对各个多个数据信号进行抽样的动作，并且多个EOR电路各自多次进行逻辑异或运算，且第10R电路以及第20R电路各自多次进行逻辑异或运算时，定时判断部也可更包括计数器，对第10R电路以及第20R电路各自输出逻辑值“1”的次数进行计数；恢复可变延迟电路，也可依据计数器的计数值，使基准时钟产生电路所产生的时钟信号延迟量改变。
还可更包括：多级第3可变延迟元件，具有与多级第1可变延迟元件大致相同的延迟特性，串连连接且使基准时钟产生电路所产生的时钟信号依次延迟；第4可变延迟元件，并联连接于多级第3可变延迟元件，使基准时钟产生电路所产生的时钟信号延迟；相位比较器，将因多级第3可变延迟元件而延迟的时钟信号的相位，与因第4可变延迟元件而延迟的时钟信号的相位加以比较；以及第1延迟量控制部，依据相位比较器的比较结果，对多级第3可变延迟元件的延迟量，以及多级第1可变延迟元件的延迟量进行控制，可使因多级第3可变延迟元件而延迟的时钟信号的相位，以及因多级第1可变延迟元件而延迟的数据信号的相位，大致等于因第4可变延迟元件而延迟的时钟信号特定周期后的相位。
还可更包括：多级第5可变延迟元件，具有与多级第2可变延迟元件大致相同的延迟特性，串连连接且使基准时钟产生电路所产生的时钟信号依次延迟；第6可变延迟元件，并联连接于多级第5可变延迟元件，使基准时钟产生电路所产生的时钟信号延迟；相位比较器，将因多级第5可变延迟元件而延迟的时钟信号的相位，与因第6可变延迟元件而延迟的时钟信号的相位加以比较；以及第2延迟量控制部，依据相位比较器的比较结果，可使因多级第5可变延迟元件而延迟的时钟信号的相位，以及因多级第2可变延迟元件而延迟的时钟信号的相位，大致等于因第6可变延迟元件而延迟的时钟信号特定周期后的相位。
多个定时比较器各自也可包括：动态D型触发器电路(dynamic D-typeflip-flop circuit)，依据该定时比较器所接收的时钟信号，通过寄生电容(parasitic capacitance)，将从第1可变延迟元件接收来的数据信号闭锁后输出；缓冲器，使该定时比较器所接收的时钟信号延迟特定时间；以及D型触发器电路，依据因缓冲器而延迟的时钟信号，将动态D型触发器电路所输出的输出信号闭锁后输出。
根据本发明第2形态，通讯装置是以使数据信号与时钟信号同步的方式而进行处理，包括：基准时钟产生电路，产生时钟信号；时钟恢复电路，对时钟信号相对数据信号的时序进行调整；接收端逻辑电路，以使数据信号与时钟信号同步的方式而进行处理。
时钟恢复电路包括：多级第1可变延迟元件，串连连接且使数据信号依次延迟第1延迟量；多级第2可变延迟元件，串连连接且使基准时钟产生电路所产生的时钟信号依次延迟大于第1延迟量的第2延迟量；多个定时比较器，根据因与多级第1可变延迟元件各自同一级的第2可变延迟元件而延迟的时钟信号，对因各个多级第1可变延迟元件而延迟的各个多个数据信号进行抽样；多个EOR电路，将连续的2个定时比较器各自2个抽样结果设为一组，并对多个抽样结果组分别进行逻辑异或运算；定时判断部，依据多个EOR电路各自的运算结果，判断基准时钟产生电路所产生的时钟信号相对数据信号的时序；恢复可变延迟电路，依据定时判断部的判断结果，使基准时钟产生电路所产生的时钟信号延迟。
另外，上述发明概要，并未列举出本发明的全部必要特征，这些特征群的子组合体也可成为发明。
附图说明
图1是定时比较器100的一例结构图。
图2是动态D型触发器电路102的一例结构图。
图3是正反馈D型触发器电路106的一例结构图。
图4是可变延迟电路400的一例结构图。
图5是可变延迟电路500的一例结构图。
图6是相位比较器406的一例结构图。
图7是测试装置700的一例结构图。
图8是比较部712的一例结构图。
图9是测试装置900的一例结构图。
图10是信号特性检测部912的一例结构图。
图11是信号特性检测部912的相位检测动作的一个例图。
图12是信号特性检测部912的一例结构图。
图13是信号特性检测部912的边缘检测动作的一个例图。
图14是信号特性检测部912的一例结构图。
图15是信号特性检测部912的抖动测定动作的一个例图。
图16是信号特性检测部912的抖动测定动作的一个例图。
图17是通讯装置1700以及1702的一例结构图。
图18是时钟恢复电路1716的一例结构图。
图19是时钟恢复电路1716的一例结构图。
100、1014、1816  定时比较器
102、600  动态D型触发器电路
104、1404、1906  缓冲器
106、602  正反馈D型触发器电路
200  第1模拟开关
202  第1逆变器
204  第2模拟开关
206  第2逆变器
300  第3模拟开关
302  第3逆变器
304  第4模拟开关
306  第4逆变器
308  第5逆变器
310  第5模拟开关
312  第6逆变器
314  第6模拟开关
400、500  可变延迟电路
402、404、502、1000、1004、1012、1016、1018、1022、1800、1804、1814、1818、1820、1824  可变延迟元件
403、504、1002、1020、1802、1822  选择器
406、1006、1024、1806、1826  相位比较器
408、1007、1025、1808、1828  延迟量控制部
410、1008、1026、1400、1402、1810、1830、1916  计数器
412、812、1010、1028、1812、1832  DAC
700、900  测试装置
702、902  图案信号发生器
704、904  波形整形部
706、710、906、910  定时信号发生器
708、908  基准时钟产生器
712  比较部
714、914  判定部
716、916  被测试器件
800  H侧电平比较器
802  H侧定时比较器
804  L侧电平比较器
806  L侧定时比较器
912  信号特性检测部
1200  EOR电路
1406  AND
1408  计数器控制电路
1700、1702  通讯装置
1704  传输路径
1706  发送端逻辑电路
1708  发送端PLL电路
1710、1712  触发器电路
1714  接收端逻辑电路
1716  时钟恢复电路
1718  接收端PLL电路
1900  恢复可变延迟电路
1902  EOR电路
1903  定时判断部
1904  触发器电路
1908  第10R电路
1910  第30R电路
1912  第20R电路
1914  FIFO电路
C0、C1、C2、……Cn-1、Cn、STRBH、STRBL  选通信号
D、D0、D1、D2、……Dn-1、Dn  数据信号
EDG1、EDG2、EDG3、……EDGn-1、EDGn  运算结果
Q、Q0、Q1、Q2、……Qn-1、Qn  抽样结果
CK、CKN、CKP  时钟信号
H、L  电平
SH、SL  比较结果
T、T+Δt  延迟量
VOH、VOL  阈值
具体实施方式
以下，通过发明实施方式对本发明加以说明，以下实施方式并非限定申请专利范围中的发明，而且实施方式中所说明的全部特征组合并非是发明内容所必需的。
图1表示一例本发明的定时比较器100的结构。定时比较器100具有动态D型触发器电路102、缓冲器104、以及正反馈(positive feedback)D型触发器电路106，根据时钟信号(CK)对数据信号(D)进行抽样并输出。动态D型触发器电路102，依据定时比较器100接收来的时钟信号(CK)，通过寄生电容，将数据信号(D)闭锁后输出，再供给到正反馈D型触发器电路106。缓冲器104，使定时比较器100接收来的时钟信号(CK)延迟特定时间，并供给到正反馈D型触发器电路106。正反馈D型触发器电路106，依据因缓冲器104而延迟的时钟信号(CK)，通过正反馈电路，将动态D型触发器电路102所输出的输出信号闭锁后并输出。优选的是，缓冲器104的延迟时间大于等于正反馈D型触发器电路106的建立时间(setup time)。另外，正反馈D型触发器电路106是本发明的D型触发器电路的一例。
定时比较器100，因具有缓冲器104，可使动态D型触发器电路102和正反馈D型触发器电路106并不进行流水线(pipe line)动作而进行延迟线(delay line)动作。即，可使动态D型触发器电路102和正反馈D型触发器电路106以相同时钟信号进行动作。
图2表示动态D型触发器电路102的结构的一例。动态D型触发器电路102包括第1模拟开关200、第1逆变器(inverter)202、第2模拟开关204、以及第2逆变器206。第1模拟开关200，依据定时比较器100接收来的时钟信号(CK)，进行开/关控制。第1逆变器202，使经过第1模拟开关200的信号反相并将其输出。第2模拟开关204，连接于第1逆变器202后级，并依据定时比较器100接收来的时钟信号(CK)，进行与第1模拟开关200的开/关控制反相的开/关控制。第2逆变器206，使经过第2模拟开关204的信号反相并将其输出。
第1模拟开关200以及第2模拟开关204，是使用了P信道(channel)/N信道晶体管的模拟开关，且通过与CK同相位的CKP以及与CK逆相位的CKN进行开关动作。而且，第1逆变器202以及第2逆变器206是CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化半导体)逆变器。并且，动态D型触发器电路102，与第1模拟开关200以及第2模拟开关204的模拟开关，通过第1逆变器202以及第2逆变器206的栅极电容(gate capacity)以及布线电容(wiring capacity)等寄生电容，构成采样保持(sample-hold)电路。
动态D型触发器电路102，没有环路电路，因此当无法充分负载电荷时，会导致逻辑输出电平成为“H”电平与“L”电平的中间电平。然而存在如下优点，即输出中间电平的相位宽极小，且滞后宽度(hysteresis width)极小。
图3表示正反馈D型触发器电路106的结构的一例。正反馈D型触发器电路106包括第3模拟开关300、第3逆变器302、第4模拟开关304、第4逆变器306、第5逆变器308、第5模拟开关310、第6逆变器312、以及第6模拟开关314。
第3模拟开关300，依据因缓冲器104而延迟的时钟信号(CK)，进行开/关控制。第3逆变器302，使经过第3模拟开关300的信号反相并将其输出。第4模拟开关304，连接于第3逆变器302后级，并依据因缓冲器104而延迟的时钟信号(CK)，进行与第3模拟开关300的开/关控制反相的开/关控制。第4逆变器306，使经过第4模拟开关304的信号反相并将其输出。第5逆变器308，使从第3逆变器302输出的信号反相并将其输出。第5模拟开关310，连接于第5逆变器308后级，依据因缓冲器104而延迟的时钟信号，进行与第3模拟开关300的开/关控制反相的开/关控制，并将所经过的信号供给到第3逆变器302。第6逆变器312，使从第4逆变器306输出的信号反相并将其输出。第6模拟开关314，连接第6逆变器312后级，依据因缓冲器104而延迟的时钟信号(CK)，进行与第4模拟开关304的开/关控制反相的开/关控制，并将所经过的信号供给到第4逆变器306。
第3模拟开关300、第4模拟开关304、第5模拟开关310、以及第6模拟开关314，是使用了P信道/N信道晶体管的模拟开关，通过与CK同相位的CKP以及与CK逆相位的CKN进行开关动作。而且，第3逆变器302、第4逆变器306、第5逆变器308、以及第6逆变器312是CMOS逆变器。并且，正反馈D型触发器电路106，利用包含第3逆变器302、第5逆变器308、以及第5模拟开关310的环路电路，对第3模拟开关300的输出加以保持，且利用包含第4逆变器306、第6逆变器312、以及第6模拟开关314的环路电路，对第4模拟开关304的输出加以保持。
正反馈D型触发器电路106，由正反馈电路将信号放大并输出。因此，从动态D型触发器电路102输入中间电平的数据信号(D)时，将会产生滞后。然而，因为该滞后宽度是动态D型触发器电路102的逻辑输出成为中间电平的宽度，所以极小。因此，若根据本发明定时比较器100，则不会输出中间电平的逻辑输出，所以可缩短直至相位被锁定所需的时间，且可应对更高频带。
图4表示本发明可变延迟电路400的结构的一例。可变延迟电路400是DLL(Delay Lock Loop，延迟锁定环路)电路，使基准时钟信号延迟所指定的时间并将其输出。可变延迟电路400包括多级可变延迟元件402、选择器(selector)403、可变延迟元件404、相位比较器406、以及延迟量控制部408。延迟量控制部408包括计数器410以及DAC(Digital-AnalogConverter，数模转换器)412。
多级可变延迟元件402，串连连接且使基准时钟信号或者数据信号依次延迟并将其供给到选择器403。选择器403，相互独立地选择多级可变延迟元件402各自输出的多个基准时钟信号或者数据信号中的一个基准时钟信号，并将其供给到相位比较器406。而且，选择多级可变延迟元件402各自输出的多个基准时钟信号或者数据信号中的一个基准时钟信号，并将其输出到可变延迟电路400外部。可变延迟元件404，并联连接于多级可变延迟元件402，使基准时钟信号延迟。并且，相位比较器406，将由选择器403供给的因多级可变延迟元件402而延迟的基准时钟信号的相位，与因可变延迟元件404而延迟的基准时钟信号的相位加以比较。延迟量控制部408，依据相位比较器406的比较结果，对多级可变延迟元件402各自的延迟量进行控制，可使由选择器403供给的因多级可变延迟元件402而延迟的基准时钟信号的相位，大致等于因可变延迟元件404而延迟的基准时钟信号的每个特定周期的相位。
具体而言，相位比较器406，将输出警示信号(flag signal)，该警示信号表示因多级可变延迟元件402而延迟的基准时钟信号的相位，相比因可变延迟元件404而延迟的基准时钟信号的相位，是否超前或者滞后。并且，计数器410，当由相位比较器406输出的警示信号，表示由多级可变延迟元件402而延迟的基准时钟信号的相位超前时，使计数值增加，而表示滞后时，使计数值减少。并且，DAC412，依据计数器410的计数值，对多级可变延迟元件402供给控制延迟量的偏压信号(bias signal)。在此，通过下述关系式，规定一级可变延迟元件402的延迟时间。
(一级可变延迟元件402的延迟量)＝((基准时钟信号周期)-(可变延迟元件404延迟量))/(用于DLL的可变延迟元件402的级数)
根据本发明的可变延迟电路400，可将因工艺变化、电压或者温度等环境变化所导致的多级可变延迟元件402传输延迟时间的可变量，分配在DLL的锁定范围内，因此只是通过变延迟元件402具有只有(可变延迟元件404的延迟量)/(用于DLL的可变延迟元件402的级数)的可变量，就可吸收掉因工艺变化、电压或者温度等环境变化所导致的多级可变延迟元件402传输延迟时间的偏差。进而，可增大能使之延迟的基准时钟信号的周期宽度，而且即使基准时钟信号的周期改变，也不用修改电路，只是进行软件处理就可轻松应对。
图5表示本发明可变延迟电路500的结构的一例。可变延迟电路500，包含图4所示的作为一例可变延迟电路400的DLL电路，使数据信号延迟指定时间并将其输出。可变延迟电路500，除了图4所示的可变延迟电路400的结构要素以外，还具有多级可变延迟元件502以及选择器504。
多级可变延迟元件502，具有与多级可变延迟元件402大致相同的延迟特性，串连连接且使数据信号依次延迟。以用以延迟基准时钟信号周期大小的延迟时间的级数为限度，而减小可变延迟元件402的级数，由此可缩小电路规模。而且，选择器504，选择多级可变延迟元件502各自所输出的多个数据信号中的一个数据信号，并将其输出到可变延迟电路500外部。
延迟量控制部408，依据相位比较器406的比较结果，对多级可变延迟元件402各自的延迟量进行控制，可使因多级可变延迟元件402而延迟的基准时钟信号的相位，大致等于因可变延迟元件404而延迟的基准时钟信号特定周期后的相位，并且对多级可变延迟元件402各自的延迟量进行控制，可使因多级可变延迟元件502而延迟的基准时钟信号的相位，大致等于因可变延迟元件404而延迟的基准时钟信号特定周期后的相位。例如，延迟量控制部408，通过将第1控制信号供给到各个多级可变延迟元件402而控制延迟量，且通过将由第1控制信号明确规定的第2控制信号供给到各个多级可变延迟元件502而控制延迟量。另外，多级可变延迟元件502与多级可变延迟元件402为相同级数时，延迟量控制部408，也可通过将第1控制信号供给到各个多级可变延迟元件402，且将与第1控制信号相同的第2控制信号供给到各个多级可变延迟元件502，而将多级可变延迟元件402和多级可变延迟元件502的延迟量控制为大致相同。
图6表示相位比较器406的结构的一例。相位比较器406包含动态D型触发器电路600以及正反馈D型触发器电路602。动态D型触发器电路600，依据因可变延迟元件404而延迟的基准时钟信号，通过寄生电容，将因多级可变延迟元件402而延迟的基准时钟信号闭锁后输出。正反馈D型触发器电路602，依据因可变延迟元件404而延迟的基准时钟信号，通过正反馈电路，将动态D型触发器电路600所输出的输出信号闭锁后输出。
因为动态D型触发器电路600，具有与图2所示的动态D型触发器电路102相同的结构以及功能，且正反馈D型触发器电路602，具有与图3所示的正反馈D型触发器电路106相同的结构以及功能，所以省去说明。
图7表示本发明第1实施方式的测试装置700的结构的一例。测试装置700具有：图案信号发生器702、波形整形部704、定时信号发生器706、基准时钟产生器708、定时信号发生器710、比较部712、以及判定部714。图案信号发生器702，产生供给被测试器件716的数据信号，并将其供给到波形整形部704。而且，基准时钟产生器708，产生用以判定被测试器件716正常与否的期望值信号，并将其供给到判定部714。定时信号发生器706，依据基准时钟产生器708所产生的基准时钟信号而产生选通信号(strobesignal)，该选通信号表示波形整形部704将数据信号供给到被测试器件716的时序。此外，定时信号发生器710，依据基准时钟产生器708所产生的基准时钟信号而产生选通信号，该选通信号表示比较部712对由被测试器件716输出的数据信号进行抽样的时序。
波形整形部704，对图案信号发生器702所产生的数据信号的波形进行整形，并依据定时信号发生器706所产生的选通信号，将数据信号供给到被测试器件716。被测试器件716，将与所供给的数据信号相对应的数据信号输出。并且，比较部712，根据定时信号发生器710所产生的选通信号，对由被测试器件716输出的数据信号进行抽样。并且，判定部714，通过将比较部712的抽样结果，与图案信号发生器702所产生的期望值信号加以比较，而判定被测试器件716正常与否。
图8表示比较部712的结构的一例。比较部712包含H侧电平比较器800、H侧定时比较器802、L侧电平比较器804、以及L侧定时比较器806。H侧电平比较器800，将由被测试器件716输出的数据信号与H侧阈值(VOH)加以比较，并将比较结果(SH)输出。例如，H侧电平比较器800，当由被测试器件716输出的数据信号大于H侧阈值(VOH)时，输出逻辑值“0”，而当由被测试器件716输出的数据信号小于H侧阈值(VOH)时，则输出逻辑值“1”。而且，L侧电平比较器804，将由被测试器件716输出的数据信号与L侧阈值(VOL)加以比较，并将比较结果(SL)输出。例如，L侧电平比较器804，当由被测试器件716输出的数据信号小于L侧阈值(VOL)时，输出逻辑值“0”，而当由被测试器件716输出的数据信号大于L侧阈值(VOL)时，则输出逻辑值“1”。
H侧定时比较器802，根据定时信号发生器710所产生的H侧选通信号(STRBH)，对H侧电平比较器800的比较结果(SH)进行抽样，并将抽样结果输出到判定部714。而且，L侧定时比较器806，根据定时信号发生器710所产生的L侧选通信号(STRBL)，对L侧电平比较器804的比较结果(SL)进行抽样，并将抽样结果输出到判定部714。
H侧定时比较器802以及L侧定时比较器806，具有与图1所示的定时比较器100相同的结构以及功能，所以省去说明。因为H侧定时比较器802以及L侧定时比较器806，具有与图1所示的定时比较器100相同构成以及功能，由此可高精度地对由被测试器件716输出的数据信号进行抽样，所以可准确地测试被测试器件716。
图9表示本发明第2实施方式的测试装置900的结构的一例。测试装置900具备图案信号发生器902、波形整形部904、定时信号发生器906、基准时钟产生器908、定时信号发生器910、信号特性检测部912，以及判定部914。图案信号发生器902，产生供给被测试器件916的数据信号，并将其供给到波形整形部904。而且，基准时钟产生器908，产生用以判定被测试器件916正常与否的期望值信号，并将其供给到判定部914。基准时钟产生器908，产生基准时钟信号，且将其供给到定时信号发生器906、定时信号发生器910以及信号特性检测部912。定时信号发生器906，以及基准时钟产生器908所产生的基准时钟信号而产生选通信号，该选通信号表示波形整形部904将数据信号供给到被测试器件916的时序。而且，定时信号发生器910，依据基准时钟产生器908所产生的基准时钟信号而产生选通信号，该选通信号表示信号特性检测部912对由被测试器件916输出的数据信号进行抽样的时序。
波形整形部904，对图案信号发生器902所产生的数据信号波形进行整形，并依据定时信号发生器906所产生的选通信号，将数据信号供给到被测试器件916。被测试器件916，将与所供给的数据信号相对应的数据信号输出。并且，信号特性检测部912，根据定时信号发生器910所产生的选通信号，对由被测试器件916输出的数据信号进行抽样，并检测由被测试器件916输出的数据信号的信号特性。并且，判定部914，通过将信号特性检测部912的检测结果，与图案信号发生器902所产生的期望值信号加以比较，而判定被测试器件916正常与否。
图10表示一例信号特性检测部912的结构。信号特性检测部912包括多级可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、多级可变延迟元件1012、多个定时比较器1014、多级可变延迟元件1016、多级可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、以及延迟量控制部1025。延迟量控制部1007包含计数器1008以及DAC1010，延迟量控制部1025包含计数器1026以及DAC1028。另外，信号特性检测部912是本发明数据抽样装置的一例。
多级可变延迟元件1012，串连连接且使由被测试器件916输出的数据信号依次延迟延迟量T。而且，多级可变延迟元件1016，串连连接且使由定时信号发生器910输出的选通信号，依次延迟大于延迟量T的延迟量T+Δt。并且，多个定时比较器1014，根据因与各个多级可变延迟元件1012同一级的可变延迟元件1016而延迟的选通信号，将因各个多级可变延迟元件1012而延迟的各个延迟量不同的多个数据信号进行抽样。并且，信号特性检测部912，依据多个定时比较器1014各自的抽样结果，检测由被测试器件916输出的数据信号的相位。
另外，多个定时比较器1014各自具有与图1所示的定时比较器100相同的结构以及功能，根据各个延迟量不同的多个选通信号(C0、C1、C2、......Cn-1、Cn)，对各个延迟量不同的多个数据信号(D0、D1、D2、......Dn-1、Dn)进行抽样，并将抽样结果(Q0、Q1、Q2、......Qn-1、Qn)输出。如此，通过使用具有与图1所示的定时比较器100相同结构以及功能的定时比较器1014，可应对更高频带，且可使抽样信号的上升或者下降的时滞(skew)减小。
而且，多级可变延迟元件1000，串连连接且使基准时钟产生器908输出的基准时钟信号依次延迟并将其供给到选择器1002。另外，多级可变延迟元件1000，具有与多级可变延迟元件1012大致相同的延迟特性。并且，选择器1002，选择多级可变延迟元件1000各自输出的多个基准时钟信号或者数据信号中的一个基准时钟信号，并将其供给到相位比较器1006。而且，可变延迟元件1004，并联连接于多级可变延迟元件1000，使基准时钟产生器908输出的基准时钟信号延迟预先指定的延迟量，并将其供给到相位比较器1006。
相位比较器1006，将由选择器1002所供给的因多级可变延迟元件1000而延迟的基准时钟信号的相位，与因可变延迟元件1004而延迟的基准时钟信号的相位加以比较。并且，延迟量控制部1007，依据相位比较器1006的比较结果，对多级可变延迟元件1000的延迟量，以及多级可变延迟元件1012的延迟量进行控制，可使由选择器1002所供给的因多级可变延迟元件1000而延迟的基准时钟信号的相位，以及因多级可变延迟元件1012延迟的数据信号的相位，大致等于因可变延迟元件1004而延迟的基准时钟信号特定周期后的相位。
而且，多级可变延迟元件1018，串连连接且使基准时钟产生器908输出的基准时钟信号依次延迟，并将其供给到选择器1020。另外，多级可变延迟元件1018，具有与多级可变延迟元件1016大致相同的延迟特性。并且，选择器1020，选择多级可变延迟元件1018各自输出的多个基准时钟信号或者数据信号中的一个基准时钟信号，并将其供给到相位比较器1024。而且，可变延迟元件1022，并联连接于多级可变延迟元件1018，使基准时钟产生器908所输出的基准时钟信号延迟预先指定的延迟量，并将其供给到相位比较器1024。
相位比较器1024，将由选择器1020所供给的因多级可变延迟元件1018而延迟的基准时钟信号的相位，与因可变延迟元件1022而延迟的基准时钟信号的相位加以比较。并且，延迟量控制部1025，依据相位比较器1024的比较结果，对多级可变延迟元件1018的延迟量，以及多级可变延迟元件1016的延迟量进行控制，可使由选择器1020所供给的因多级可变延迟元件1018而延迟的基准时钟信号的相位，以及因多级可变延迟元件1016而延迟的数据信号的相位，大致等于因可变延迟元件1022而延迟的基准时钟信号特定周期后的相位。
另外，可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、计数器1008、DAC1010、以及可变延迟元件1012，各自具有分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502相同的结构以及功能。而且，可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、延迟量控制部1025、计数器1026、DAC1028、以及可变延迟元件1016，各自具有分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502相同的结构以及功能，并作为产生延迟时间不同的多个选通信号的多选通信号发生电路而发挥作用。
图11表示信号特性检测部912的相位检测动作的一例。图11(a)表示多个定时比较器1014的输入信号以及输出信号。图11(b)表示相位检测动作的概要。
第1级定时比较器1014，根据定时信号发生器910所产生的相位只比数据信号(D0)变化点早Tofs的选通信号(C0)，对由被测试器件916输出的数据信号(D0)进行抽样，并将抽样结果(Q0)输出。本例中，在选通信号(C0)的时序处，由于数据信号(D0)为“L”，所以抽样结果(Q0)为“L”。
第二级定时比较器1014，根据选通信号(C0)因第一级可变延迟元件1016而只延迟了延迟量T+Δt的选通信号(C1)，对数据信号(D0)因第一级可变延迟元件1012而只延迟了延迟量T的数据信号(D1)进行抽样，并将抽样结果(Q1)输出。本例中，在选通信号(C1)的时序处，由于数据信号(D1)为“L”，所以抽样结果(Q1)为“L”。
第三级定时比较器1014，根据选通信号(C1)进而因第二级可变延迟元件1016而只延迟了延迟量T+Δt的选通信号(C2)，对数据信号(D1)进而因第二级可变延迟元件1012而只延迟了延迟量T的数据信号(D2)进行抽样，并将抽样结果(Q2)输出。本例中，在选通信号(C2)的时序处，由于数据信号(D2)为“L”，所以抽样结果(Q2)为“L”。
和上述一样，多个定时比较器1014，根据各个多个选通信号(C0、C1、C2、...Cn-1、Cn)，对多个数据信号(D0、D1、D2、...Dn-1、Dn)分别进行抽样，并将抽样结果(Q0、Q1、Q2、...Qn-1、Qn)输出。
第n级定时比较器1014，根据选通信号(Cn-1)因第n级可变延迟元件1016而只延迟了延迟量T+Δt的选通信号(Cn)，对数据信号(Dn-1)因第n级可变延迟元件1012而只延迟了延迟量T的数据信号(Dn)进行抽样，并将抽样结果(Qn)输出。本例中，在选通信号(Cn)的时序处，由于数据信号(Dn)为“H”，所以抽样结果(Qn)为“H”。
即，例如判定部914，读出多个定时比较器1014的抽样结果(Q0、Q1、Q2、......Qn-1、Qn)并进行描绘，可实现与以下方式相同的功能：如图11(b)所示，跨越由被测试器件916输出的数据信号变化点，供给多个选通信号(C0、C1、C2、......Cn-1、Cn)，并根据各个多个选通信号(C0、C1、C2、......Cn-1、Cn)对数据信号进行抽样，由此检测出数据信号变化点。进而，根据本实施方式的测试装置700，经过1个测试工艺，即只是一次输出数据信号到被测试器件916，就可检测出该数据信号的相位，因此可在非常短的时间内进行被测试器件916的测试。
图12表示信号特性检测部912的结构的一例。信号特性检测部912，除了图10所示的结构要素以外，还具有多个EOR电路1200。多个EOR电路1200，将连续的2个定时比较器1014各自的2个抽样结果设为一组，分别对多个抽样结果组进行逻辑异或运算。
具体而言，第一级EOR电路1200，对第一级定时比较器1014的抽样结果(Q0)与第二级定时比较器1014的抽样结果(Q1)进行逻辑异或运算，并将运算结果(EDG1)输出。而且，第二级EOR电路1200，对第二级定时比较器1014的抽样结果(Q1)与第三级定时比较器1014的抽样结果(Q2)进行逻辑异或运算，并将运算结果(EDG2)输出。而且，第三级EOR电路1200，对第三级定时比较器1014的抽样结果(Q2)与第四级定时比较器1014的抽样结果(Q3)进行逻辑异或运算，并将运算结果(EDG3)输出。并且，第n级EOR电路1200，对第n级定时比较器1014的抽样结果(Qn-1)与n+1级定时比较器1014的抽样结果(Qn)进行逻辑异或运算，并将运算结果(EDGn)输出。另外，若多个EOR电路1200，是输出表示2个抽样结果是否互不相同的逻辑值的电路，则也可是EOR电路以外的电路。
图13表示信号特性检测部912的边缘检测动作的一例。信号特性检测部912，检测出对应于EOR电路1200的选通信号的时序，作为数据信号的边缘；EOR电路1200是多个EOR电路1200中输出表示2个抽样结果互不相同的逻辑值的电路。即，检测出定时比较器1014接收到的选通信号的时序，作为由被测试器件916输出的数据信号的边缘，定时比较器1014对EOR电路1200用于逻辑异或运算的抽样结果进行抽样，而EOR电路1200输出表示2个抽样结果互不相同的逻辑值。
例如，如图13所示，当从第一级直到第三级的定时比较器1014的抽样结果(Q0、Q1、Q2)为“L”，且第四级以后的定时比较器1014的抽样结果(Q3、Q4、Q5、Q6......)为“H”时，对第三级定时比较器1014的抽样结果(Q2)和第四级定时比较器1014的抽样结果(Q3)进行逻辑异或运算后的第三级EOR电路1200运算结果(EDG3)为“H”，即表示2个抽样结果互不相同。因此，本例中，信号特性检测部912，检测出第四级定时比较器1014接收到的选通信号(C3)的时序，作为数据信号的边缘。根据本实施方式的测试装置700，可通过硬件电路，对由被测试器件916输出的数据信号的边缘进行检测，因此可在非常短的时间内进行被测试器件916的测试。
图14表示信号特性检测部912的结构的一例。信号特性检测部912，除了图10以及图12所示的结构要素以外，还具有计数器1400、多个计数器1402、多个缓冲器1404、多个AND电路(AND circuit，与电路)1406、以及计数器控制电路1408。
计数器1400，对定时信号发生器910所产生的选通信号(C0)进行计数，并将计数值供给到计数器控制电路1408。而且，当多个定时比较器1014各自多次进行根据各个多个选通信号的时序而对各个多个数据信号进行抽样的动作，且多个EOR电路1200各自多次进行逻辑异或运算时，多个计数器1402，分别多个EOR电路1200各自输出表示2个抽样结果互不相同的逻辑值的次数进行计数。并且，信号特性检测部912，依据多个计数器1402的计数值，对被测试器件916所输出的数据信号的抖动进行测定。
具体而言，多个缓冲器1404各自，使由多级可变延迟元件1016各自输出的各个多个选通信号(C1、C2、C3、......Cn-1、Cn)延迟，并将其供给到多个AND电路1406。优选的是，多个缓冲器1404各自，使多个选通信号(C1、C2、C3、......Cn-1、Cn)，延迟大于等于多个计数器1402各自的建立时间。由此，可使多个定时比较器1014和多个计数器1402进行延迟线动作。多个AND电路1406，各自进行多个EOR电路1200各自输出的多个运算结果(EDG1、EDG2、EDG3、......EDGn-1、EDGn)，和因各个多个缓冲器1404而延迟的多个选通信号(C1、C2、C3、......Cn-1、Cn)的逻辑与运算，并将运算结果供给到各个多个计数器1402。
多个计数器1402，各自依据由多个AND电路1406各自输出的运算结果，对应于表示由被测试器件916输出的数据信号边缘的时序的各个多个选通信号，而使计数值增加。计数器控制电路1408，将使多个计数器1402开始计数的计数器控制信号供给到多个计数器1402，而且，当计数器1400计数选通信号(C0)到特定参数大小的计数值后，将使多个计数器1402停止计数的计数器控制信号供给到多个计数器1402。
图15以及图16表示信号特性检测部912的抖动测定动作的一例。图16(a)表示各个多个计数器1402与多个计数器1402的计数值的关系。图16(b)表示各个多个选通信号的时序与数据信号边缘的产生频率的关系。
如图15所示，多个定时比较器1014，根据多个选通信号，对由被测试器件916输出的各个多个数据信号进行抽样，而多个EOR电路1200，对定时比较器1014的抽样结果进行逻辑异或运算，并检测出由被测试器件916输出的数据信号的边缘而将其输出。并且，多个计数器1402，依据计数器控制电路1408所输出的计数器控制信号，相对多个数据信号，例如M个数据信号，而对多个EOR电路1200的运算结果进行计数。
并且，通过读出多个计数器1402各自的计数值并进行描绘，例如，可获得如图16(a)所示的图表。多个计数器1402，各自对应于各个多个选通信号。因此，在图16所示的图表中，将各个多个计数器1402置换为多个选通信号的时序，并将多个计数器1402各自的计数值置换为边缘的产生频率，由此可获得和图16(b)一样的，相对选通信号的数据信号的相位的频率分布(histogram)图表。由此，可测定由被测试器件916输出的数据信号的抖动。
和上述一样，可使用多个计数器1402，按照各个多个选通信号的每个时序，对由相位不同的多个选通信号各自的时序而产生的数据信号的边缘进行计数。根据本实施方式的测试装置700，可通过硬件电路，测定由被测试器件916输出的数据信号的抖动，因此可在非常短的时间内进行被测试器件916的测试。
图17表示本发明第3实施方式的通讯装置1700以及1702的结构的一例。通讯装置1700是进行高速数据传送的发送端(TX)的LSI。而且，通讯装置1702是进行高速数据传送的接收端(RX)的LSI。通讯装置1700通过传输路径1704将数据发送到通讯装置1702，而通讯装置1702通过传输路径1704从通讯装置1700接收数据。
通讯装置1700包括发送端逻辑电路1706、发送端PLL电路1708、以及触发器电路1710。发送端逻辑电路1706，产生数据信号，并将其供给到触发器电路1710。而且，发送端PLL电路1708，产生时钟信号，并将其供给到触发器电路1710。并且，触发器电路1710，使发送端逻辑电路1706所产生的数据信号，与发送端PLL电路1708所产生的时钟信号同步，并将其发送到通讯装置1702。
通讯装置1702包括触发器电路1712、接收端逻辑电路1714、时钟恢复电路1716、以及接收端PLL电路1718。接收端PLL电路1718为本发明基准时钟产生电路的一例。接收端PLL电路1718，产生时钟信号，并将其供给到时钟恢复电路1716。时钟恢复电路1716，接收由通讯装置1700发送来的数据信号，并对接收端PLL电路1718所产生的时钟信号相对数据信号的时序进行调整，且供给到触发器电路1712。并且，触发器电路1712，使由通讯装置1700发送来的数据信号，同步于时钟恢复电路1716所产生的时钟信号，并将其供给到接收端逻辑电路1714。并且，接收端逻辑电路1714，使由通讯装置1700发送来的数据信号，同步于时钟恢复电路1716所产生的时钟信号，并进行处理。
图18以及图19表示时钟恢复电路1716的结构的一例。如图18所示，时钟恢复电路1716包括多级可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、多级可变延迟元件1814、多个定时比较器1816、多级可变延迟元件1818、多级可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、以及延迟量控制部1828。延迟量控制部1808包含计数器1810以及DAC1812，而延迟量控制部1828包含计数器1830以及DAC1832。
多级可变延迟元件1814，串连连接且使由通讯装置1700发送来的数据信号依次延迟延迟量T。而且，多级可变延迟元件1818，串连连接且使接收端PLL电路1718所产生且因恢复可变延迟电路1900而延迟的时钟信号，依次延迟大于延迟量T的延迟量T+Δt。并且，多个定时比较器1816，根据因与各个多级可变延迟元件1814同一级的可变延迟元件1818而延迟的时钟信号，对因各个多级可变延迟元件1814而延迟的各个多个数据信号进行抽样。
另外，多个定时比较器1816，各自具有与图1所示的定时比较器100相同的结构以及功能，并根据各个延迟量不同的多个时钟信号(C0、C1、C2、......Cn-1、Cn)，对各个延迟量不同的多个数据信号(D0、D1、D2、......Dn-1、Dn)进行抽样，且将抽样结果(Q0、Q1、Q2、......Qn-1、Qn)输出。
而且，多级可变延迟元件1800，串连连接且使接收端PLL电路1718所产生的时钟信号依次延迟并将其供给到选择器1802。另外，多级可变延迟元件1800，具有与多级可变延迟元件1814大致相同的延迟特性。并且，选择器1802，选择多级可变延迟元件1800各自输出的多个时钟信号中的一个时钟信号，并将其供给到相位比较器1806。而且，可变延迟元件1804，并联连接于多级可变延迟元件1800，使接收端PLL电路1718所产生的时钟信号延迟预先指定的延迟量，并将其供给到相位比较器1806。
相位比较器1806，将由选择器1802所供给的因多级可变延迟元件1800而延迟的时钟信号的相位，与因可变延迟元件1804而延迟的时钟信号的相位加以比较。并且，延迟量控制部1808，依据相位比较器1806的比较结果，对多级可变延迟元件1800的延迟量，以及多级可变延迟元件1814的延迟量进行控制，可使由选择器1802所供给的因多级可变延迟元件1800而延迟的时钟信号的相位，以及因多级可变延迟元件1814而延迟的数据信号的相位，大致等于因可变延迟元件1804而延迟的时钟信号特定周期后的相位。
而且，多级可变延迟元件1820，串连连接且使接收端PLL电路1718所产生的时钟信号依次延迟并将其供给到选择器1822。另外，多级可变延迟元件1820，具有与多级可变延迟元件1818大致相同的延迟特性。并且，选择器1822，选择多级可变延迟元件1820各自输出的多个时钟信号中的一个时钟信号，并将其供给到相位比较器1826。而且，可变延迟元件1824，并联连接于多级可变延迟元件1820，使由接收端PLL电路1718输出的时钟信号延迟预先指定的延迟量，并将其供给到相位比较器1826。
相位比较器1826，将由选择器1822所供给的因多级可变延迟元件1820而延迟的时钟信号的相位，与因可变延迟元件1824而延迟的时钟信号的相位加以比较。并且，延迟量控制部1828，依据相位比较器1826的比较结果，对多级可变延迟元件1818的延迟量，以及多级可变延迟元件1820的延迟量进行控制，可使由选择器1822所供给的因多级可变延迟元件1818而延迟的时钟信号的相位，以及因多级可变延迟元件1820而延迟的数据信号的相位，大致等于因可变延迟元件1824而延迟的时钟信号特定周期后的相位。
另外，可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、计数器1810、DAC1812、以及可变延迟元件1814，各自具有分别与如图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502相同的结构以及功能。而且，可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、延迟量控制部1828、计数器1830、DAC1832、以及可变延迟元件1818，各自具有分别与如图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502相同的结构以及功能。
而且，如图19所示，时钟恢复电路1716包含恢复可变延迟电路1900、多个EOR电路1902、以及定时判断部1903。多个EOR电路1902，将连续的2个定时比较器1816各自的2个抽样结果设为一组，并分别对多个抽样结果组进行逻辑异或运算。并且，定时判断部1903，依据多个EOR电路1902各自的运算结果，判断接收端PLL电路1718所产生的因恢复可变延迟电路1900而延迟的时钟信号相对数据信号的时序。具体而言，定时判断部1903，检测出接收到的时钟信号的时序作为数据信号的边缘，定时比较器1816对EOR电路1902用于逻辑异或运算的抽样结果进行抽样，而EOR电路1902输出多个EOR电路1902中表示2个抽样结果互不相同的逻辑值，由此定时判断部1903判断由接收端PLL电路1718所产生的因恢复可变延迟电路1900而延迟的时钟信号相对数据信号的时序。并且，恢复可变延迟电路1900，依据定时判断部1903的判断结果，使接收端PLL电路1718所产生的时钟信号延迟，并将其供给到触发器电路1712。另外，多个EOR电路1902，具有与图12所示的多个EOR电路1200相同的结构以及功能。
而且，定时判断部1903包括多个触发器电路1904、缓冲器1906、第1OR电路1908、第3OR电路1910、第2OR电路1912、FIFO电路(First InFirst Out circuit，先进先出电路)1914、以及计数器1916。缓冲器1906，使最后级可变延迟元件1814所输出的时钟信号延迟，并将其供给到各个多个触发器电路1904。并且，触发器电路1904，将多个EOR电路1902的运算结果，供给到第1OR电路1908、第3OR电路1910、或者第2OR电路1912。
此处，多个定时比较器1816包括：第1定时比较器群，是依据因可变延迟元件1818而延迟的时间小于等于第1延迟时间的时钟信号，对数据信号进行抽样的多个定时比较器1816的集合；第2定时比较器群，是依据因可变延迟元件1818而延迟的时间大于等于第2延迟时间的时钟信号，对数据信号进行抽样的多个定时比较器1816的集合；以及第3定时比较器群，是依据因可变延迟元件1818而延迟的时间大于第1延迟时间且小于第2延迟时间的时钟信号，对数据信号进行抽样的多个定时比较器1816的集合。
而且，多个EOR电路1902包括：第1EOR电路群，是将具有第1定时比较器群的多个定时比较器1816的抽样结果用于逻辑异或运算的多个EOR电路1902的集合；第2EOR电路群，是将具有第2定时比较器群的多个定时比较器1816的抽样结果用于逻辑异或运算的多个EOR电路1902的集合；以及第3EOR电路群，是将具有第3定时比较器群的多个定时比较器1816的抽样结果用于逻辑异或运算的多个EOR电路1902的集合。
并且，第1OR电路1908，对具有第1EOR电路群的多个EOR电路1902的运算结果进行逻辑或运算，并供给到FIFO电路1914。而且，第3OR电路1910，对具有第2EOR电路群的多个EOR电路1902的运算结果进行逻辑或运算，并供给到FIFO电路1914。而且，第2OR电路1912，对具有第3EOR电路群的多个EOR电路1902的运算结果进行逻辑或运算，并供给到FIFO电路1914。即，当相对于时钟信号的数据信号的边缘在第1时序前面时，第1OR电路1908输出逻辑值“1”，第3OR电路1910输出逻辑值“0”，而第2OR电路1912输出逻辑值“0”。而且，当相对于时钟信号的数据信号的边缘在第1时序后面，且在第2时序前面时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“1”，而第2OR电路1912输出逻辑值“0”。而且，当相对于时钟信号的数据信号的边缘在第2时序后面时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“0”，而第2OR电路1912输出逻辑值“1”。
FIFO电路1914，将第1OR电路1908、第3OR电路1910、以及第2OR电路1912输出的逻辑值，以与因缓冲器1906而延迟的时钟信号同步的方式写入，并以与接收端PLL电路1718所产生的时钟信号同步的方式读出后，供给到计数器1916。多个定时比较器1816各自多次进行依据各个多个时钟信号的时序而对各个多个数据信号进行抽样的动作，并且多个EOR电路1902各自多次进行逻辑异或运算，第1OR电路1908、第3OR电路1910、以及第2OR电路1912各自多次进行逻辑异或运算时，计数器1916，以与接收端PLL电路1718所产生的时钟信号同步的方式，对第1OR电路1908、第3OR电路1910、以及第2OR电路1912各自输出逻辑值“1”的次数进行计数。
恢复可变延迟电路1900，依据第1OR电路1908、第3OR电路1910、以及第2OR电路1912的输出，即计数器1916的计数值，而使接收端PLL电路1718所产生的时钟信号的延迟量改变。具体而言，当与第1OR电路1908相比，第3OR电路1910以及第2OR电路1912输出较多逻辑值“1”时，恢复可变延迟电路1900将增大时钟信号延迟量；而当与第3OR电路1910相比，第1OR电路1908以及第2OR电路1912输出较多逻辑值“1”时，恢复可变延迟电路1900，不改变时钟信号的延迟量；而当与第2OR电路1912相比第1OR电路1908以及第3OR电路1910，输出较多逻辑值“1”时，则恢复可变延迟电路1900将减小时钟信号的延迟量。另外，也可不使用计数器1916，则恢复可变延迟电路1900，于第1OR电路1908输出逻辑值“1”时，增大时钟信号的延迟量，于第3OR电路1910输出逻辑值“1”时，不改变时钟信号的延迟量，于第2OR电路1912输出逻辑值“1”时，减小时钟信号的延迟量。恢复可变延迟电路1900，如上对时钟信号相对数据信号的相位加以调整，并进行BIST(Built In Self Test，内置自测试)或自动跟踪的校准，以使时钟信号的相位处于数据信号的眼状开口(eye opening)中央附近。
和上述一样，根据本实施方式的时钟恢复电路1716，可通过使用多个定时比较器1816而准确地检测出时钟信号相对数据信号的相位，进而可对时钟信号相对数据信号的相位进行跟踪，从而实时调整时钟信号的相位。因此，根据本实施方式的通讯装置1702，即使因噪音或环境条件变化导致时钟信号的相位变化，进而因传输路径1704的高频损耗等原因导致数据信号的眼状开口变小时，也可将时钟信号的相位自动调节到数据信号的眼状开口中央附近，所以可实现一直稳定的数据传送。
以上，虽然已对发明的实施方式加以说明，但是本申请案的发明技术范围并未限定于上述实施方式。可对上述实施方式进行各种变更，而实施记载于权利要求中的发明。可从权利要求的记载中明确获知那样的发明也属于本申请案的发明技术范围。
从以上说明中可明确获知，根据本发明，可提供：一种时钟恢复电路，可准确地检测出相对于数据信号的时钟信号的相位，且可高精度地对时钟信号的相位加以调整；以及一种通讯装置，具备该时钟恢复电路。

Claims (9)

1.一种时钟恢复电路，是对时钟信号相对数据信号的时序加以调整，其特征在于：该时钟恢复电路包括：
多级第1可变延迟元件，串连连接且使上述数据信号依次延迟第1延迟量；
多级第2可变延迟元件，串连连接且使基准时钟产生电路所产生的上述时钟信号依次延迟大于上述第1延迟量的第2延迟量；
多个定时比较器，依据因与上述各个多级第1可变延迟元件同一级的上述第2可变延迟元件而延迟的上述时钟信号，对因上述各个多级第1可变延迟元件而延迟的各个多个上述数据信号进行抽样；
多个EOR电路，将连续的2个上述定时比较器各自的2个上述抽样结果设为一组，分别对多个上述抽样结果组进行逻辑异或运算；
定时判断部，依据上述多个EOR电路各自的运算结果，判断上述基准时钟产生电路所产生的上述时钟信号相对上述数据信号的上述时序；以及
恢复可变延迟电路，依据上述定时判断部的判断结果，使上述基准时钟产生电路所产生的上述时钟信号延迟。
2.如权利要求1所述的时钟恢复电路，其特征在于：上述定时判断部，检测出上述定时比较器接收到的上述时钟信号的时序，作为上述数据信号的边缘，由此判断上述基准时钟产生电路产生的上述时钟信号相对上述数据信号的上述时序，其中，上述定时比较器对上述EOR电路用于逻辑异或运算的上述抽样结果进行抽样，而上述EOR电路输出上述多个EOR电路中表示上述2个抽样结果互不相同的逻辑值。
3.如权利要求1所述的时钟恢复电路，其特征在于：
上述多个定时比较器包括：
第1定时比较器群，是依据延迟时间小于等于第1延迟时间的上述时钟信号，对上述数据信号进行抽样的多个上述定时比较器的集合；以及
第2定时比较器群，是依据延迟时间大于等于第2延迟时间的上述时钟信号，对上述数据信号进行抽样的多个上述定时比较器的集合；
上述多个EOR电路包括：
第1EOR电路群，是将包括上述第1定时比较器群的上述多个定时比较器的抽样结果用于逻辑异或运算的多个上述EOR电路的集合；以及
第2EOR电路群，是将包括上述第2定时比较器群的上述多个定时比较器的抽样结果用于逻辑异或运算的多个上述EOR电路的集合；
上述定时判断部包括：
第1OR电路，对包括上述第1EOR电路群的上述多个EOR电路的运算结果进行逻辑或运算；
第2OR电路，对包括上述第2EOR电路群的上述多个EOR电路的运算结果进行逻辑或运算；
上述恢复可变延迟电路，依据上述第1OR电路以及上述第2OR电路的输出，使上述基准时钟产生电路所产生的上述时钟信号的延迟量改变。
4.如权利要求3所述的时钟恢复电路，其特征在于：
上述多个定时比较器更包括第3定时比较器群，该第3定时比较器群是依据延迟时间大于上述第1延迟时间且小于上述第2延迟时间的上述时钟信号，对上述数据信号进行抽样的多个上述定时比较器的集合；
上述多个EOR电路更包括第3EOR电路群，该第3EOR电路群是将包括上述第3定时比较器群的上述多个定时比较器的抽样结果用于逻辑异或运算的多个上述EOR电路的集合；
上述定时判断部更包括第3OR电路，该第3OR电路对包括上述第3EOR电路群的上述多个EOR电路的运算结果进行逻辑或运算；
上述恢复可变延迟电路，当上述第3OR电路输出逻辑或“1”时，不改变上述基准时钟产生电路所产生的上述时钟信号的延迟量。
5.如权利要求3所述的时钟恢复电路，其特征在于：
上述定时判断部更包括计数器，当上述多个定时比较器各自根据上述多个时钟信号各自的时序，而对各个上述多个数据信号多次进行抽样的动作，并且上述多个EOR电路各自多次进行逻辑异或运算，而上述第1OR电路以及上述第2OR电路各自多次进行逻辑或运算时，上述计数器，对上述第1OR电路以及上述第2OR电路各自输出逻辑值“1”的次数进行计数，
上述恢复可变延迟电路，依据上述计数器的计数值，使上述基准时钟产生电路所产生的上述时钟信号的延迟量改变。
6.如权利要求1所述的时钟恢复电路，其特征在于该时钟恢复电路更包括：
多级第3可变延迟元件，具有与上述多级第1可变延迟元件大致相同的延迟特性，串连连接且使上述基准时钟产生电路所产生的上述时钟信号依次延迟；
第4可变延迟元件，并联连接于上述多级第3可变延迟元件，使上述基准时钟产生电路所产生的上述时钟信号延迟；
相位比较器，其将因上述多级第3可变延迟元件而延迟的上述时钟信号的相位，与因上述第4可变延迟元件而延迟的上述时钟信号的相位加以比较；以及
第1延迟量控制部，依据上述相位比较器的比较结果，对上述多级第3可变延迟元件的延迟量，以及上述多级第1可变延迟元件的延迟量进行控制，可使因上述多级第3可变延迟元件而延迟的上述时钟信号的相位，以及因上述多级第1可变延迟元件而延迟的上述数据信号的相位，大致等于因上述第4可变延迟元件而延迟的上述时钟信号特定周期后的相位。
7.如权利要求1所述的时钟恢复电路，其特征在于该钟恢复电路更包括：
多级第5可变延迟元件，具有与上述多级第2可变延迟元件大致相同的延迟特性，串连连接且使上述基准时钟产生电路所产生的上述时钟信号依次延迟；
第6可变延迟元件，并联连接于上述多级第5可变延迟元件，使上述基准时钟产生电路所产生的上述时钟信号延迟；
相位比较器，将因上述多级第5可变延迟元件而延迟的上述时钟信号的相位，与因上述第6可变延迟元件而延迟的上述时钟信号的相位加以比较；以及
第2延迟量控制部，依据上述相位比较器的比较结果，对上述多级第5可变延迟元件的延迟量，以及上述多级第2可变延迟元件的延迟量进行控制，可使因上述多级第5可变延迟元件而延迟的上述时钟信号的相位，以及因上述多级第2可变延迟元件而延迟的上述时钟信号的相位，大致等于因上述第6可变延迟元件而延迟的上述时钟信号特定周期后的相位。
8.如权利要求1所述的时钟恢复电路，其特征在于：
上述多个定时比较器各自包括：
动态D型触发器电路，依据该定时比较器接收到的上述时钟信号，通过寄生电容，将从上述第1可变延迟元件接收来的上述数据信号闭锁后输出；
缓冲器，使该定时比较器接收到的上述时钟信号延迟特定时间；以及
D型触发器电路，依据因上述缓冲器而延迟的上述时钟信号，将上述动态D型触发器电路所输出的输出信号闭锁后输出。
9.一种通讯装置，是使数据信号与时钟信号同步的方式进行处理的通讯装置，其特征在于：
该通讯装置包括：
基准时钟产生电路，产生上述时钟信号；
时钟恢复回路，对上述时钟信号相对上述数据信号的时序加以调整；以及
接收端逻辑电路，使上述数据信号与上述时钟信号同步的方式进行处理，
而上述时钟恢复电路包括：
多级第1可变延迟元件，串连连接且使上述数据信号依次延迟第1延迟量；
多级第2可变延迟元件，串连连接且使基准时钟产生电路所产生的上述时钟信号依次延迟大于上述第1延迟量的第2延迟量；
多个定时比较器，根据因与各个上述多级第1可变延迟元件同一级的上述第2可变延迟元件而延迟的上述时钟信号，对因各个上述多级第1可变延迟元件而延迟的各个多个上述数据信号进行抽样；
多个EOR电路，将连续的2个上述定时比较器各自的2个上述抽样结果设为一组，分别对多个上述抽样结果组进行逻辑异或运算；
定时判断部，依据上述多个EOR电路各自的运算结果，判断上述基准时钟产生电路产生的上述时钟信号相对上述数据信号的上述时序；以及
恢复可变延迟电路，依据上述定时判断部的判断结果，使上述基准时钟产生电路所产生的上述时钟信号延迟。
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