JP4928097B2 - タイミング発生器及び半導体試験装置 - Google Patents
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Description
本発明は、可変遅延回路を用いてデータ信号に所定の遅延量を与えて出力するタイミング発生器及びこれを備えた半導体試験装置に関し、特に、可変遅延回路をリアルタイムにコントロールする回路をシンプルにし、タイミングマージン（アイ開口）の確保を容易に行うことが可能なタイミング発生器及びこれを備えた半導体試験装置に関する。
本発明の説明に先立ち、本発明の理解を容易にするため、図４を参照して、従来の半導体試験装置について説明する。
図４に示すように、半導体試験装置１００は、一般に、周期発生器２００と、パターン発生器３００と、タイミング発生器４００と、波形整形器５００と、論理比較回路６００とを備えている。
図４に示すように、半導体試験装置１００は、一般に、周期発生器２００と、パターン発生器３００と、タイミング発生器４００と、波形整形器５００と、論理比較回路６００とを備えている。
周期発生器２００は、入力した基準クロックにもとづいて、周期データを出力する。この周期データは、パターン発生器３００へ送られるとともに、Ｒａｔｅ信号（図７参照）としてタイミング発生器４００へ送られる。また、周期発生器２００は、後述するメモリ２２０，２３０（図５，図７参照）にデータを保存するためのアドレスを生成する。
パターン発生器３００は、周期データにもとづいて、試験パターン信号及び期待値パターン信号を出力する。これらのうち試験パターン信号はタイミング発生器４００へ送られ、期待値パターン信号は論理比較回路６００へ送られる。
パターン発生器３００は、周期データにもとづいて、試験パターン信号及び期待値パターン信号を出力する。これらのうち試験パターン信号はタイミング発生器４００へ送られ、期待値パターン信号は論理比較回路６００へ送られる。
タイミング発生器４００は、基準クロック信号，試験パターン信号，周期データ信号（Ｒａｔｅ信号）をそれぞれ入力し、整形クロック信号と比較クロック信号とを出力する。これらのうち整形クロック信号は波形整形器５００へ送られ、比較クロック信号は論理比較回路６００へ送られる。
波形整形器５００は、整形クロック信号を試験に必要な波形に整形して整形パターン信号を試験対象の半導体デバイス（以下、「ＤＵＴ」（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）とも略記する。）７００へ送る。
論理比較回路６００は、比較クロック信号にもとづいて、ＤＵＴ７００の応答出力と期待値パターン信号とを比較する。そして、それらの一致、不一致によりＤＵＴ７００の良否を判定する。
波形整形器５００は、整形クロック信号を試験に必要な波形に整形して整形パターン信号を試験対象の半導体デバイス（以下、「ＤＵＴ」（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）とも略記する。）７００へ送る。
論理比較回路６００は、比較クロック信号にもとづいて、ＤＵＴ７００の応答出力と期待値パターン信号とを比較する。そして、それらの一致、不一致によりＤＵＴ７００の良否を判定する。
次に、図５〜図７を参照して、タイミング発生器の基本構成を説明する。
図５及び図６は、現在、一般的に用いられているタイミング発生器とタイミング発生器の可変遅延回路をリアルタイムにコントロールする回路の例を示したものであり、図５は、タイミング発生器の全体構成図、図６は、タイミング発生器におけるマルチプレクサ（ＭＵＸ）周辺の拡大構成図をそれぞれ示す。
また、図７は、タイミング発生器の動作を示すタイミングチャートである。
図５及び図６は、現在、一般的に用いられているタイミング発生器とタイミング発生器の可変遅延回路をリアルタイムにコントロールする回路の例を示したものであり、図５は、タイミング発生器の全体構成図、図６は、タイミング発生器におけるマルチプレクサ（ＭＵＸ）周辺の拡大構成図をそれぞれ示す。
また、図７は、タイミング発生器の動作を示すタイミングチャートである。
図５に示すように、タイミング発生器２００は、カウンタ２１０と、第一記憶手段（Ｍｅｍｏｒｙ（Ｕ））２２０と、第二記憶手段（Ｍｅｍｏｒｙ（Ｌ））２３０と、キャリブレーションデータ記憶手段（ＣＡＬＤａｔａ）２４０と、一致検出回路２５０と、加算器２６０と、クロック周期遅延手段２７０と、デコーダ（Ｄｅｃｏｄｅｒ）２８０と、可変遅延回路２９０とを備えている（例えば、特許文献１、２参照。）。
また、図６に示すように、可変遅延回路２９０は、遅延回路２９１と、マルチプレクサ（ＭＵＸ）２９２とを備えている。そして、遅延回路２９１は、縦続接続された複数のクロック用バッファ２９３−１〜２９３−ｎを有し、ＭＵＸ２９２は、遅延回路２９１の各段に対応して接続された複数の論理積回路２９４−０〜２９４−ｎと、これら論理積回路２９４−０〜２９４−ｎにそれぞれ接続されたＦＩＦＯ２９５−０〜２９５−ｎと、複数の論理積回路２９４−０〜２９４−ｎの各出力を入力してＴＧＯｕｔを出力する論理和回路２９６とを備えている。
このタイミング発生器２００は、図７に示すように、Ｒｅｆｃｌｋ信号が入力される。なお、Ｒｅｆｃｌｋ信号の周期は、１０ｎｓであるものとする（同図（ａ））。
そして、タイミング発生器２００から出力される信号（ＴＧ Ｏｕｔ、半導体試験装置１００においては遅延クロック）の出力タイミング（テストサイクルＴＣ）は、１回目のスタートから５ｎｓの時点（ＴＣ１）と、２回目のスタート（１回目のスタートからＲｅｆｃｌｋ信号の１周期経過後）から１２ｎｓの時点（ＴＣ２）とする（同図（ｂ））。
そして、タイミング発生器２００から出力される信号（ＴＧ Ｏｕｔ、半導体試験装置１００においては遅延クロック）の出力タイミング（テストサイクルＴＣ）は、１回目のスタートから５ｎｓの時点（ＴＣ１）と、２回目のスタート（１回目のスタートからＲｅｆｃｌｋ信号の１周期経過後）から１２ｎｓの時点（ＴＣ２）とする（同図（ｂ））。
タイミング発生器２００には、スタート時点を示すＲａｔｅ信号が入力される（同図（ｃ））。このＲａｔｅ信号が入力されると、カウンタ２１０が０にクリアされる（同図（ｄ））。その後、Ｒａｔｅ信号が入力されなくなると、Ｒｅｆｃｌｋ信号の１周期ごとにカウンタ２１０が１ずつアップする（同図（ｄ））。
第一記憶手段２２０は、出力信号（ＴＧ Ｏｕｔ）のテストサイクル（ＴＣ）をＲｅｆｃｌｋ信号の周期で除算したときの商を記憶する。
また、第二記憶手段２３０は、出力信号（ＴＧ Ｏｕｔ）のテストサイクル（ＴＣ）をＲｅｆｃｌｋ信号の周期で除算したときの余りを記憶する。
また、第二記憶手段２３０は、出力信号（ＴＧ Ｏｕｔ）のテストサイクル（ＴＣ）をＲｅｆｃｌｋ信号の周期で除算したときの余りを記憶する。
例えば、一つめの出力信号のテストサイクルである５ｎｓについては、次式を用いて商及び余りが計算される。
５÷１０＝０・・・５ （式１）
この式１より、商は０、余りは５ｎｓが算出される。これらのうち、商「０」は、第一記憶手段２２０に記憶され、余り「５ｎｓ」は、第二記憶手段２３０に記憶される（同図（ｅ），（ｆ））。
５÷１０＝０・・・５ （式１）
この式１より、商は０、余りは５ｎｓが算出される。これらのうち、商「０」は、第一記憶手段２２０に記憶され、余り「５ｎｓ」は、第二記憶手段２３０に記憶される（同図（ｅ），（ｆ））。
また、例えば、二つめの出力信号のテストサイクルである１２ｎｓについては、次式を用いて商及び余りが計算される。
１２÷１０＝１・・・２ （式２）
この式２より、商は１、余りは２ｎｓが算出される。これらのうち、商「１」は、第一記憶手段２２０に記憶され、余り「２ｎｓ」は、第二記憶手段２３０に記憶される（同図（ｅ），（ｆ））。
１２÷１０＝１・・・２ （式２）
この式２より、商は１、余りは２ｎｓが算出される。これらのうち、商「１」は、第一記憶手段２２０に記憶され、余り「２ｎｓ」は、第二記憶手段２３０に記憶される（同図（ｅ），（ｆ））。
そして、一致検出回路２５０が、カウンタ２１０のカウント値と第一記憶手段２２０の記憶データとの一致検出を行う。そして、一致しているときは、検出信号を出力し、一致していないときは、検出信号を出力しない。
例えば、Ｒｅｆｃｌｋ信号の１サイクル目では、カウンタが「０」、メモリ商（Ｕ）が「０」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。
また、例えば、Ｒｅｆｃｌｋ信号の２サイクル目では、カウンタが「０」、メモリ商（Ｕ）が「１」であるため一致していない。この場合は、検出信号が出力されない（同図（ｇ））。
そして、例えば、Ｒｅｆｃｌｋ信号の３サイクル目では、カウンタが「１」、メモリ商（Ｕ）が「１」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。
例えば、Ｒｅｆｃｌｋ信号の１サイクル目では、カウンタが「０」、メモリ商（Ｕ）が「０」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。
また、例えば、Ｒｅｆｃｌｋ信号の２サイクル目では、カウンタが「０」、メモリ商（Ｕ）が「１」であるため一致していない。この場合は、検出信号が出力されない（同図（ｇ））。
そして、例えば、Ｒｅｆｃｌｋ信号の３サイクル目では、カウンタが「１」、メモリ商（Ｕ）が「１」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。
クロック周期遅延手段２７０は、一致検出回路２５０からの検出信号と加算器２６０からの加算結果（Ｃａｒｒｙ）を受けて、Ｒｅｆｃｌｋの１周期分を分解能とする遅延量信号（粗分解能遅延量信号）を可変遅延回路２９０へ送る。これにより、Ｒｅｆｃｌｋを切り出す位置をずらすことをしている。
デコーダ２８０は、第二記憶手段２３０の記憶データとキャリブレーションデータ記憶手段２４０のＣＡＬＤａｔａとにもとづく加算器２６０での加算結果により、Ｒｅｆｃｌｋの１周期分よりも小さい時間を分解能とする遅延量信号（細分解能遅延量信号）を可変遅延回路２９０へ送る。
すなわち、デコーダ２８０の出力信号は、「ＭＵＸのどの段数を出力するか」を制御する信号であり、クロック周期遅延手段２７０の出力信号は、「ＭＵＸの選択を有効にするか、無効にするか」を制御する信号である（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）。
デコーダ２８０は、第二記憶手段２３０の記憶データとキャリブレーションデータ記憶手段２４０のＣＡＬＤａｔａとにもとづく加算器２６０での加算結果により、Ｒｅｆｃｌｋの１周期分よりも小さい時間を分解能とする遅延量信号（細分解能遅延量信号）を可変遅延回路２９０へ送る。
すなわち、デコーダ２８０の出力信号は、「ＭＵＸのどの段数を出力するか」を制御する信号であり、クロック周期遅延手段２７０の出力信号は、「ＭＵＸの選択を有効にするか、無効にするか」を制御する信号である（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）。
可変遅延回路２９０の遅延回路２９１は、図５、図６に示すように、縦続接続された複数のクロック用バッファ２９３−１〜２９３−ｎを有しており、各段の遅延量が同一となるように複数段に切り分けられる。
例えば、遅延回路２９１全体の遅延量が１０ｎｓであり、この遅延回路２９１が１０段に分けられていたとすると、１段ごとに１ｎｓの遅延量を有することとなる。そして、ＭＵＸ２９２が１０段で遅延回路２９１を切り出すものとすると、０段目では０ｎｓ、１段目では１ｎｓの遅延、２段目では２ｎｓの遅延、３段目では３ｎｓの遅延、９段目では９ｎｓの遅延を出力信号（ＴＧ Ｏｕｔ）に与えることができる。
なお、遅延回路２９１は、クロック（Ｃｌｏｃｋ（ＶＤ））を入力し、各段ごとに所定の遅延量を与えてＭＵＸ２９２へ送る。
例えば、遅延回路２９１全体の遅延量が１０ｎｓであり、この遅延回路２９１が１０段に分けられていたとすると、１段ごとに１ｎｓの遅延量を有することとなる。そして、ＭＵＸ２９２が１０段で遅延回路２９１を切り出すものとすると、０段目では０ｎｓ、１段目では１ｎｓの遅延、２段目では２ｎｓの遅延、３段目では３ｎｓの遅延、９段目では９ｎｓの遅延を出力信号（ＴＧ Ｏｕｔ）に与えることができる。
なお、遅延回路２９１は、クロック（Ｃｌｏｃｋ（ＶＤ））を入力し、各段ごとに所定の遅延量を与えてＭＵＸ２９２へ送る。
ＭＵＸ２９２の論理積回路２９４−０〜２９４−ｎは、図６に示すように、遅延回路２９１の各段にそれぞれ対応して備えられている。例えば、遅延回路２９１が１０段に分けられていたとすると、論理積回路２９４−０〜２９４−ｎは、９＋１個（１段目から９段目のそれぞれに対応する９個と、０段目に対応する１個）が備えられる。
そして、各論理積回路２９４−０〜２９４−ｎは、それぞれ対応する遅延回路２９１の段からのクロックを、一の入力端子に入力する。例えば、１段目に対応する論理積回路２９４−１は、１段分の遅延量（上記の例では１ｎｓ）が与えられたクロックが入力される。また、２段目に対応する論理積回路２９４−２は、２段分の遅延量（上記の例では２ｎｓ）が与えられたクロックが入力される。さらに、ｎ段目に対応する論理積回路２９４−ｎは、ｎ段分の遅延量（上記の例では１×ｎ［ｎｓ］）が与えられたクロックが入力される。そして、０段目に対応する論理積回路２９４−０は、０段分の遅延量が与えられたクロック（すなわち、遅延量０のクロック）が入力される。
また、論理積回路２９４−０〜２９４−ｎの他の入力端子には、ＦＩＦＯ２９５−０〜２９５−ｎの出力信号が入力される。
また、論理積回路２９４−０〜２９４−ｎの他の入力端子には、ＦＩＦＯ２９５−０〜２９５−ｎの出力信号が入力される。
ＦＩＦＯ２９５−０〜２９５−ｎは、論理積回路２９４−０〜２９４−ｎと同様に、遅延回路２９１の各段にそれぞれ対応して接続されている。例えば、遅延回路２９１が１０段に分けられていたとすると、ＦＩＦＯ２９５−０〜２９５−ｎは、９＋１個（１段目から９段目のそれぞれに対応する９個と、０段目に対応する１個）が備えられる。
このＦＩＦＯ２９５−０〜２９５−ｎは、デコーダ２８０から送られてきた遅延量信号（細分解能遅延量信号）を入力する。そして、クロック（Ｃｌｏｃｋ（Ｌｏｇｉｃ））及びクロック（Ｃｌｏｃｋ（ＶＤ））にもとづいて、先入れ先出し方式により遅延量信号を出力し、論理積回路２９４−０〜２９４−ｎへ送る。
ここで、デコーダ２８０からの遅延量信号は、動作させるＦＩＦＯ２９５−０〜２９５−ｎ及び論理積回路２９４−０〜２９４−ｎを選択する。例えば、図７（ｂ）に示す１つめのテストサイクル（ＴＣ）で出力信号（ＴＧ Ｏｕｔ）を出力させる場合は、出力信号（ＴＧ Ｏｕｔ）に５ｎｓの遅延量を与えるように、遅延回路２９１の５段目に対応するＦＩＦＯ２９５−５及び論理積回路２９４−５を動作させるための遅延量信号を出力する。これにより、ＦＩＦＯ２９５−５及び論理積回路２９４−５だけが動作して、５ｎｓの遅延量が与えられた出力信号（ＴＧ Ｏｕｔ）が出力される（図７（ｈ））。
論理和回路２９６は、論理積回路２９４−０〜２９４−ｎのそれぞれの出力信号を入力し、論理和により、出力信号（ＴＧ Ｏｕｔ）を出力する。
ここで、デコーダ２８０からの遅延量信号は、動作させるＦＩＦＯ２９５−０〜２９５−ｎ及び論理積回路２９４−０〜２９４−ｎを選択する。例えば、図７（ｂ）に示す１つめのテストサイクル（ＴＣ）で出力信号（ＴＧ Ｏｕｔ）を出力させる場合は、出力信号（ＴＧ Ｏｕｔ）に５ｎｓの遅延量を与えるように、遅延回路２９１の５段目に対応するＦＩＦＯ２９５−５及び論理積回路２９４−５を動作させるための遅延量信号を出力する。これにより、ＦＩＦＯ２９５−５及び論理積回路２９４−５だけが動作して、５ｎｓの遅延量が与えられた出力信号（ＴＧ Ｏｕｔ）が出力される（図７（ｈ））。
論理和回路２９６は、論理積回路２９４−０〜２９４−ｎのそれぞれの出力信号を入力し、論理和により、出力信号（ＴＧ Ｏｕｔ）を出力する。
このように、可変遅延回路２９０は、バッファ２９３−１〜２９３−ｎの縦続接続回路（遅延回路２９１）の任意の段数を切り出して所望の遅延時間を得る回路であって、データの書き込みは、各段で共通であるが、読み出しのタイミングは、各段で異なっている（ＦＩＦＯ２９５−０〜２９５−ｎを使用）。
すなわち、タイミング発生器２００は、以上説明した構成により、アナログ的に所望の遅延時間を発生させることができる。
特開２００１−２３５５２１号公報
特開平８−９４７２５号公報
すなわち、タイミング発生器２００は、以上説明した構成により、アナログ的に所望の遅延時間を発生させることができる。
しかしながら、近年、タイミング発生器の高速化に伴い、タイミング発生器の可変遅延回路をリアルタイムにコントロール（Ｏｎ Ｔｈｅ Ｆｌｙ）する回路のタイミングマージンの確保が困難になってきており、設計やタイミング検証、修正に多大な時間を要するという問題が生じていた。
例えば、図６に示したように、可変遅延回路にＦＩＦＯを用いることで、上記の問題が生じていた。
ＦＩＦＯは、一般的に、データのＥｙｅを広げるための複数のラッチ回路、ラッチの選択を制御するためのカウンタ、ラッチのデータを選択するセレクタなどで構成されている。ここで、ＦＩＦＯの読み出し回路の動作周波数は、カウンタとセレクタの伝播遅延時間で決まり、２５０ＭＨｚ〜４００ＭＨｚでの動作が限界となっている。
すなわち、２５０メガ程度の速度のときは、ＦＩＦＯでも動作可能であるが、１ギガレベルになると、ＦＩＦＯでは対応できない。
このため、高速動作に対応可能なように、ＦＩＦＯに代わる新たな構成の提案が求められていた。
ＦＩＦＯは、一般的に、データのＥｙｅを広げるための複数のラッチ回路、ラッチの選択を制御するためのカウンタ、ラッチのデータを選択するセレクタなどで構成されている。ここで、ＦＩＦＯの読み出し回路の動作周波数は、カウンタとセレクタの伝播遅延時間で決まり、２５０ＭＨｚ〜４００ＭＨｚでの動作が限界となっている。
すなわち、２５０メガ程度の速度のときは、ＦＩＦＯでも動作可能であるが、１ギガレベルになると、ＦＩＦＯでは対応できない。
このため、高速動作に対応可能なように、ＦＩＦＯに代わる新たな構成の提案が求められていた。
本発明は、上記の問題を解決すべくなされたものであり、タイミング発生器の可変遅延回路をリアルタイムにコントロールする回路をシンプルな構成とすることができ、タイミングマージン（Ｅｙｅ開口）を確実に保たせることを可能とするタイミング発生器及び半導体試験装置の提供を目的とする。
この目的を達成するため、本発明のタイミング発生器は、データに所定の遅延量を与えて出力する可変遅延回路を備えたタイミング発生器であって、可変遅延回路が、縦続接続された複数のクロック用バッファを有する遅延回路と、この遅延回路を所定の遅延時間ごとに分けたときの各段にそれぞれ対応して備えられ、その対応する段からクロックを一つの入力端子で入力する、複数の論理積回路と、これら複数の論理積回路における他の入力端子にそれぞれ接続されるとともに、データを入力し、この入力したデータに一定の遅延量を与えて論理積回路へ送るデータ用バッファとを備え、データ用バッファによりデータに与えられる遅延量が、該データ用バッファの接続された論理積回路に対応する段のクロック用バッファによりクロックに与えられる遅延量と同一である構成としてある。
タイミング発生器をこのような構成とすると、データに一定の遅延量を与えるデータ用バッファが備えられ、このデータ用バッファの遅延量が、該データ用バッファに対応する遅延回路のクロック用バッファと同じ遅延量を有した構成としてあるため、タイミングマージン（アイ開口）を容易に保つことができる。
なお、ここでアイ開口とは、各周期ごとのクロック波形を重ね合わせてできた波形のうち、その波形の中央にできた開口部分（目のようなかたちをした中央開口部分）をいう。
なお、ここでアイ開口とは、各周期ごとのクロック波形を重ね合わせてできた波形のうち、その波形の中央にできた開口部分（目のようなかたちをした中央開口部分）をいう。
しかも、ＦＩＦＯのように、ラッチ回路やカウンタ、セレクタなど、複雑かつ膨大な構成を備える必要がないため、タイミング発生器の可変遅延回路をリアルタイムにコントロール（Ｏｎ Ｔｈｅ Ｆｌｙ）する回路をシンプルにすることができる。
さらに、そのコントロール回路にＦＩＦＯを用いない構成としたため、１ギガレベルの高速動作にも対応可能である。
さらに、そのコントロール回路にＦＩＦＯを用いない構成としたため、１ギガレベルの高速動作にも対応可能である。
また、本発明のタイミング発生器は、遅延回路に入力されるクロック信号と遅延回路から出力されるクロック信号とを入力し、これらクロック信号にもとづきバイアス信号を生成して、データ用バッファに与える遅延ロックループ回路を備えた構成としてある。
タイミング発生器をこのような構成とすれば、データ用バッファの遅延量がＤＬＬによりコントロールされることから、外来の電源電圧変動や温度変動が起こっても追従するため、可変遅延回路の遅延時間と可変遅延回路をリアルタイムにコントロールする信号の遅延時間を一定に保つことができ、データのアイ開口を保つことができる。
また、本発明のタイミング発生器は、データを入力し、遅延回路に入力されるクロックを入力し、このクロックの入力タイミングに合わせてデータを出力しデータ用バッファへ送るデータ保持回路を備えた構成としてある。
タイミング発生器をこのような構成とすると、可変遅延回路をリアルタイムにコントロールする信号が、可変遅延回路の入力信号と同位相のクロックでラッチされ、このラッチされた信号が、可変遅延回路のバッファ（遅延要素）と同じ遅延量を付与するようにすることができる。しかも、データ用バッファは、電流源を有するバッファの縦続接続で構成されるとともに、可変遅延回路で使用しているバッファと同一の遅延量を有することから、同一のＢＩＡＳ電圧を与えることができる。
また、本発明の半導体試験装置は、入力した基準クロックにもとづいて周期データを出力する周期発生器と、周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、基準クロックと周期データと試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、比較クロック信号にもとづき、半導体デバイスの応答出力と期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、タイミング発生器が、請求項１から請求項３のいずれかに記載のタイミング発生器からなる構成としてある。
半導体試験装置をこのような構成とすれば、タイミング発生器からは、アイ開口が保たれた良質の遅延クロックを得ることができる。このため、ＤＵＴに対する各種試験の測定精度を高めることができる。
以上のように、本発明によれば、遅延回路のクロック用バッファと同じ遅延量を有したデータ用バッファが備えられるため、タイミングマージン（アイ開口）を容易に保つことができる。
また、データ用バッファの遅延量をＤＬＬによりコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、可変遅延回路の遅延時間と可変遅延回路をリアルタイムにコントロールする信号の遅延時間を一定に保つことができ、データのアイ開口を保つことができる。
また、データ用バッファの遅延量をＤＬＬによりコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、可変遅延回路の遅延時間と可変遅延回路をリアルタイムにコントロールする信号の遅延時間を一定に保つことができ、データのアイ開口を保つことができる。
しかも、こうした本発明の構成は、ＦＩＦＯのような複雑かつ膨大な構成ではないため、タイミング発生器の可変遅延回路をリアルタイムにコントロール（Ｏｎ Ｔｈｅ Ｆｌｙ）する回路をシンプルにすることができる。
さらに、そのコントロール回路にＦＩＦＯを用いない構成としたため、１ギガレベルの高速動作にも対応可能である。
さらに、そのコントロール回路にＦＩＦＯを用いない構成としたため、１ギガレベルの高速動作にも対応可能である。
以下、本発明に係るタイミング発生器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。
まず、本発明のタイミング発生器の実施形態について、図１を参照して説明する。
同図は、本実施形態のタイミング発生器の構成を示すブロック図である。
同図は、本実施形態のタイミング発生器の構成を示すブロック図である。
本実施形態のタイミング発生器は、図５及び図６に示す従来のタイミング発生器と比較して、可変遅延回路の構成が相違する。すなわち、従来のタイミング発生器は、可変遅延回路にＦＩＦＯを用いた構成としてあるのに対し、本実施形態のタイミング発生器は、ＦＩＦＯに代えて、データ用バッファとデータ保持回路とを備え、さらに遅延ロックループ回路（ＤＬＬ）を備えた構成としてある。他の構成要素は従来のタイミング発生器と同様である。
したがって、図１において、図５及び図６と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
したがって、図１において、図５及び図６と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
図１に示すように、本実施形態のタイミング発生器の可変遅延回路１０は、遅延回路１１と、マルチプレクサ（ＭＵＸ）１２と、遅延ロックループ回路（ＤＬＬ）１８とを備えている。
遅延回路１１は、従来のタイミング発生器２００における遅延回路２９１と同様の構成を有しており、縦続接続された複数のクロック用バッファ１３−１〜１３−ｎ＋１により構成されている。ただし、最終段のクロック用バッファ１３−ｎ＋１は、ＤＬＬ１８が接続されることにより挿入されるバッファである。
遅延回路１１は、従来のタイミング発生器２００における遅延回路２９１と同様の構成を有しており、縦続接続された複数のクロック用バッファ１３−１〜１３−ｎ＋１により構成されている。ただし、最終段のクロック用バッファ１３−ｎ＋１は、ＤＬＬ１８が接続されることにより挿入されるバッファである。
なお、クロック用バッファ１３−１〜１３−ｎ＋１は、遅延時間の帯域によって構成を異ならせることができる。例えば、図１に記述は無いが、クロック周期よりも長い遅延時間を発生させる遅延素子として、図５の２１０、２２０、２３０、２４０、２５０、２６０、２７０を含む論理回路を用いることができる。その論理回路を組み合わせることにより、クロック周期の整数倍の遅延時間が容易に得られる。例えば、クロック周期が４ナノ秒（ｎｓ）の場合は、その整数倍の遅延時間が容易に得られる。
また、クロック周期よりも短く、かつ、インバータ２段分の遅延量よりも長い遅延時間を発生する遅延素子として、直列に接続されたインバータを用いることができる。さらに、図１に記述は無いが、インバータ２段分の遅延量よりも短い遅延時間を発生する遅延素子、例えば、インバータの負荷容量を論理和回路１７の後段に用いることができる。
また、クロック周期よりも短く、かつ、インバータ２段分の遅延量よりも長い遅延時間を発生する遅延素子として、直列に接続されたインバータを用いることができる。さらに、図１に記述は無いが、インバータ２段分の遅延量よりも短い遅延時間を発生する遅延素子、例えば、インバータの負荷容量を論理和回路１７の後段に用いることができる。
ＭＵＸ１２は、図１に示すように、論理積回路１４−０〜１４−ｎと、データ用バッファ１５−１１〜１５−ｎｎと、データ保持回路１６−０〜１６−ｎと、論理和回路１７とを備えている。
論理積回路１４−０〜１４−ｎは、従来のタイミング発生器２００における論理積回路２９４−０〜２９４−ｎと同様の構成を有しており、遅延回路１１の各段にそれぞれ対応して備えられている。
この論理積回路１４−０〜１４−ｎの一の入力端子は、遅延回路１１の対応する段からクロックを入力する。一方、他の入力端子は、データ用バッファ１５−１１〜１５−ｎｎの出力信号が入力される。そして、複数の論理積回路１４−０〜１４−ｎの出力は、いずれも論理和回路１７へ送られて入力される。
論理積回路１４−０〜１４−ｎは、従来のタイミング発生器２００における論理積回路２９４−０〜２９４−ｎと同様の構成を有しており、遅延回路１１の各段にそれぞれ対応して備えられている。
この論理積回路１４−０〜１４−ｎの一の入力端子は、遅延回路１１の対応する段からクロックを入力する。一方、他の入力端子は、データ用バッファ１５−１１〜１５−ｎｎの出力信号が入力される。そして、複数の論理積回路１４−０〜１４−ｎの出力は、いずれも論理和回路１７へ送られて入力される。
データ用バッファ１５−１１〜１５−ｎｎは、電流源を有する複数のデータ用バッファを縦続接続したものであって、ＤＬＬ１８により同一のＢＩＡＳ電圧が与えられる。
このデータ用バッファ１５−１１〜１５−ｎｎの縦続接続の入力側はデータ保持回路１６−０〜１６−ｎの出力端子に接続されている。そして、出力側は複数の論理積回路１４−０〜１４−ｎにおける他の入力端子に接続されている。すなわち、複数の論理積回路１４−０〜１４−ｎのそれぞれの入力端子（他の入力端子）には、縦続接続されたデータ用バッファ１５−１１〜１５−ｎｎが接続されている。
このデータ用バッファ１５−１１〜１５−ｎｎの縦続接続の入力側はデータ保持回路１６−０〜１６−ｎの出力端子に接続されている。そして、出力側は複数の論理積回路１４−０〜１４−ｎにおける他の入力端子に接続されている。すなわち、複数の論理積回路１４−０〜１４−ｎのそれぞれの入力端子（他の入力端子）には、縦続接続されたデータ用バッファ１５−１１〜１５−ｎｎが接続されている。
また、データ用バッファ１５−１１〜１５−ｎｎは、このデータ用バッファ１５−１１〜１５−ｎｎの接続される論理積回路１４−０〜１４−ｎに対応した遅延回路１１の段における遅延量と同じ遅延量を有している。
例えば、遅延回路１１の１段目に対応して接続された論理積回路１４−１における他の入力端子に接続されたデータ用バッファ１５−１１は、その遅延回路１１の１段目までのクロック用バッファ１３−１と同じ遅延量を有している。また、遅延回路１１の２段目に対応して接続された論理積回路１４−２における他の入力端子に接続されたデータ用バッファ１５−２１〜１５−２２は、その遅延回路１１の２段目までのクロック用バッファ１３−１〜１３−２と同じ遅延量を有している。さらに、遅延回路１１のｎ段目に対応して接続された論理積回路１４−ｎにおける他の入力端子に接続されたデータ用バッファ１５−ｎ１〜１５−ｎｎは、その遅延回路１１のｎ段目までのクロック用バッファ１３−１〜１３−ｎと同じ遅延量を有している。
例えば、遅延回路１１の１段目に対応して接続された論理積回路１４−１における他の入力端子に接続されたデータ用バッファ１５−１１は、その遅延回路１１の１段目までのクロック用バッファ１３−１と同じ遅延量を有している。また、遅延回路１１の２段目に対応して接続された論理積回路１４−２における他の入力端子に接続されたデータ用バッファ１５−２１〜１５−２２は、その遅延回路１１の２段目までのクロック用バッファ１３−１〜１３−２と同じ遅延量を有している。さらに、遅延回路１１のｎ段目に対応して接続された論理積回路１４−ｎにおける他の入力端子に接続されたデータ用バッファ１５−ｎ１〜１５−ｎｎは、その遅延回路１１のｎ段目までのクロック用バッファ１３−１〜１３−ｎと同じ遅延量を有している。
なお、遅延回路１１の０段目に対応して接続された論理積回路１４−０における他の入力端子には、データ用バッファ１５−１１は、接続されない。これは、遅延回路１１の０段目までのクロック用バッファの遅延量が０だからである。
データ用バッファ１５−１１〜１５−ｎｎをこのような構成とすることで、クロックとデータとの双方に同じ遅延量を与えることができる。これにより、データのアイ開口を保つことができる。
このデータ用バッファ１５−１１〜１５−ｎｎの構成については、後述の「クロック用バッファ，データ用バッファの構成について」にて説明する。
データ用バッファ１５−１１〜１５−ｎｎをこのような構成とすることで、クロックとデータとの双方に同じ遅延量を与えることができる。これにより、データのアイ開口を保つことができる。
このデータ用バッファ１５−１１〜１５−ｎｎの構成については、後述の「クロック用バッファ，データ用バッファの構成について」にて説明する。
データ保持回路１６−０〜１６−ｎは、例えば、ラッチ回路などで構成することができ、論理積回路１４−０〜１４−ｎと同様に、遅延回路１１の各段にそれぞれ対応して備えられている。例えば、遅延回路１１が１０段に分けられていたとすると、データ保持回路１６−０〜１６−ｎは、１０＋１個（１０段のそれぞれに対応する１０個と、０段目に対応する１個）が備えられる。
このデータ保持回路１６−０〜１６−ｎは、デコーダ２８０から送られてきた遅延量信号（細分解能遅延量信号）を入力する。そして、クロック（Ｃｌｏｃｋ（Ｌｏｇｉｃ））の入力タイミングに合わせて遅延量信号を出力し、データ用バッファ１５−１１〜１５−ｎｎ（０段目においては論理積回路１４−０の他の入力端子）へ送る。
ここで、デコーダ２８０からの遅延量信号は、動作させるデータ保持回路１６−０〜１６−ｎ，データ用バッファ１５−１１〜１５−ｎｎ及び論理積回路１４−０〜１４−ｎを選択する。これにより、特定のデータ保持回路１６−０〜１６−ｎ，データ用バッファ１５−１１〜１５−ｎｎ及び論理積回路１４−０〜１４−ｎだけが動作して、所望の遅延量が与えられた出力信号（ＴＧ Ｏｕｔ）が出力される。
これにより、データ保持回路１６−０〜１６−ｎにおいては、遅延回路１１のクロック（Ｃｌｏｃｋ（ＶＤ））と同位相でデータ信号をラッチすることができる。そして、データ用バッファ１５−１１〜１５−ｎｎにおいては、そのラッチされた信号に対して、遅延回路１１のクロック用バッファ１３−１〜１３−ｎ（遅延要素）と同じ遅延量を付加することができる。このため、データのアイ開口を保つことができる。
論理和回路１７は、論理積回路１４−０〜１４−ｎのそれぞれの出力信号を入力し、論理和により、出力信号（ＴＧ Ｏｕｔ）を出力する。
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）１８は、図１に示すように、位相比較器（ＰＤ）１８−１と、カウンタ（ＣＴＲ）１８−２と、ＤＡコンバータ（ＤＡＣ）１８−３とを備えている。
位相比較器１８−１は、遅延回路１１に入力されるクロックと、遅延回路１１から出力されたクロックとを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
位相比較器１８−１は、遅延回路１１に入力されるクロックと、遅延回路１１から出力されたクロックとを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
カウンタ１８−２は、位相比較器１８−１から位相信号を入力し、その位相信号にもとづき制御信号を生成して出力する。
ＤＡコンバータ１８−３は、カウンタ１８−２からの制御信号をデジタル−アナログ変換し、遅延時間制御信号（ＢＩＡＳ信号）として出力する。このＢＩＡＳ信号は、データ用バッファ１５−１１〜１５−ｎｎのすべてに対して与えられる。
ＤＡコンバータ１８−３は、カウンタ１８−２からの制御信号をデジタル−アナログ変換し、遅延時間制御信号（ＢＩＡＳ信号）として出力する。このＢＩＡＳ信号は、データ用バッファ１５−１１〜１５−ｎｎのすべてに対して与えられる。
このようにＢＩＡＳをＤＬＬ１８で生成して出力することにより、データ用バッファ１５−１１〜１５−ｎｎの遅延時間をＤＬＬ１８でコントロールすることが可能となることから、外来の電源電圧変動や温度変動が起こっても追従するため、可変遅延回路の遅延時間と可変遅延回路をリアルタイムにコントロールする信号の遅延時間が一定に保たれる（Ｅｙｅ開口が保たれる）。
次に、クロック用バッファ，データ用バッファの構成について、図２を参照して説明する。
同図は、バッファ（クロック用バッファとデータ用バッファのいずれも含む）の構成例を示す回路図であって、同図（ａ）は、シングル（Ｓｉｎｇｌｅ）簡略型遅延回路、同図（ｂ）は、シングル（Ｓｉｎｇｌｅ）型遅延回路、同図（ｃ）は、差動型遅延回路を示す。なお、バッファは、同図（ａ），（ｂ），（ｃ）のいずれかにより構成することができる。
同図は、バッファ（クロック用バッファとデータ用バッファのいずれも含む）の構成例を示す回路図であって、同図（ａ）は、シングル（Ｓｉｎｇｌｅ）簡略型遅延回路、同図（ｂ）は、シングル（Ｓｉｎｇｌｅ）型遅延回路、同図（ｃ）は、差動型遅延回路を示す。なお、バッファは、同図（ａ），（ｂ），（ｃ）のいずれかにより構成することができる。
シングル簡略型遅延回路は、同図（ａ）に示すように、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを有している。
ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとは接続されており、ＮチャネルＭＯＳＦＥＴのソースは接地されていて、ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰが入力され、ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとの接続点からは、ＢＩＡＳＰにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとは接続されており、ＮチャネルＭＯＳＦＥＴのソースは接地されていて、ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰが入力され、ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとの接続点からは、ＢＩＡＳＰにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
シングル型遅延回路は、同図（ｂ）に示すように、二つのＰチャネルＭＯＳＦＥＴと二つのＮチャネルＭＯＳＦＥＴとを有している。
第一ＰチャネルＭＯＳＦＥＴのソースと第二ＰチャネルＭＯＳＦＥＴのドレインとが接続されており、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとが接続されており、第一ＮチャネルＭＯＳＦＥＴのソースと第二ＮチャネルＭＯＳＦＥＴのドレインとが接続されている。また、第二ＮチャネルＭＯＳＦＥＴのソースは接地されていて、第一ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、第一ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰｘが入力され、第二ＮチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＮｘが入力され、第二ＰチャネルＭＯＳＦＥＴのゲート及び第一ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとの接続点からは、ＢＩＡＳＰｘ及びＢＩＡＳＮｘにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
すなわち、シングル型遅延回路は、中程にＣＭＯＳインバータを備え、その両側に電流源を有した構成となっている。
第一ＰチャネルＭＯＳＦＥＴのソースと第二ＰチャネルＭＯＳＦＥＴのドレインとが接続されており、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとが接続されており、第一ＮチャネルＭＯＳＦＥＴのソースと第二ＮチャネルＭＯＳＦＥＴのドレインとが接続されている。また、第二ＮチャネルＭＯＳＦＥＴのソースは接地されていて、第一ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、第一ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰｘが入力され、第二ＮチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＮｘが入力され、第二ＰチャネルＭＯＳＦＥＴのゲート及び第一ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとの接続点からは、ＢＩＡＳＰｘ及びＢＩＡＳＮｘにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
すなわち、シングル型遅延回路は、中程にＣＭＯＳインバータを備え、その両側に電流源を有した構成となっている。
差動型遅延回路は、同図（ｃ）に示すように、シングル簡略型遅延回路を二つ組み合わせて、各ＮチャネルＭＯＳＦＥＴのソース同士を接続し、各ＰチャネルＭＯＳＦＥＴのドレインに所定の電圧がそれぞれ印加されるようにしてある。さらに、各ＮチャネルＭＯＳＦＥＴのソース同士が接続された点に第三ＮチャネルＭＯＳＦＥＴのドレインが接続され、この第三ＮチャネルＭＯＳＦＥＴのソースが接地されている。
また、二つのシングル簡略型遅延回路の各ＮチャネルＭＯＳＦＥＴのゲートに信号（一方がＩＮＰ、他方がＩＮＮ）が入力され、シングル簡略型遅延回路の各ＰチャネルＭＯＳＦＥＴのゲートに信号（ＢＩＡＳＰｘ ｏｒ Ｖｓｓ）が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Ｑが、他方から信号ＸＱがそれぞれ出力される。
また、二つのシングル簡略型遅延回路の各ＮチャネルＭＯＳＦＥＴのゲートに信号（一方がＩＮＰ、他方がＩＮＮ）が入力され、シングル簡略型遅延回路の各ＰチャネルＭＯＳＦＥＴのゲートに信号（ＢＩＡＳＰｘ ｏｒ Ｖｓｓ）が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Ｑが、他方から信号ＸＱがそれぞれ出力される。
ここで、シングル型遅延回路の動作について、さらに説明する。
このシングル型遅延回路の中程にあるインバータがＨｉに遷移すると、Ｈｉ側の電流源（第一ＰチャネルＭＯＳＦＥＴ）から負荷（Ｏｕｔ）に対して電流が流れて、負荷容量がチャージされる。一方、Ｌｏｗ側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたＭＯＳＦＥＴが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。
このシングル型遅延回路の中程にあるインバータがＨｉに遷移すると、Ｈｉ側の電流源（第一ＰチャネルＭＯＳＦＥＴ）から負荷（Ｏｕｔ）に対して電流が流れて、負荷容量がチャージされる。一方、Ｌｏｗ側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたＭＯＳＦＥＴが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。
次に、本実施形態のタイミング発生器の動作結果について、図３を参照して説明する。
同図は、本実施形態のタイミング発生器の可変遅延回路におけるデータ入力（同図（ａ））、クロック入力（同図（ｂ））、データ出力（同図（ｃ））、クロック出力（同図（ｄ））の各波形を示す波形図である。
同図は、本実施形態のタイミング発生器の可変遅延回路におけるデータ入力（同図（ａ））、クロック入力（同図（ｂ））、データ出力（同図（ｃ））、クロック出力（同図（ｄ））の各波形を示す波形図である。
本実施形態の可変遅延回路１０においては、クロックに付加される遅延量と同じ遅延量がデータにも付加される。このため、同図（ｃ）に示すように、データ波形の時間方向のぶれ（ばらつき）の影響を小さくできる。これにより、データのアイ開口を確保することが可能となる。
次に、本発明の半導体試験装置について説明する。
本発明の半導体試験装置は、上述の可変遅延回路１０を有するタイミング発生器を備えた構成としてある。このタイミング発生器以外の構成は、図４に示した構成と同様である。
このように、タイミング発生器を本実施形態のタイミング発生器とすることで、ギガヘルツの動作を行うためのアイ開口が確保でき、ＤＵＴ６００に対する高速の各種試験を行なうことができる。これにより、半導体試験の速度を高めることができる。
本発明の半導体試験装置は、上述の可変遅延回路１０を有するタイミング発生器を備えた構成としてある。このタイミング発生器以外の構成は、図４に示した構成と同様である。
このように、タイミング発生器を本実施形態のタイミング発生器とすることで、ギガヘルツの動作を行うためのアイ開口が確保でき、ＤＵＴ６００に対する高速の各種試験を行なうことができる。これにより、半導体試験の速度を高めることができる。
以上、本発明のタイミング発生器及び半導体試験装置の好ましい実施形態について説明したが、本発明に係るタイミング発生器及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、遅延回路の段数を１０段としたが、遅延回路の段数は１０段に限るものではなく、任意の段数とすることができる。
また、上述した実施形態では、データ保持回路をラッチ回路で構成することとしたが、ラッチ回路に限るものではなく、例えば、フリップフロップなどで構成することもできる。
例えば、上述した実施形態では、遅延回路の段数を１０段としたが、遅延回路の段数は１０段に限るものではなく、任意の段数とすることができる。
また、上述した実施形態では、データ保持回路をラッチ回路で構成することとしたが、ラッチ回路に限るものではなく、例えば、フリップフロップなどで構成することもできる。
本発明は、可変遅延回路においてデータに所定の遅延量を付加する手法に関するものであるため、可変遅延回路が備えられたタイミング発生器、半導体試験装置、その他装置類に利用可能である。
１０ 可変遅延回路
１１ 遅延回路
１２ マルチプレクサ（ＭＵＸ）
１３−１〜１３−ｎ＋１ クロック用バッファ
１４−０〜１４−ｎ 論理積回路
１５−１１〜１５−ｎｎ データ用バッファ
１６−０〜１６−ｎ データ保持回路
１７ 論理和回路
１８ 遅延ロックループ回路（ＤＬＬ）
１００ 半導体試験装置
２００ タイミング発生器
２８０ デコーダ
３００ パターン発生器
４００ 波形整形器
５００ 論理比較回路
６００ ＤＵＴ
１１ 遅延回路
１２ マルチプレクサ（ＭＵＸ）
１３−１〜１３−ｎ＋１ クロック用バッファ
１４−０〜１４−ｎ 論理積回路
１５−１１〜１５−ｎｎ データ用バッファ
１６−０〜１６−ｎ データ保持回路
１７ 論理和回路
１８ 遅延ロックループ回路（ＤＬＬ）
１００ 半導体試験装置
２００ タイミング発生器
２８０ デコーダ
３００ パターン発生器
４００ 波形整形器
５００ 論理比較回路
６００ ＤＵＴ
Claims (4)
- データに所定の遅延量を与えて出力する可変遅延回路を備えたタイミング発生器であって、
前記可変遅延回路が、
縦続接続された複数のクロック用バッファを有する遅延回路と、
この遅延回路を所定の遅延時間ごとに分けたときの各段にそれぞれ対応して備えられ、その対応する段からクロックを一つの入力端子で入力する、複数の論理積回路と、
これら複数の論理積回路における他の入力端子にそれぞれ接続されるとともに、前記データを入力し、この入力したデータに一定の遅延量を与えて前記論理積回路へ送るデータ用バッファとを備え、
前記複数の各論理積回路に縦続接続される一又は二以上の全ての前記データ用バッファにより前記データに与えられる遅延量が、該データ用バッファの接続された論理積回路に対応する段まで縦続接続された前記クロック用バッファにより前記クロックに与えられる遅延量と同一である
ことを特徴とするタイミング発生器。 - 前記遅延回路に入力されるクロック信号と前記遅延回路から出力されるクロック信号とを入力し、これらクロック信号にもとづきバイアス信号を生成して、前記データ用バッファに与える遅延ロックループ回路を備えた
ことを特徴とする請求項１記載のタイミング発生器。 - 前記データを入力し、前記遅延回路に入力される前記クロックを入力し、このクロックの入力タイミングに合わせて前記データを出力し前記データ用バッファへ送るデータ保持回路を備えた
ことを特徴とする請求項１又は２記載のタイミング発生器。 - 入力した基準クロックにもとづいて周期データを出力する周期発生器と、
前記周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、
前記基準クロックと前記周期データと前記試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、
前記整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、
前記比較クロック信号にもとづき、前記半導体デバイスの応答出力と前記期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、
前記タイミング発生器が、前記請求項１から請求項３のいずれかに記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
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