CN101233420B - 定时发生器及半导体试验装置 - Google Patents

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Abstract

能够使实时控制定时发生器的可变延迟电路的电路形成为简单的构成，且确保定时容限(Eye开口)。定时发生器的可变延迟电路(10)包括：具有级联连接的多个时钟脉冲用缓冲器(13-1～13-n)的延迟电路(11)、级联连接的多个数据用缓冲器(15-11～15-nn)、依照来自延迟电路(11)的时钟脉冲将数据输出到数据用缓冲器(15-11～15-nn)的数据保持电路(16-0～16-n)，数据用缓冲器(15-11～15-nn)附加给数据的延迟量等同于与之对应的时钟脉冲用缓冲器(13-1～13-n)附加给时钟脉冲的延迟量。

Description

定时发生器及半导体试验装置 
技术领域
本发明涉及一种涉及采用可变延迟电路对数据信号附加规定的延迟量并输出的定时发生器以及具备该定时发生器的半导体试验装置，特别是涉及可使实时控制可变延迟电路的电路简单化且易于确保定时容限(Eye开口)的定时发生器以及具备该定时发生器的半导体试验装置。 
背景技术
在说明本发明之前，为了容易理解本发明，参照图4对现有的半导体试验装置进行说明。 
如图4所示，半导体试验装置100一般具备周期发生器400、图形发生器300、定时发生器200、波形整形器500和逻辑比较电路600。 
周期发生器400根据输入的基准时钟脉冲，输出周期数据。该周期数据向图形发生器300发送，同时，作为Rete信号(参照图7)向定时发生器200发送。另外，周期发生器400生成用以将数据保存在后述的存储器220、230(参照图5、图7)中的地址。 
图形发生器300根据周期数据，输出试验图形信号及期待值图形信号。它们中试验图形信号向定时发生器200发送，期待值图形信号向逻辑比较电路600发送。 
定时发生器200分别输入基准时钟脉冲信号、试验图形信号、周期数据信号(Rate信号)，输出整形时钟脉冲信号和比较时钟脉冲信号。它们中整形时钟脉冲信号向波形整形器500发送，比较时钟脉冲信号向逻辑比较电路600发送。 
波形整形器500将整形时钟脉冲信号整形成试验所必需的波形，将整形图形信号向试验对象的半导体设备(以下，也简述为「DUT」(DeviecUnder Test))700发送。 
逻辑比较电路600根据比较时钟脉冲信号，比较DUT700的响应输出和期待值图形信号。然后，根据它们的一致、不一致判定DUT700的良好与否。 
接下来，参照图5～图7说明定时发生器的基本构成。 
图5及图6示出了目前通常采用的定时发生器和对定时发生器的可变延迟电路进行实时控制的电路的例子，分别是图5表示定时发生器的整体构成图，图6表示定时发生器中的多路调制器(multiplexer)周边(MUX)的放大构成图。 
另外，图7是表示定时发生器动作的时序图。 
如图5所示，定时发生器200具备计数器210、第一存贮单元(Memory(U))220、第二存贮单元(Memory(L))230、校准数据存贮单元(CALData)240、一致检测电路250、加法器260、时钟脉冲周期延迟单元270、译码器(Decoder)280、和可变延迟电路290(例如参照专利文献1、2。)。 
另外，如图5所示，可变延迟电路290具备延迟电路291、和多路调制器(MUX)292。并且，延迟电路291如图6所示，具有级联连接的多个时钟脉冲用缓冲器293～1～293-n，MUX292具备与延迟电路291的各级对应连接的多个逻辑与电路294～0～294-n、与这些逻辑与电路294～0～294-n分别连接的FIFO295～0～295-n、和输入多个逻辑与电路294～0～294-n的各输出并输出TGOut的逻辑或电路296。 
该定时发生器200如图7所示，输入Refclk信号。还有，Refclk信号的周期为10ns(该图(a))。 
并且，从定时发生器200输出的信号(TG Out、半导体试验装置100中为延迟时钟脉冲)的输出定时(测试周期TC)是从第1次起动5ns的时刻(TC1)和从第2次起动(第1次起动经过Refclk信号的1个周期后)12ns的时刻(TC2)(该图(b))。 
定时发生器200输入表示起动时刻的Rate信号(该图(c))。当输入该Rate信号时，计数器210归零(该图(d))。其后，当不输入Rate信号时，按Refclk信号的每个周期使计数器210上移1(该图(d))。 
第一存贮单元220存贮的是输出信号(TG Out)的测试周期(TC)除以Refclk信号的周期时的商。 
另外，第二存贮单元230存贮的是输出信号(TG Out)的测试周期(TC)除以Refclk信号的周期时的余数。 
例如，关于作为第一个输出信号的测试周期的5ns，用下式计算商及余数。 
5÷10＝0...5(式1) 
由该式1算出商为0，余数为5ns。其中，商「0」存贮在第一存贮单元220中，余数「5ns」存贮在第二存贮单元230中(该图(e)、(f))。 
另外，例如，关于作为第二个输出信号的测试周期的12ns，用下式计算商及余数。 
12÷10＝1...2(式2) 
由该式2算出商为1，余数为2ns。其中，商「1」存贮在第一存贮单元220中，余数「2ns」存贮在第二存贮单元230中(该图(e)、(f))。 
然后，一致检测电路250对计数器210的计数值和第一存贮单元220的存贮数据进行一致检测。并且，当一致时输出检测信号，不一致时不输出检测信号。 
例如，在Refclk信号的第1个周期中，计数为「0」，存贮商(U)为「0」，从而一致。此时，输出检测信号(该图(g))。 
另外，例如，在Refclk信号的第2个周期中，计数为「0」，存贮商(U)为「1」，从而不一致。此时，不输出检测信号(该图(g))。 
另外，例如，在Refclk信号的第3个周期中，计数为「1」，存贮商(U)为「1」，从而一致。此时，输出检测信号(该图(g))。 
时钟脉冲周期延迟单元270收到来自一致检测电路250的检测信号和来自加法器260的加法结果(Carry)，将以Refclk的1个周期分量作为分解率的延迟量信号(粗分解率延迟量信号)向可变延迟电路290发送。从而，使Refclk切出(切り出す)的位置偏离。 
译码器280按照基于第二存贮单元230的存贮数据和校准数据存贮单元240的CALData的由加法器260进行的加法结果，将以小于Refclk的1个周期分量的时间作为分解率的延迟量信号(细分解率延迟量信号)向可变延迟电路290发送。 
即，译码器280的输出信号是控制「输出MUX的哪个级数？」的信 号，时钟脉冲周期延迟单元270的输出信号是控制「使MUC的选择有效、还是无效？」的信号(Output Enable)。 
可变延迟电路290的延迟电路291如图5、图6所示，具有级联连接的多个时钟脉冲缓冲器293-1～293-n，划分成多级以使各级的延迟量相同。 
例如，若延迟电路291整体的延迟量为10ns，该延迟电路291分成10级，则每一级具有lns的延迟量。并且，若MUX292以10级切出延迟电路291，则能够对输出信号(TG Out)在第0级附加0ns的延迟、在第1级附加lns的延迟、在第2级附加2ns的延迟、在第3级附加3ns的延迟、在第9级附加9ns的延迟。 
还有，延迟电路291输入时钟脉冲(Clock(VD))，每1级附加规定的延迟量而向MUX292发送。 
MUX292的逻辑与电路294～0～294-n如图6所示，分别与延迟电路291的各级对应配备。例如，若延迟电路291分成10级，则逻辑与电路294～0～294-n具备9+1(与第0级～第9级分别对应的9个和与第0级对应的1个)个。 
并且，各逻辑与电路294～0～294-n将来自分别对应的延迟电路291的级的时钟脉冲输入给一个输入端子。例如，对应于第1级的逻辑与电路294-1输入附加了1级分量的延迟量(上述例中为lns)的时钟脉冲。另外，对应于第2级的逻辑与电路294-2输入附加了2级分量的延迟量(上述例中为2ns)的时钟脉冲。再有，对应于第n级的逻辑与电路294-n输入附加了n级分量的延迟量(上述例中为n[ns])的时钟脉冲。并且，对应于第0级的逻辑与电路294-0输入附加了0级分量的延迟量(即延迟量0的时钟脉冲)的时钟脉冲。 
另外，逻辑与电路294～0～294-n的另一端输入端子输入FIFO295～0～295-n的输出信号。 
FIFO295～0～295-n和逻辑与电路294～0～294-n同样，与延迟电路291的各级分别对应连接。例如，当延迟电路291分为10级时，FIFO295～0～295-n具备9+1个(与第0级～第9级分别对应的9个和与第0级对应的1个) 
该FIFO295～0～295-n输入从译码器280发送来的延迟量信号(细分解率延迟量信号)。然后，根据时钟脉冲(Clock(Logie))及时钟脉冲(Clock(VD))，按照先入先出方式输出延迟量信号，向逻辑与电路294～0～294-n发送。 
在此，来自译码器280的延迟量信号对动作的FIFO295～0～295-n及逻辑与电路294～0～294-n进行选择。例如，在图7(b)所示的第1个测试周期(TC)输出输出信号(TC Out)时，输出用于按照对输出信号(TCOut)附加5ns的延迟量的方式使与延迟电路291的第5级对应的FIFO295-5及逻辑与电路294-5动作的延迟量信号。从而，只有FIFO295-5及逻辑与294-5动作，输出附加了5ns延迟量的输出信号(TG Out)(图7(h))。 
逻辑或电路296输入逻辑与电路294～0～294-n的各个输出信号，根据逻辑或而输出输出信号(TC Out)。 
如此，可变延迟电路290是切出缓冲器293～0～293-n的级联连接电路(延迟电路291)的任意级数而获得期望的延迟时间的电路，数据的写入在各级上是共通的，不过，读出的定时在各级上不同(使用FIFO295～0～295-n)。 
即，定时发生器200基于以上说明的构成，能够模拟地发生所要求的延迟时间。 
专利文献1：特开2001-235521号公报 
专利文献2：特开平8-94725号公报 
不过，近年来，随着定时发生器的高速化，确保对定时发生器的可变延迟电路进行实时控制(On The Fly)的电路的定时容限变得很难，设计和定时验证、修正需要很多时间等，这样的问题产生。 
例如，如图6所示，可变延迟电路中采用FIFO，由此产生了上述问题。 
FIFO通常由用以扩展数据Eye的多个锁存电路(latch circuit)、用以控制锁存选择的计数器、选择锁存数据的选择器构成。在此，FIFO的读出电路的动作频率由计数器和选择器的传递延迟时间决定，250MHz～400MHz下的动作成为界限。 
即，当为250兆左右的速度时，FIFO也能够动作，不过，若达到1千兆的级别，FIFO无法对应。 
为此，追求一种取代FIFO的全新构成的提案，以使能够对应于高速动作。 
发明内容
本发明是为了解决上述问题而产生的，其目的在于提供一种能够使实时控制定时发生器的可变延迟电路的电路形成为简单的构成且确保定时容限(Eye开口)的定时发生器及半导体试验装置。 
为了实现该目的，本发明的定时发生器，具备对数据附加规定的延迟量并输出的可变延迟电路，采用的构成是可变延迟电路包括：延迟电路，其具有级联连接的多个时钟脉冲用缓冲器；多个逻辑与电路，其与将该延迟电路每隔规定延迟时间划分时的各级分别对应地配备、并从其对应的级由一个输入端子输入时钟脉冲；和数据用缓冲器，其按所述对应的级被级联连接，且其级联连接的输出侧与所述逻辑与电路的另一个输入端子连接，并且输入数据而在对该输入的数据附加一定的延迟量后向逻辑与电路发送。由数据用缓冲器附加给数据的延迟量等同于由与该数据用缓冲器所连接的逻辑与电路对应的级的时钟脉冲用缓冲器附加给时钟脉冲的延迟量。 
当如此这样构成定时发生器时，由于形成的构成是具备对数据附加一定延迟量的数据用缓冲器，该数据用缓冲器的延迟量具有等同于与该数据用缓冲器对应的延迟电路的时钟脉冲用缓冲器的延迟量，从而能够容易地保持定时容限(Eye开口)。 
还有，在此所谓的Eye开口是指将每个周期的时钟脉冲波形重合而形成的波形中于该波形中央形成的开口部分(形成像眼睛一样形状的中央开口部分)。 
而且，无须像FIFO那样具备锁存电路和计数器、选择器等复杂且庞大的构成，从而能够使对定时发生器的可变延迟电路进行实时控制(On TheFly)的电路变得简单化。 
再有，由于形成为在其控制电路中不使用FIFO的构成，从而也能够对应于1千兆级别的高速动作。 
另外，本发明的定时发生器，形成的构成是具备延迟锁定环电路，其输入向延迟电路输入的时钟脉冲信号和从延迟电路输出的时钟脉冲信号，根据这些时钟脉冲信号生成偏置信号并赋予给数据用缓冲器。 
当如此构成定时发生器时，由于数据用缓冲器的延迟量由DLL控制，因此即使发生外来的电源电压变动和温度变动等也能够追随，从而能够将可变延迟电路的延迟时间和实时控制可变延迟电路的信号的延迟时间保持一定，能够保持数据的Eye开口。 
另外，本发明的定时发生器，形成的构成是具备数据保持电路，其输入数据，输入向延迟电路输入的时钟脉冲，按照该时钟脉冲的输入定时输出数据并发送给数据用缓冲器。 
当如此构成定时发生器时，就能够使实时控制可变延迟电路的信号根据与可变延迟电路的输入信号相同相位的时钟脉冲被锁存，以使该被锁存的信号附加与可变延迟电路的缓冲器(延迟要素)相同的延迟量。而且，数据用缓冲器以具有电流源的缓冲器的级联连接而构成，同时，由于具有与可变延迟电路中使用的缓冲器相同的延迟量，因此能够附加同等的BIAS电压。 
另外，本发明的半导体试验装置，包括：根据输入的基准时钟脉冲输出周期数据的周期发生器；根据周期数据输入试验图形信号和期待值图形信号的图形发生器；输入基准时钟脉冲、周期数据和试验图形信号并输出整形时钟脉冲信号和比较时钟脉冲信号的定时发生器；将整形时钟脉冲信号整形并输出整形图形信号且发送给半导体设备的波形整形器；和根据比较时钟脉冲信号对半导体设备的响应输出和期待值图形信号进行比较的逻辑比较电路，定时产生器由权利要求1～权利要求3任意一项的定时发生器构成。 
若如此构成半导体试验装置，则从定时发生器能够获得保证Eye开口的优质的延迟时钟脉冲。从而能够提高针对DUT的各种试验的测定精度。 
发明的效果 
如以上，根据本发明，由于包括具有与延迟电路的时钟脉冲用缓冲器相同延迟量的数据用缓冲器，从而能够容易地保持定时容限(Eye开口)。 
另外，因为数据用缓冲器的延迟量由DLL控制，所以即使发生外来 的电源电压变动和温度变动等也能够追随，从而能够将可变延迟电路的延迟时间和实时控制可变延迟电路的信号的延迟时间保持一定，能够保持数据的Eye开口。 
而且，这样的本发明的构成不是像FIFO那样复杂且庞大的构成，从而能够简化对定时发生器的可变延迟电路进行实时控制(On The Fly)的电路。 
再有，由于形成在其控制电路中不使用FIFO的构成，从而也能够对应于1千兆级别的高速动作。 
附图说明
图1是表示本发明的定时发生器(可变延迟电路)构成的电路图。 
图2是表示缓冲器构成例的电路图，分别是(a)表示单发简略型延迟电路的电路图，(b)表示单发型延迟电路的电路图，(c)表示差动型延迟电路的电路图。 
图3是表示本发明的定时发生器(可变延迟电路)动作结果的时序图。 
图4是表示现有的半导体试验装置构成的框图。 
图5是表示现有的半导体试验装置构成的电路图。 
图6是表示现有的可变延迟电路构成的电路图。 
图7是表示现有的定时发生器(可变延迟电路)动作结果的时序图。 
图中，10-可变延迟电路，11-延迟电路，12-多路调制器(MUX)，13-1～13-n+1-时钟脉冲器缓冲器，14-0～14-n-逻辑与电路，15-11～15-nn-数据用缓冲器，16-0～16-n-数据保持电路，17-逻辑或电路，18-延迟锁定环电路(DLL)，100-半导体试验装置，200-定时发生器，280-译码器，300-图形发生器，500-波形整形器，600-逻辑比较电路，700-DUT。 
具体实施方式
以下，关于本发明的定时发生器及半导体试验装置的优选实施方式，参照附图进行说明。 
首先，参照图1对本发明的定时发生器的实施方式进行说明。 
该图是表示本实施方式的定时发生器构成的框图。 
本实施方式的定时发生器与图5及图6所示的现有定时发生器比较，可变延迟电路的构成不同。即，现有的定时发生器形成为在可变延迟电路上采用FIFO的构成，与这相对，本实施方式的定时发生器形成的构成是取代FIFO具备数据用缓冲器和数据保持电路，再有还具备延迟锁定环电路(DLL)。其他构成要素与现有的定时发生器同样。 
因而，图1中关于与图5及图6同样的构成部分附以相同符号，省略其详细的说明。 
如图1所示，本实施方式的定时发生器的可变延迟电路10具备延迟电路11、多路调制器(MUX)12和延迟锁定环电路(DLL)18。 
延迟电路11具有与现有的定时发生器200的延迟电路291同样的构成，由级联连接的多个时钟脉冲用缓冲器13-1～13-n+1构成。其中，最终级的时钟脉冲用缓冲器13-n+1是通过连接DLL18从而插入的缓冲器。 
还有，时钟脉冲用缓冲器13-1～13-n+1能够随着延迟时间的范围(带域)而使构成不同。例如，图1中没有叙述，不过，作为发生比时钟脉冲周期长的延迟时间的延迟元件，能够采用图5的包括210、220、230、240、250、260、270的逻辑电路。将其逻辑电路组合从而容易获得时钟脉冲周期的整数倍的延迟时间。例如，时钟脉冲周期为4纳秒(ns)时，容易获得其整数倍的延迟时间。 
另外，作为发生比时钟脉冲周期短且比变频器2级分量的延迟量长的延迟时间的延迟元件，能够采用串联连接的变频器。再有，图1中没有叙述，不过，作为发生比变频器2级分量的延迟量短的延迟元件，例如能够在在逻辑或电路17的后级采用变频器的负载电容。 
MUX12如图1所示具备逻辑与电路14-0～14-n、数据用缓冲器15-11～15-nn、数据保持电路16-0～16-n和逻辑或电路17。 
逻辑与电路14-0～14-n具有与现有的定时发生器200中的逻辑与电路294-0～294-n同样的构成，且与延迟电路11的各级分别对应配置。 
该逻辑与电路14-0～14-n的一个输入端子从延迟电路11的对应的级输入时钟脉冲。另一方面，另一输入端子输入数据缓冲器15-11～15- nn的输出信号。并且，多个逻辑与电路14～0～14-n的输出均向逻辑或电路17发送、输入。 
数据用缓冲器15～11～15-nn将具有电流源的多个数据用缓冲器级联连接，并由DLL18赋予相同的BIAS电压。 
该数据用缓冲器15～11～15-nn的级联连接的输入侧与数据保持电路16～0～16-n的输出端子连接。并且，输出侧与多个逻辑与电路14-0～14-n的另一输入端子连接。即在多个逻辑与电路14-0～14-n的各个输入端子(另一端子)连接有被级联连接的数据用缓冲器15-11～15-nn。 
另外，数据用缓冲器15-11～15-nn具有延迟量等同于与该数据用缓冲器15-11～15-nn所连接的逻辑与电路14-0～14-n对应的延迟电路11的级上的延迟量。 
例如，与延迟电路11的第1级对应连接的逻辑与电路14-1的另一输入端子所连接的数据用缓冲器15-11具有与该延迟电路11的第1级之前的时钟脉冲用缓冲器13-1相同的延迟量。另外，与延迟电路11的第2级对应连接的逻辑与电路14-2的另一输入端子所连接的数据用缓冲器15-21～15-22具有与该延迟电路11的第2级之前的时钟脉冲用缓冲器13-1～13-2相同的延迟量。再有，与延迟电路11的第n级对应连接的逻辑与电路14-n的另一输入端子所连接的数据用缓冲器15-n1～15-nn具有与该延迟电路11的第n级之前的时钟脉冲用缓冲器13-1～13-n相同的延迟量。 
还有，在与延迟电路11的第0级对应连接的逻辑与电路14-0的另一输入端子，不连接数据用缓冲器15-11。这是因为延迟电路11的第0级之前的时钟脉冲用缓冲器的延迟量为0。 
如此构成数据用缓冲器15-11～15-nn，由此能够对时钟脉冲和数据双方附加相同延迟量。从而能够保持数据的Eye开口。 
关于该数据用缓冲器15-11～15-nn的构成，利用后述的「关于时钟脉冲用缓冲器、数据用缓冲器的构成」进行说明。 
数据保持电路16-0～16-n能够由例如锁存电路等构成，与逻辑与电路14-1～14-n+1同样，与延迟电路11的各级分别对应地配置。例如，若延迟电路分成10级，则数据保持电路16-0～16-n具备10+1个(与 10级各个对应的10个，与第0级对应的1个)。 
该数据保持电路16-0～16-n输入从译码器280发送来的延迟量信号(细分解率延迟量信号)。然后，按照时钟脉冲(Clock(Logic))的输入定时输出延迟量信号，向数据用缓冲器15-11～15-nn(第0级中是向逻辑与电路14-0的另一输入端子)发送。 
在此，来自译码器280的延迟量信号选择所动作的数据保持电路16-0～16-n、数据用缓冲器15-11～15-nn及逻辑与电路14～0～14-n。从而只有特定的数据保持电路16-0～16-n、数据用缓冲器15-11～15-nn及逻辑与电路14～0～14-n动作，输出附加了所期望的延迟量的输出信号(TG Out)。 
从而，在数据保持电路16-0～16-n中能够以延迟电路11的时钟脉冲(Clock(VD))相同相位锁存数据信号。然后，在数据用缓冲器15-11～15-nn中能够对该所锁存的信号附加与延迟电路11的时钟脉冲用缓冲器13-1～13-n(延迟要素)相同的延迟量。因而能够保持数据的Eye开口。 
逻辑或电路17输入逻辑与电路14～0～14-n的各个输出信号，根据逻辑或而输出输出信号(TG Out)。 
DLL(Delay Locked Loop)18如图1所示具备相位比较器18-1、计数器(CTR)18-2、和DA变换器(DAC)18-3。 
相位比较器18-1输入向延迟电路11输入的时钟脉冲和从延迟电路11输出的时钟脉冲，检测这些信号间的相位，将该检测结果作为相位信号输出。 
计数器18-2从相位比较器18-1输入相位信号，根据其相位信号生成控制信号并输出。 
DA变换器18-3将来自计数器18-2的控制信号进行数字-模拟变换，作为延迟时间控制信号(BIAS信号)输出。对所有数据用缓冲器15-11～15-nn附加该BIAS信号。 
如此，由DLL18生成BIAS并输出，从而可由DLL18控制数据用缓冲器15-11～15-nn的延迟时间，因此即使发生外来的电源电压变动和温度变动等也能够追随，从而能够将可变延迟电路的延迟时间和实时控制可 变延迟电路的信号的延迟时间保持一定(保持Eye开口)。 
接下来，参照图2对时钟脉冲用缓冲器、数据用缓冲器的构成进行说明。 
该图是表示缓冲器(包括时钟脉冲用缓冲器、数据用缓冲器任意一个)构成例的电路图，分别是该图(a)表示单发(Singel)简略型延迟电路的电路图，该图(b)表示单发(Singel)型延迟电路的电路图，该图(c)表示差动型延迟电路的电路图。还有，缓冲器能够由(a)、(b)、(c)任意一个构成。 
单发简略型延迟电路如该图(a)所示，具有P沟道MOSFET和N沟道MOSFET。N沟道MOSFET的漏极和P沟道MOSFET的源极连接，N沟道MOSFET的源极接地，P沟道MOSFET的漏极被施加规定电压。再有，在P沟道MOSFET的栅极中输入BIASP，在N沟道MOSFET的栅极中输入信号(在时钟脉冲路径中为时钟脉冲，在数据路径中为数据)。并且，从N沟道MOSFET的漏极和P沟道MOSFET的源极的连接点输出根据BIASP所延迟的信号(在时钟脉冲路径中为时钟脉冲，在数据路径中为数据)。 
单发型延迟电路如该图(b)所示，具有2个P沟道MOSFET和2个N沟道MOSFET。 
第一P沟道MOSFET的源极和第二P沟道MOSFET的漏极连接，第二P沟道MOSFET的源极和第一N沟道MOSFET的漏极连接，第一N沟道MOSFET的源极和第二N沟道MOSFET的漏极连接。另外，第二N沟道MOSFET的源极接地，在第一P沟道MOSFET的漏极被施加规定电压。再有，在第一P沟道MOSFET的栅极中输入BIASPx，在第二N沟道MOSFET的栅极中输入BIASNx，在第二P沟道MOSFET的栅极及第一N沟道MOSFET的栅极中输入信号(在时钟脉冲路径中为时钟脉冲，在数据路径中为数据)In。并且，从第二P沟道MOSFET的源极和第一N沟道MOSFET的漏极的连接点输出根据BIASPx及BIASNx所延迟的信号(在时钟脉冲路径中为时钟脉冲，在数据路径中为数据)(Out)。 
即，单发型延迟电路形成的构成是中段具备CMOS变频器(inverter)，在其两侧具有电流源。 
差动型延迟电路如该图(c)所示，是组合2个单发简略型延迟电路，将各N沟道MOSFET的源极彼此连接，向各P沟道MOSFET的漏极分别施加规定的电压。再有，在各N沟道MOSFET的源极彼此连接的点连接第三N沟道MOSFET的漏极，该第三N沟道MOSFET的源极被接地。 
另外，在2个单发简略型延迟电路的各N沟道MOSFETP的栅极中输入信号(一方为INP，另一方为INN)，在单发简略型延迟电路的各P沟道MOSFET的栅极中输入(BIASPx or Vss)。 
并且，分别是从2个单发简略型延迟电路的一方输出信号Q，从另一方输入信号XQ。 
在此，关于单发型延迟电路的动作进一步进行说明。 
若处于该单发型延迟电路中段的变频器向Hi迁移，则从Hi侧的电流源(第一P沟道MOSFET)对负载(Out)流入电流，负载电容被充电。另方面，若向Low侧迁移，则这回是使电流从负载侧向电源侧退避而迁移。连接在单发型延迟电路两侧的MOSFET将那些流动的电流作为电流源使用，且按照无论是充电时还是放电时电流都流动的方式进行控制。 
该电流源与某种BIAS发生源连接，且与该BIAS发生源的最终级的晶体管和电流反射镜连接。由于连接有电流镜，从而在一处的BIAS发生器流动的电流被反射，并且各自被反射，在所有的晶体管中以接近BIAS电流被限制，由此控制在各自的缓冲器迁移之际对负荷电容充电的电流。 
接下来，关于本发明的定时发生器的动作结果参照图3进行说明。 
该图是表示本发明的定时发生器的可变延迟电路中的数据输入(该图(a))、时钟脉冲输入(该图(b))、数据输出(该图(c))、时钟脉冲输出(该图(d))的各波形的波形图。 
本实施方式的可变延迟电路10对数据也附加与对时钟脉冲附加的延迟量相同的延迟量。从而，如图(c)所示，能够减小数据波形的时间方向的抖动(离散偏差)的影响。从而能够确保数据的Eye开口。 
接下来，关于本发明的半导体试验装置进行说明。 
本发明的半导体试验装置采用的构成是包括具有上述可变延迟电路10的定时发生器。除了该定时发生器以外的构成与图4所示的构成同样。 
如此，采用本实施方式的定时发生器作为定时发生器，由此能够确保 用以进行千兆赫的动作的Eye开口，能够进行对DUT700高速的各种试验。从而能够提高半导体试验的速度。 
以上，关于本发明的定时发生器及半导体试验装置的优选实施方式进行了说明，不过本发明所涉及的定时发生器及半导体试验装置并不仅限于上述的实施方式，在本发明的范围中的各种变更上述当然也是可能的。 
例如，在上述的实施方式中，延迟电路的级数设定为10级，不过，延迟电路的级数并不限于10级，能够设定为任意级数。 
另外，在上述的实施方式中，由锁存电路构成数据保持电路，不过，并不限于锁存电路，例如，也能够由触发器等构成。 
产业上的可利用性 
本发明涉及在可变延迟电路中对数据附加规定延迟量的方法，从而可利用于具备可变延迟电路的定时发生器、半导体试验装置、其他装置类。 

Claims (4)

1.一种定时发生器，具备对数据附加规定的延迟量并输出的可变延迟电路，
所述可变延迟电路包括：
延迟电路，其具有级联连接的多个时钟脉冲用缓冲器，
多个逻辑与电路，其与将该延迟电路每隔规定延迟时间划分时的各级分别对应地配备、并从其对应的级由一个输入端子输入时钟脉冲，
数据用缓冲器，其按所述对应的级被级联连接，且其级联连接的输出侧与所述逻辑与电路的另一个输入端子连接，并且输入所述数据而在对该输入的数据附加一定的延迟量后向所述逻辑与电路发送；
由所述数据用缓冲器附加给所述数据的延迟量等同于由与该数据用缓冲器所连接的逻辑与电路对应的级的时钟脉冲用缓冲器附加给所述时钟脉冲的延迟量。
2.根据权利要求1所述的定时发生器，其特征在于，具备延迟锁定环电路，其输入向所述延迟电路输入的时钟脉冲信号和从所述延迟电路输出的时钟脉冲信号，根据这些时钟脉冲信号生成偏置信号并赋予给所述数据用缓冲器。
3.根据权利要求1或2所述的定时发生器，其特征在于，具备数据保持电路，其输入所述数据，输入向所述延迟电路输入的所述时钟脉冲，按照该时钟脉冲的输入定时输出所述数据并发送给所述数据用缓冲器。
4.一种半导体试验装置，包括：
根据输入的基准时钟脉冲输出周期数据的周期发生器、
根据所述周期数据输出试验图形信号和期待值图形信号的图形发生器、
输入所述基准时钟脉冲、所述周期数据和所述试验图形信号并输出整形时钟脉冲信号和比较时钟脉冲信号的定时发生器、
将所述整形时钟脉冲信号整形并输出整形图形信号且发送给半导体设备的波形整形器、和
根据所述比较时钟脉冲信号对所述半导体设备的响应输出和所述期待值图形信号进行比较的逻辑比较电路，
所述定时发生器由所述权利要求1～3任一项所述的定时发生器构成。
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