JP4614785B2 - 遅延時間評価回路および方法 - Google Patents

Description

本発明は、半導体集積回路における遅延時間評価回路および方法に関し、特に、１段〜数段程度のゲート回路の遅延時間を評価することが可能な遅延時間評価回路および方法に関する。

近年、半導体集積回路の動作速度の高速化に伴い、半導体チップ上に形成されるゲート回路などの遅延時間を正確に評価できることが求められている。特に最近では、１段〜数段程度のゲート回路の遅延時間を正確に評価できることが望まれている。

図８は、リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。
この図８に示す遅延時間評価回路は、複数段のゲート回路からなる被評価回路１１０が信号経路上に設けられたリングオシレータ１２０と、その発振信号をＮ分周するＮ分周器１３０とを具備する。このような構成では、リングオシレータの発振信号をＮ分周した出力信号の周波数をテスタなどで測定し、その測定値を基に被評価回路１１０の遅延時間を求めることができる。しかし、このような方法では、被評価回路１１０のゲート段数が最低でも１０段程度ないと正確な遅延時間を測定できず、１段分のゲート回路の遅延時間は平均値として求めるしかなかった。

このような問題に対して、評価対象のゲート回路をＤＬＬ（Delay Locked Loop）のループに組み込み、ＤＬＬ内の可変遅延回路の制御電圧をゲート回路の遅延時間に換算することで、１段分のゲート回路の遅延時間測定を可能とした遅延時間評価回路が提案されている。

図９は、１段分のゲート回路の遅延時間測定が可能な遅延時間評価回路の構成例を示す図である。
この図９に示す遅延時間評価回路は、遅延クロック信号ＤＣＬＫを出力するためのＤＬＬ２００と、被評価回路の遅延時間の電圧換算値を出力するＤＬＬ３００とから構成されている。ＤＬＬ２００は、参照クロック信号ＲＥＦＣＬＫを遅延させる可変遅延回路２１０を含み、可変遅延回路２１０は、制御電圧Ｖｄ１により遅延量が制御される複数段の遅延素子からなる。そして、可変遅延回路２１０の遅延量は、その出力クロック信号ＯＵＴ１の位相が参照クロック信号ＲＥＦＣＬＫと一致するように制御される。

また、可変遅延回路２１０の複数の遅延段からは、遅延クロック信号ＤＣＬＫをスイッチ２２０に出力できるようになっており、スイッチ２２０を切り替えることにより、遅延段の段数に応じて参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫが出力される。

ＤＬＬ３００は、位相比較回路３１０、電圧レギュレータ３２０、可変遅延回路３３０および被評価回路３４０を具備する。位相比較回路３１０は、このＤＬＬ３００の出力クロック信号ＯＵＴ２と参照クロック信号ＲＥＦＣＬＫとの位相を比較し、電圧レギュレータ３２０は、その比較結果に応じて可変遅延回路３３０の制御電圧Ｖｄ２を出力する。可変遅延回路３３０は、スイッチ２２０からの遅延クロック信号ＤＣＬＫを制御電圧Ｖｄ２に応じて遅延させる。被評価回路３４０は、接続段数を変えることが可能な複数段のゲート回路を備え、可変遅延回路３３０の出力クロック信号に応じて動作し、出力クロック信号ＯＵＴ２を出力する。

このＤＬＬ３００では、出力クロック信号ＯＵＴ２の位相が参照クロック信号ＲＥＦＣＬＫと一致するように、可変遅延回路３３０の制御電圧Ｖｄ２が調整される。また、スイッチ２２０を固定した場合、可変遅延回路３３０と被評価回路３４０による信号遅延時間の合計は常に一定となるので、被評価回路３４０のゲート回路の段数を変化させたときの可変遅延回路３３０の制御電圧Ｖｄ２の変化量を、被評価回路３４０での遅延時間の変化量に換算することができ、１段〜数段分のゲート回路の遅延量を高精度に測定できる。

なお、上記に関連する従来技術として、被測定回路を含む被測定回路パスと、このパスから被測定回路をバイパスした構成のダミー回路パスとを備え、両回路パスの出力信号の位相差を基に可変遅延回路を制御して各回路パスへの入力信号の位相を揃えるようにして、各回路パスにおける遅延時間の差分より被測定回路の遅延時間を求めることが可能な遅延時間測定装置があった（例えば、特許文献１参照）。
特開２００１−２６４３９７号公報（段落番号〔００４１〕〜〔００５５〕、図１）

しかし、図９に示した遅延時間評価回路を、被評価回路３４０を含む半導体集積回路に設けた場合に、ＤＬＬ３００の電圧レギュレータ３２０に設けられるループフィルタの実装面積が大きく、回路全体の面積が増大してしまうという問題があった。特に、この構成の遅延時間評価回路では、遅延クロックＤＣＬＫを発生するＤＬＬ２００を共用して複数のＤＬＬ３００を設け、多数のゲート回路の遅延時間を測定することが可能であるが、この場合にはＤＬＬ３００の数だけループフィルタが設けられるので、回路面積に与える影響が大きくなる。

また、上記の遅延時間評価回路で高精度の測定を行うためには、実際には例えば、ＤＬＬ３００の回路配置などに応じて制御電圧Ｖｄ２が変化することを防止する電圧較正回路など、パッドでの信号読み出し誤差を低減する回路が必要となり、回路面積をさらに増大させる原因となる。

さらに、上記の遅延時間評価回路では、オシロスコープなどを用いて制御電圧Ｖｄ２を計測する必要がある。また、制御電圧Ｖｄ２を遅延時間に換算するにあたり、スイッチ２２０の切り替え位置によって生じる遅延時間の誤差を、遅延クロック信号ＤＣＬＫの測定値に基づいてあらかじめ見積もっておく必要があり、さらに上記の電圧較正回路の較正電圧もあらかじめ算出しておく必要がある。従って、これらの原因により測定時間が長くなってしまうという問題もあった。

本発明はこのような点に鑑みてなされたものであり、回路面積を増大させることなく、少数段で構成されるゲート回路などの遅延時間を短時間で精度よく評価することが可能な遅延時間評価回路を提供することを目的とする。

また、本発明の他の目的は、回路面積を増大させることなく、少数段で構成されるゲート回路などの遅延時間を短時間で精度よく評価することが可能な遅延時間評価方法を提供することである。

本発明では上記課題を解決するために、図１に示すように、半導体集積回路における遅延時間評価回路において、制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続されて構成され、参照クロック信号ＲＥＦＣＬＫを遅延させる可変遅延回路と、接続段数を切り替え可能な複数の被評価回路からなり、前記可変遅延回路のいずれかの前記遅延段の前段または後段に接続された被評価回路群２６と、前記参照クロック信号ＲＥＦＣＬＫが前記可変遅延回路および前記被評価回路群２６を伝搬した出力クロック信号ＣＬＫＯＵＴの位相と、前記参照クロック信号ＲＥＦＣＬＫとの位相を比較する位相比較回路２１と、前記位相比較回路２１の比較結果に応じてカウント値を増減し、そのカウント値を前記可変遅延回路の前記制御信号として出力するカウンタ２２と、前記カウンタ２２のカウント値を外部に出力する出力端子とを有するＤＬＬ回路２０を備えたことを特徴とする遅延時間評価回路が提供される。

このような遅延時間評価回路では、参照クロック信号ＲＥＦＣＬＫが可変遅延回路および被評価回路群２６を伝搬し、その出力クロック信号ＣＬＫＯＵＴの位相と参照クロック信号ＲＥＦＣＬＫとの位相が位相比較回路２１で比較される。カウンタ２２は位相比較回路２１の比較結果に応じてそのカウント値を増減させ、これにより出力クロック信号ＣＬＫＯＵＴの位相と参照クロック信号ＲＥＦＣＬＫの位相とが一致するように、可変遅延回路の遅延時間が制御される。

このとき、可変遅延回路および被評価回路群２６による信号の伝搬遅延時間の総和は、参照クロック信号ＲＥＦＣＬＫの周期と等しくなる。可変遅延回路の遅延時間はカウンタ２２からのカウント値により制御されるので、被評価回路群２６での遅延時間はカウント値の関数として表すことができる。一方、被評価回路群２６での被評価回路の接続段数が一定の場合、参照クロック信号ＲＥＦＣＬＫの周期を変化させることで、被評価回路群２６での遅延時間とカウンタ２２のカウント値との関係を求めることができる。従って、被評価回路群２６内の被評価回路の接続段数を変えながら、カウンタ２２のカウント値をその都度、出力端子を通じて読み取ることで、任意の接続段数分の被評価回路の遅延時間を評価することができる。

また、本発明では、半導体集積回路における遅延時間評価方法において、制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続された可変遅延回路におけるいずれかの前記遅延段の前段または後段に、接続段数を切り替え可能な複数の被評価回路からなる被評価回路群を接続し、参照クロック信号を前記可変遅延回路および前記被評価回路群に伝搬させた出力クロック信号の位相と、前記参照クロック信号の位相との比較結果に応じて、前記制御信号を出力するカウンタのカウント値を増減させて前記各位相が一致するように制御し、前記各位相が一致するときの前記カウンタのカウント値を前記被評価回路の接続段数を変えながらその都度取得し、取得したカウント値を基に任意の段数分の前記被評価回路の伝送遅延時間を評価することを特徴とする遅延時間評価方法が提供される。

このような遅延時間評価方法では、参照クロック信号を可変遅延回路および被評価回路群に伝搬させ、その出力クロック信号の位相と参照クロック信号との位相とを比較して、比較結果に応じてカウンタのカウント値を増減させる。そして、出力クロック信号の位相と参照クロック信号の位相とが一致するように、可変遅延回路の遅延時間を制御する。

このとき、可変遅延回路および被評価回路群による信号の伝搬遅延時間の総和は、参照クロック信号の周期と等しくなる。可変遅延回路の遅延時間はカウンタからのカウント値により制御されるので、被評価回路群での遅延時間はカウント値の関数として表すことができる。一方、被評価回路群での被評価回路の接続段数が一定の場合、参照クロック信号の周期を変化させることで、被評価回路群での遅延時間とカウンタのカウント値との関係を求めることができる。従って、被評価回路群内の被評価回路の接続段数を変えながら、カウンタのカウント値をその都度取得することで、任意の接続段数分の被評価回路の遅延時間を評価することができる。

本発明の遅延時間評価回路によれば、被評価回路群内の被評価回路の接続段数を変えながら、カウンタのカウント値をその都度、出力端子を通じて読み取ることで、任意の接続段数分の被評価回路の遅延時間を精度よく評価することができる。特に、被評価回路の遅延時間を平均値でなく、１段単位で評価できる。また、可変遅延回路の遅延時間をカウンタからのデジタル信号により制御するようにしたことで、アナログ制御の場合に必要だったループフィルタが不要となり、回路面積を大幅に抑制できる。さらに、電圧値や遅延の誤差をオシロスコープなどを用いて検出する必要がないので、ユーザの操作が簡略化され、評価に要する時間が短縮される。

また、本発明の遅延時間評価方法によれば、被評価回路群内の被評価回路の接続段数を変えながら、カウンタのカウント値をその都度、出力端子を通じて読み取ることで、任意の接続段数分の被評価回路の遅延時間を精度よく評価することができる。特に、被評価回路の遅延時間を平均値でなく、１段単位で評価できる。また、可変遅延回路の遅延時間をカウンタからのデジタル信号により制御するようにしたことで、アナログ制御の場合に必要だったループフィルタが不要となり、評価回路を実装した際の回路面積を大幅に抑制できる。さらに、電圧値や遅延の誤差をオシロスコープなどを用いて検出する必要がないので、ユーザの操作が簡略化され、評価に要する時間が短縮される。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、実施の形態に係る遅延時間評価回路の概略構成を示す図である。
図１に示す遅延時間評価回路は、シリコン基板上にＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより形成された、半導体プロセスを評価するための評価チップ上に形成されている。この遅延時間評価回路は、参照クロック発生器１０、ＤＬＬ回路２０、および周波数カウンタ３０を具備する。

参照クロック発生器１０は、ＤＬＬ２０に対して参照クロック信号ＲＥＦＣＬＫを供給する装置であり、リングオシレータ１１およびＤＡコンバータ１２を具備する。リングオシレータ１１は、ＤＡコンバータ１２から出力されるバイアス電圧に応じた周波数の参照クロック信号ＲＥＦＣＬＫを発生する。ＤＡコンバータ１２は、外部からのデジタル制御データをアナログ電圧に変換し、その電圧をバイアス電圧としてリングオシレータ１１に供給する。このような構成により、ＤＬＬ回路２０に対して安定的な参照クロック信号ＲＥＦＣＬＫを供給でき、またその発振周波数をユーザが容易に制御できる。

ＤＬＬ回路２０は、ロックするクロック信号のフィードバックループ内に評価対象の回路を挿入して、その回路における遅延時間を評価するためのデータを出力する装置である。このＤＬＬ回路２０は、位相比較回路２１、カウンタ２２、可変遅延回路２３，２４，２５、被評価回路群２６、コード出力回路２７を具備している。

位相比較回路２１は、可変遅延回路２５からの出力クロック信号ＯＵＴの位相と、参照クロック信号ＲＥＦＣＬＫの位相とを比較し、比較結果を論理信号として出力する。カウンタ２２は、位相比較回路２１の比較結果に応じてカウント値を増減し、そのカウント値を遅延量を制御するためのデジタルコードとして可変遅延回路２３〜２５に対して出力する。

可変遅延回路２３〜２５は、それぞれカウンタ２２からのデジタルコードＤｆ，Ｄｍ，Ｄｃに応じて遅延量が可変とされている。これらのうち、可変遅延回路２３は遅延時間の分解能が最も高くされ、ピコ秒オーダの遅延量を発生できるようになっている。また、可変遅延回路２５は分解能が最も低くされており、可変遅延回路２４はこれらの中間の分解能を有している。これらの可変遅延回路２３〜２５では、遅延素子として例えばＣＭＯＳインバータが用いられている。

なお、可変遅延回路２３〜２５に供給されるデジタルコードＤｆ，Ｄｍ，Ｄｃには、例えば、カウンタ２２による所定ビット数のカウント値のうち、下位ビット、中間ビット、上位ビットがそれぞれ割り当てられる。

被評価回路群２６は、遅延時間の評価対象となるゲート回路などの複数の回路が縦続接続された構成を有し、またそれらの回路の接続段数が可変とされている。この被評価回路群２６は、ＤＬＬ２０のフィードバックループ上に形成され、本実施の形態では、可変遅延回路２３および２４の間に接続されている。

コード出力回路２７は、カウンタ２２の出力するデジタルコードを所定のデータ形式に変換して出力する。
このＤＬＬ回路２０では、可変遅延回路２３に対して参照クロック信号ＲＥＦＣＬＫが入力され、この信号がさらに被評価回路群２６、可変遅延回路２４および２５によって遅延されて、可変遅延回路２５の出力クロック信号ＣＬＫＯＵＴが位相比較回路２１の一方の入力端子に入力される。このとき、出力クロック信号ＣＬＫＯＵＴの位相が参照クロック信号ＲＥＦＣＬＫの位相より進んでいる場合には、カウンタ２２がカウントダウンを行って可変遅延回路２３〜２５の遅延時間を短縮させる。また、出力クロック信号ＣＬＫＯＵＴの位相が参照クロック信号ＲＥＦＣＬＫの位相より遅れている場合には、カウンタ２２がカウントアップを行って可変遅延回路２３〜２５の遅延時間を長くする。

このようなネガティブフィードバック制御により、出力クロック信号ＣＬＫＯＵＴの位相と参照クロック信号ＲＥＦＣＬＫの位相とが一致するように制御される。そして、そのときにカウンタ２２が出力するデジタルコードを、コード出力回路２７からの出力データを基にユーザが読み取ることが可能となっている。

また、周波数カウンタ３０は、リングオシレータ１１により発生される参照クロック信号ＲＥＦＣＬＫの入力を受けて、一定時間内における入力クロック数をカウントすることにより、参照クロック信号ＲＥＦＣＬＫの周波数を検出する。この周波数カウンタ３０の検出値を基に、参照クロック信号ＲＥＦＣＬＫの周波数（または周期）をユーザが読み取ることが可能となっている。

図２は、被評価回路群２６の回路構成例を示す図である。
図２では、遅延時間の被評価回路として、２入力ＮＡＮＤゲート回路を適用した場合の例を示している。この図２の被評価回路群２６は、縦続接続されたｎ個（ただし、ｎは２以上の整数）の２入力のＮＡＮＤゲート回路２６１−１〜２６１−ｎと、これらの回路から出力を切り替えるためのスイッチ回路２６２−１〜２６２−ｎとを具備している。

先頭のＮＡＮＤゲート回路２６１−１の一方の入力端子には、可変遅延回路２３から出力される遅延クロック信号ＤＣＬＫ１が入力され、２段目以降のＮＡＮＤゲート回路２６１−２〜２６１−ｎの一方の入力端子には、それぞれの前段のＮＡＮＤゲート回路からの出力信号が入力される。また、各ＮＡＮＤゲート回路２６１−１〜２６１−ｎの他方の入力端子には、電源電圧Ｖｄｄが印加されている。

スイッチ回路２６２−１は、ＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと略称する）ＰＭ１１およびｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと略称する）ＮＭ１１と、各トランジスタのドレイン側に直列に接続されたｐＭＯＳトランジスタＰＭ１２およびｎＭＯＳトランジスタＮＭ１２と、インバータ回路ＩＮＶ１１とからなるゲーテッドバッファによって構成されている。

ゲーテッドバッファの制御用のｐＭＯＳトランジスタＰＭ１２およびｎＭＯＳトランジスタＮＭ１２のゲート端子は、外部から供給される制御信号ＣＯＮ１−１およびその反転信号をそれぞれ受ける。また、ｐＭＯＳトランジスタＰＭ１１およびｎＭＯＳトランジスタＮＭ１１の各ゲート端子は、１段目のＮＡＮＤゲート回路２６１−１の出力クロック信号を受ける。そして、制御信号ＣＯＮ１−１がＨレベルのときにのみ、ｐＭＯＳトランジスタＰＭ１１およびｎＭＯＳトランジスタＮＭ１１がインバータとして動作して被評価回路群２６の出力端子に反転信号を出力し、制御信号ＣＯＮ１−１がＬレベルのとき、入出力がハイインピーダンスとなる。

スイッチ回路２６２−２〜２６２−ｎも同様の回路構成を有しており、それぞれＮＡＮＤゲート回路２６１−２〜２６１−ｎの出力信号を受けて、制御信号ＣＯＮ１−２〜ＣＯＮ１−ｎに応じたインバータ動作を行い、被評価回路群２６の出力端子に信号を出力する。

この被評価回路群２６では、制御信号ＣＯＮ１−１〜ＣＯＮ１−ｎのいずれか１つがＨレベルに設定され、その他はＬレベルに設定される。このため、ＮＡＮＤゲート回路２６１−１〜２６１−ｎのいずれか１つの出力信号が、遅延クロック信号ＤＣＬＫ２として次段の可変遅延回路２４に出力される。これにより、ＮＡＮＤゲート回路２６１−１〜２６１−ｎを任意の段数だけ接続することができる。

図３は、高分解能の可変遅延回路２３の回路構成の一例を示す図である。
図３に示す可変遅延回路２３は、縦続接続されたｍ段（ただし、ｍは２以上の整数）のＣＭＯＳ構造のインバータ回路２３１−１〜２３１−ｍと、各インバータ回路２３１−１〜２３１−ｍの出力側に接続された容量制御回路２３２−１〜２３２−ｍと、デジタルコードＤｆを電圧に変換するＤＡコンバータ２３３とを具備している。

インバータ回路２３１−１〜２３１−ｍは、参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫ１を、次段の被評価回路群２６に対して出力する。
容量制御回路２３２−１は、ｎＭＯＳトランジスタＮＭ２１およびＮＭ２２を具備する。ｎＭＯＳトランジスタＮＭ２１では、ドレイン端子がインバータ回路２３１−１の出力端子に接続され、ＤＡコンバータ２３３からの制御電圧Ｖｃがゲート端子に入力される。ｎＭＯＳトランジスタＮＭ２２では、ドレイン端子とソース端子がともに接地され、ゲート端子がｎＭＯＳトランジスタＮＭ２１のソース端子に接続されている。

この容量制御回路２３１−１では、ｎＭＯＳトランジスタＮＭ２２が、インバータ回路２３１−１のスイッチング速度を遅延させる負荷容量として機能し、ｎＭＯＳトランジスタＮＭ２１は、ゲート端子に印加される制御電圧Ｖｃに応じてｎＭＯＳトランジスタＮＭ２２のゲート容量を変化させる。これにより、制御電圧Ｖｃに応じてインバータ回路２３１−１の出力クロック信号の遅延量が制御される。

容量制御回路２３２−２〜２３２−ｍも同様の構成を有しており、同じ制御電圧Ｖｃに応じてインバータ回路２３１−２〜２３１−ｍの出力クロック信号の遅延量をそれぞれ変化させる。

ＤＡコンバータ２３３は、カウンタからのデジタルコードＤｆをアナログ変換し、制御電圧Ｖｃを出力する。これにより、デジタルコードＤｆの変化に応じて、可変遅延回路２３の遅延量が制御される。例えば、デジタルコードＤｆの変化に応じた制御電圧Ｖｃの分解能を１ｍＶとしたとき、１ピコ秒程度の遅延分解能を得ることができる。

図４は、高分解能の可変遅延回路２３の回路構成の他の例を示す図である。
図４に示す可変遅延回路２３は、ｐＭＯＳトランジスタＰＭ３１〜ＰＭ３６およびｎＭＯＳトランジスタＮＭ３１〜３６からなるシュミットトリガ・インバータ回路によって構成されている。

ｐＭＯＳトランジスタＰＭ３１およびＰＭ３２、ｎＭＯＳトランジスタＮＭ３１およびＮＭ３２は直列に接続され、これらのゲートには参照クロック信号ＲＥＦＣＬＫが共通に入力されている。そして、ｐＭＯＳトランジスタＰＭ３１とｎＭＯＳトランジスタＮＭ３１との接続ノードから、参照クロック信号ＲＥＦＣＬＫを反転した遅延クロック信号ＤＣＬＫ１が次段の被評価回路群２６に出力される。

また、ｐＭＯＳトランジスタＰＭ３１およびＰＭ３２が接続されたノードＮ１とグランドとの間には、直列接続されたｐＭＯＳトランジスタＰＭ３３およびＰＭ３４と、同じく直列接続されたｐＭＯＳトランジスタＰＭ３５およびＰＭ３６とが、並列に接続されている。さらに、ｎＭＯＳトランジスタＮＭ３１およびＮＭ３２が接続されたノードＮ２と電源電圧Ｖｄｄの端子との間には、直列接続されたｎＭＯＳトランジスタＮＭ３３および３４と、同じく直列接続されたｎＭＯＳトランジスタＮＭ３５およびＮＭ３６とが、並列に接続されている。

ｐＭＯＳトランジスタＰＭ３３およびＰＭ３５と、ｎＭＯＳトランジスタＮＭ３３およびＮＭ３５の各ゲート端子は、出力端子に共通に接続されている。また、ｐＭＯＳトランジスタＰＭ３４およびＰＭ３６、ｎＭＯＳトランジスタＮＭ３４およびＮＭ３６のゲート端子には、デジタルコード信号ｃｏｄｅ＿ｐ０，ｃｏｄｅ＿ｐ１，ｃｏｄｅ＿ｎ０，ｃｏｄｅ＿ｎ１がそれぞれ入力される。

このような構成の可変遅延回路２３において、ｐＭＯＳトランジスタＰＭ３３およびＰＭ３５と、ｎＭＯＳトランジスタＮＭ３３およびＮＭ３５は、出力信号の電位変化の際のヒステリシス特性を得るためのフィードバックトランジスタとして機能する。例えばデジタルコード信号ｃｏｄｅ＿ｐ０を「０」（Ｌレベル）とし、デジタルコード信号ｃｏｄｅ＿ｎ０を「１」（Ｈレベル）とした場合を考える。参照クロック信号ＲＥＦＣＬＫがＬレベルのとき、ｐＭＯＳトランジスタＰＭ３１およびＰＭ３２がオンして、インバータ回路の出力信号がＨレベルとなる。これとともに、ｎＭＯＳトランジスタＮＭ３３がオンして、ノードＮ２の電位を上昇させる。その後、参照クロック信号ＲＥＦＣＬＫがＨレベルに変化するとき、ｎＭＯＳトランジスタＮＭ３１のしきい値電圧が引き上げられ、オンするまでに所定の遅延が生じる。

また、インバータ回路の出力信号がＬレベルのとき、ｐＭＯＳトランジスタＰＭ３３がオンしてノードＮ１の電位を低下させる。その後、参照クロック信号ＲＥＦＣＬＫがＬレベルに変化するとき、ｐＭＯＳトランジスタＰＭ３１のしきい値電圧が引き下げられ、オンするまでに所定の遅延が生じる。

このような動作により、入力される参照クロック信号ＲＥＦＣＬＫに対して、遅延クロック信号ＤＣＬＫ１の出力タイミングには所定の遅延が生じる。また、デジタルコード信号ｃｏｄｅ＿ｐ１を「０」、デジタルコード信号ｃｏｄｅ＿ｎ１を「１」とした場合にも、同様に出力信号が遅延する。

ここで、ｐＭＯＳトランジスタＰＭ３１のオン時の遅延時間は、ｐＭＯＳトランジスタＰＭ３２とｐＭＯＳトランジスタＰＭ３３またはＰＭ３５とのトランジスタ比によって決まり、ｎＭＯＳトランジスタＮＭ３１のオン時の遅延時間は、ｎＭＯＳトランジスタＮＭ３２とｎＭＯＳトランジスタＮＭ３３またはＮＭ３５とのトランジスタ比によって決まる。従って、ｐＭＯＳトランジスタＰＭ３３およびＰＭ３５のそれぞれの大きさ、およびｎＭＯＳトランジスタＮＭ３３およびＮＭ３５のそれぞれの大きさをともに変えておくことで、デジタルコード信号ｃｏｄｅ＿ｐ０，ｃｏｄｅ＿ｐ１，ｃｏｄｅ＿ｎ０，ｃｏｄｅ＿ｎ１の組み合わせに応じて、多様な長さの遅延を発生させることができる。また、トランジスタ比の調整により、１ピコ秒程度の遅延時間の分解能を得ることができる。

本実施の形態では例えば、デジタルコード信号ｃｏｄｅ＿ｎ０およびｃｏｄｅ＿ｎ１を、カウンタ２２の下位ビットにそれぞれ対応させ、これらの反転信号をデジタルコード信号ｃｏｄｅ＿ｐ０およびｃｏｄｅ＿ｐ１にそれぞれ対応させる。また、ノードＮ１とグランドとの間に大きさの異なるさらに多数のトランジスタを並列に設け、ノードＮ２と電源端子との間にも同様に大きさの異なる多数のトランジスタを並列に設けて、各トランジスタのオン／オフをデジタルコードにより制御可能なようにすることで、さらに広範囲の遅延を発生させることができる。あるいは、上記構成のシュミットトリガ・インバータ回路を複数縦続接続させても、同様にさらに高範囲の遅延を発生させることができる。

図５は、遅延分解能が比較的低い可変遅延回路２４の回路構成の一例を示す図である。
図５に示す可変遅延回路２４は、段数の異なるＣＭＯＳインバータ回路を用いたディレイラインのうちの１つを制御信号により選択する構成となっている。図５において、第１のディレイラインは、ｐＭＯＳトランジスタＰＭ４１およびｎＭＯＳトランジスタＮＭ４１により構成される１段のインバータ回路を具備し、このインバータ回路は、グランド側に直列接続されたｎＭＯＳトランジスタＮＭ４２のゲート端子に入力される制御信号ＣＯＮ２−１がＨレベルとなったときにのみ、入力される遅延クロック信号ＤＣＬＫ２の反転信号を出力する。

また、第２のディレイラインは３段のインバータ回路からなり、ｐＭＯＳトランジスタＰＭ４２およびｎＭＯＳトランジスタＮＭ４３からなる１段目のインバータ回路には、グランド側にはｎＭＯＳトランジスタＮＭ４４が直列接続されている。そして、ｎＭＯＳトランジスタＮＭ４４のゲート端子に入力される制御信号ＣＯＮ２−２がＨレベルとなったときにのみ、１段目のインバータ回路が動作して、遅延クロック信号ＤＣＬＫ２の反転信号がさらに２段目、３段目のインバータ回路２４１および２４２により反転される。

制御信号ＣＯＮ２−１およびＣＯＮ２−２は、例えばカウンタから出力されるデジタルコードＤｍをデコードするなどして、いずれか１つのみがＨレベルとされる。そして、各ディレイラインの出力信号はＮＯＲゲート回路２４３に入力され、いずれか１つのディレイラインの反転信号が遅延クロック信号ＤＣＬＫ３として次段の可変遅延回路２５に出力される。このような構成とすることで、上述した可変遅延回路２３と比較して大きな遅延分解能が得られ、その分解能は例えば各ディレイライン内のインバータ回路の段数などに応じて設定することができる。

なお、可変遅延回路２５も同様な回路構成とすることができる。
可変遅延回路２４および２５では、インバータ回路の段数の異なるディレイラインをさらに多数、選択可能な状態で設けてもよく、これにより多様な遅延を生成することができる。

次に、上記の遅延時間評価回路を用いた遅延時間の評価方法について説明する。
図６は、遅延時間評価回路の各部における信号波形の例を示すタイミングチャートである。

上記の遅延時間評価回路では、図６の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫ３のように、入力された参照クロック信号ＲＥＦＣＬＫが可変遅延回路２３、被評価回路群２６、可変遅延回路２４、可変遅延回路２５によって順次遅延され、可変遅延回路２５の出力クロック信号ＣＬＫＯＵＴの位相が、参照クロック信号ＲＥＦＣＬＫに対して１周期分だけ遅延するように制御される。

ここで、可変遅延回路２３〜２５での各遅延時間は、これらの遅延時間を調整するデジタルコードＤｆ，Ｄｍ，Ｄｃの関数として表されるので、これらの遅延時間をＤｆ（ｄ１），Ｄｍ（ｄ２），Ｄｃ（ｄ３）とする。また、被評価回路群２６での遅延時間は、この中に接続される評価対象のロジック回路（図２のＮＡＮＤゲート回路２６１−１〜２６１−ｎ）の段数ｎの関数として表されるので、この遅延時間をｄ（ｎ）とする。参照クロック信号ＲＥＦＣＬＫの周期をＴｒｅｆとすると、上記各時間の間には次の式（１）の関係が成立する（図６参照）。
Ｔｒｅｆ＝Ｄｆ（ｄ１）＋ｄ（ｎ）＋Ｄｍ（ｄ２）＋Ｄｃ（ｄ３） ……（１）
ここで、参照クロック信号ＲＥＦＣＬＫの周期Ｔｒｅｆを一定にしたまま、被評価回路内のロジック回路の接続段数をｎからｎ’に切り替えた場合を考える。なお、ここでは例として、接続段数の切り替えにより、デジタルコードＤｆのみが変化し、デジタルコードＤｍおよびＤｃが変化しないような微少な遅延時間の変化が生じる場合について説明する。このとき、可変遅延回路２３へのデジタルコードＤｆがｄ１からｄ１’に変化したとすると、次の式（２）が成立する。また、式（１）−式（２）により（３）が導出される。
Ｔｒｅｆ＝Ｄｆ（ｄ１’）＋ｄ（ｎ’）＋Ｄｍ（ｄ２）＋Ｄｃ（ｄ３） ……（２）
ｄ（ｎ’）−ｄ（ｎ）＝Ｄｆ（ｄ１）−Ｄｆ（ｄ１’） ……（３）
この式（３）の左辺は、評価対象とするロジック回路の遅延時間、すなわち、｜ｎ’−ｎ｜段分のロジック回路の遅延時間を表し、右辺は、ロジック回路の段数変化に伴うデジタルコードＤｆの変化量を示している。従って、次の図７に示すような、デジタルコードと遅延時間とを対応付けたグラフをあらかじめ作成しておくことで、デジタルコードの変化を遅延時間に換算することができる。

図７は、被評価回路の遅延時間とデジタルコードとを対応付けたグラフの一例を示す図である。
図７のグラフは、上記の遅延時間評価回路において、被評価回路群２６内のロジック回路段数を固定して、参照クロック信号ＲＥＦＣＬＫの周期Ｔｒｅｆを変化させながらデジタルコードをプロットしていくことで、求めることができる。ロジック回路の段数をｎに固定し、周期ＴｒｅｆをΔＴだけ変化させたときに、デジタルコードＤｆがｄ１からｄ１’’に変化したとすると、次の式（４）が成立する。また、式（４）−式（１）から式（５）が導出される。
Ｔｒｅｆ＋ΔＴ＝Ｄｆ（ｄ１’’）＋ｄ（ｎ）＋Ｄｍ（ｄ２）＋Ｄｃ（ｄ３）……（４）
ΔＴ＝Ｄｆ（ｄ１’’）−Ｄｆ（ｄ１） ……（５）
この式（５）に基づき、参照クロック発生器１０での発振周波数を徐々に変化させて、そのときの参照クロック信号ＲＥＦＣＬＫの周期Ｔｒｅｆ（または周波数）を周波数カウンタ３０を通じて読み取りながら、コード出力回路２７を通じて出力されるデジタルコードを読み取ることにより、図７のようなグラフが得られる。また、デジタルコードの最小のコード変化に対応する周期変化（すなわち遅延時間）ΔＴによって、遅延時間の分解能が決まる。

従って、図７を用いて、参照クロック信号ＲＥＦＣＬＫの周期Ｔｒｅｆを固定し、被評価回路群２６内のロジック回路の接続段数を変化させることで、任意の段数分の遅延時間を評価できる。例えば、図２に示した被評価回路群２６において、まず、制御端子ＣＯＮ１−１のみをＨレベルに設定し、測定するＮＡＮＤゲート回路の段数を１段に設定する。この状態で、コード出力回路２７からのデジタルコードを読み取る。次に、制御端子ＣＯＮ１−２のみを高レベルに設定し、測定するＮＡＮＤゲート回路の段数を２段に設定する。この状態で、コード出力回路２７からのデジタルコードを読み取る。式（３）に示したように、デジタルコードの差に対応する遅延時間の差が、ＮＡＮＤゲート回路の１段分の遅延時間となる。例えば上記の図３および図４で示したような構成の可変遅延回路２３を用いることで、１ピコ秒程度の分解能で、任意の段数のＮＡＮＤゲート回路の遅延時間を測定できる。

以上説明したように、本実施の形態の遅延時間評価回路では、被評価回路の接続段数を変えながら、可変遅延回路２３〜２５を制御するためのデジタルコードを読み取ることで、このデジタルコードの変化量を被評価回路の遅延時間に換算できるので、ゲート回路などの遅延時間を１ピコ秒程度の精度で正確に評価できる。特に、ゲート回路などの遅延時間を複数段の平均値としてではなく、１段単位で評価できる。

また、遅延時間の評価に際して、例えば各可変遅延回路２３〜２５を伝搬される遅延信号の遷移エッジ間隔を利用しないため、遷移エッジを急峻にする必要はない。この結果、遅延時間の評価中に発生するノイズが増大することを防止でき、遅延時間を精度よく評価できる。

さらに、ＤＬＬ２０の可変遅延回路を電圧により制御せず、デジタル信号を用いて制御する構成としたことで、大きな回路面積を占めるループフィルタを設ける必要がなくなり、回路の実装面積を大幅に削減できる。

また、遅延時間を評価するために、電圧値などをオシロスコープを用いて検出する必要がなく、コード出力回路２７や周波数カウンタ３０からのデジタル信号を読み取ればよいので、ユーザの操作が容易で、評価に要する時間も短縮される。さらに、例えば回路配置などに応じて制御電圧が変化することを防止する電圧較正回路など、パッドでの信号読み出し誤差を低減する回路を設ける必要もなくなり、測定精度を低下させることなく回路面積をさらに抑制できる。

また、可変遅延回路をデジタル信号により制御するようにしたことで、その信号のビット数に応じて高い遅延分解能を保ちながらも遅延量の可変幅を大きくできる。この結果、遅延回路をＤＬＬ内にすべて組み込むことができるようになり、回路構成が単純化されるとともに、評価の際に例えばＤＬＬの可変遅延回路の遅延量を別に制御することや、その遅延量の誤差を測定することなどが不要となり、評価の手順も簡略化されて、評価時間が短縮化される。

なお、上記の遅延時間評価回路は、例えば、半導体プロセスを評価するための評価チップ上に形成することができる。あるいは、この遅延時間評価回路を製品チップが形成される半導体ウエハのスクライブＴＥＧ上に形成してもよい。この場合、製品チップの量産中に、製造プロセス条件の変動に伴う素子の特性変化を評価できる。

また、上記の実施の形態では、本発明をＣＭＯＳプロセスで形成される被評価回路の遅延時間を評価する場合について説明したが、これに限らず、例えば、本発明をバイポーラプロセスで形成される被評価回路の遅延時間を評価する回路に適用してもよい。

（付記１） 半導体集積回路における遅延時間評価回路において、
制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続されて構成され、参照クロック信号を遅延させる可変遅延回路と、
接続段数を切り替え可能な複数の被評価回路からなり、前記可変遅延回路のいずれかの前記遅延段の前段または後段に接続された被評価回路群と、
前記参照クロック信号が前記可変遅延回路および前記被評価回路群を伝搬した出力クロック信号の位相と、前記参照クロック信号との位相を比較する位相比較回路と、
前記位相比較回路の比較結果に応じてカウント値を増減し、そのカウント値を前記可変遅延回路の前記制御信号として出力するカウンタと、
前記カウンタのカウント値を外部に出力する出力端子と、
を有するＤＬＬ回路を備えたことを特徴とする遅延時間評価回路。

（付記２） 前記可変遅延回路は、遅延分解能の異なる複数の前記遅延段を含むことを特徴とする付記１記載の遅延時間評価回路。
（付記３） 前記可変遅延回路の前記遅延段の１つは、
縦続接続された複数のＣＭＯＳインバータ回路と、
前記制御信号を電圧に変換する電圧変換回路と、
前記電圧変換回路の出力電圧に応じて前記各ＣＭＯＳインバータ回路の負荷容量を変化させる容量制御回路と、
を具備することを特徴とする付記１記載の遅延時間評価回路。

（付記４） 前記可変遅延回路の前記遅延段の１つは、１段または縦続接続された複数段のシュミットトリガ・インバータ回路を含み、
前記シュミットトリガ・インバータ回路は、
出力トランジスタがオンするためのゲート電圧を制御する、大きさの異なる複数のフィードバックトランジスタと、前記カウンタのカウント値に応じて前記フィードバックトランジスタのいずれか１つを選択するためのスイッチ回路とを、出力信号のプルアップ側およびプルダウン側のそれぞれに具備することを特徴とする付記１記載の遅延時間評価回路。

（付記５） 前記参照クロック信号を発生させる発振回路をさらに有することを特徴とする付記１記載の遅延時間評価回路。
（付記６） 前記参照クロック信号の周波数を検出する周波数検出回路をさらに有することを特徴とする付記１記載の遅延時間評価回路。

（付記７） 半導体集積回路における遅延時間評価方法において、
制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続された可変遅延回路におけるいずれかの前記遅延段の前段または後段に、接続段数を切り替え可能な複数の被評価回路からなる被評価回路群を接続し、
参照クロック信号を前記可変遅延回路および前記被評価回路群に伝搬させた出力クロック信号の位相と、前記参照クロック信号の位相との比較結果に応じて、前記制御信号を出力するカウンタのカウント値を増減させて前記各位相が一致するように制御し、
前記各位相が一致するときの前記カウンタのカウント値を前記被評価回路の接続段数を変えながらその都度取得し、
取得したカウント値を基に任意の段数分の前記被評価回路の伝送遅延時間を評価する、
ことを特徴とする遅延時間評価方法。

（付記８） 前記被評価回路の接続段数を固定した状態で前記参照クロック信号の周期を変化させ、前記各位相が一致するときの前記カウンタのカウント値をプロットすることで、前記カウンタのカウント値と前記被評価回路での伝送遅延時間との対応グラフをあらかじめ求めた後、前記対応グラフを基に任意の段数分の前記被評価回路の伝送遅延時間を評価することを特徴とする付記７記載の遅延時間評価方法。

実施の形態に係る遅延時間評価回路の概略構成を示す図である。 被評価回路群の回路構成例を示す図である。 高分解能の可変遅延回路の回路構成の一例を示す図である。 高分解能の可変遅延回路の回路構成の他の例を示す図である。 遅延分解能が比較的低い可変遅延回路の回路構成の一例を示す図である。 遅延時間評価回路の各部における信号波形の例を示すタイミングチャートである。 被評価回路の遅延時間とデジタルコードとを対応付けたグラフの一例を示す図である。 リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。 １段分のゲート回路の遅延時間測定が可能な遅延時間評価回路の構成例を示す図である。

符号の説明

１０ 参照クロック発生器
１１ リングオシレータ
１２ ＤＡコンバータ
２０ ＤＬＬ回路
２１ 位相比較回路
２２ カウンタ
２３〜２５ 可変遅延回路
２６ 被評価回路群
２７ コード出力回路
３０ 周波数カウンタ
ＲＥＦＣＬＫ 参照クロック信号
ＤＣＬＫ１〜ＤＣＬＫ３ 遅延クロック信号
Ｄｆ，Ｄｍ，Ｄｃ デジタルコード

Claims (5)

1. 半導体集積回路における遅延時間評価回路において、
   制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続されて構成され、参照クロック信号を遅延させる可変遅延回路と、
   接続段数を切り替え可能な複数の被評価回路からなり、前記可変遅延回路のいずれかの前記遅延段の前段または後段に接続された被評価回路群と、
   前記参照クロック信号が前記可変遅延回路および前記被評価回路群を伝搬した出力クロック信号の位相と、前記参照クロック信号との位相を比較する位相比較回路と、
   前記位相比較回路の比較結果に応じてカウント値を増減し、そのカウント値を前記可変遅延回路の前記制御信号として出力するカウンタと、
   前記カウンタのカウント値を外部に出力する出力端子と、
   を有するＤＬＬ回路を備えたことを特徴とする遅延時間評価回路。
2. 前記可変遅延回路は、遅延分解能の異なる複数の前記遅延段を含むことを特徴とする請求項１記載の遅延時間評価回路。
3. 前記可変遅延回路の前記遅延段の１つは、
   縦続接続された複数のＣＭＯＳインバータ回路と、
   前記制御信号を電圧に変換する電圧変換回路と、
   前記電圧変換回路の出力電圧に応じて前記各ＣＭＯＳインバータ回路の負荷容量を変化させる容量制御回路と、
   を具備することを特徴とする請求項１記載の遅延時間評価回路。
4. 前記可変遅延回路の前記遅延段の１つは、１段または縦続接続された複数段のシュミットトリガ・インバータ回路を含み、
   前記シュミットトリガ・インバータ回路は、
   出力トランジスタがオンするためのゲート電圧を制御する、大きさの異なる複数のフィードバックトランジスタと、前記カウンタのカウント値に応じて前記フィードバックトランジスタのいずれか１つを選択するためのスイッチ回路とを、出力信号のプルアップ側およびプルダウン側のそれぞれに具備することを特徴とする請求項１記載の遅延時間評価回路。
5. 半導体集積回路における遅延時間評価方法において、
   制御信号に応じて遅延時間が可変である複数の遅延段が縦続接続された可変遅延回路におけるいずれかの前記遅延段の前段または後段に、接続段数を切り替え可能な複数の被評価回路からなる被評価回路群を接続し、
   参照クロック信号を前記可変遅延回路および前記被評価回路群に伝搬させた出力クロック信号の位相と、前記参照クロック信号の位相との比較結果に応じて、前記制御信号を出力するカウンタのカウント値を増減させて前記各位相が一致するように制御し、
   前記各位相が一致するときの前記カウンタのカウント値を前記被評価回路の接続段数を変えながらその都度取得し、
   取得したカウント値を基に任意の段数分の前記被評価回路の伝送遅延時間を評価する、
   ことを特徴とする遅延時間評価方法。
   

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