JPH04184276A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばメモリのようなＩＣを試験することに
用いるＩＣ試験装置に関する。

「先行技術」 本出願人は、先に特願平２−８７６７０号によりＩＣ試
験装置本体と被試験ＩＣを装着したテストヘッドとの間
のケーブル長に差があっても、その差によって生じる遅
延時間差を修正し、正しいタイミング校正を可能とした
ＩＣ試験装置のタイミング校正装置を提案した。この発
明は先に提案したタイミング校正装置の改良に関するも
のである。

第２図を用いて先に提案したＩＣ試験装置のタイミング
校正装置を説明する。

図中１００はピンカードと呼ばれている配線基板を示す
、このピンカードは少なくとも液状ＭＩＣ２００の端子
の数に対応した数だけ設けられ、被試験ＩＣ２００の各
−つの端子に試験パターン信号を与える駆動回路１０１
と、被試験ＩＣ２００の応答出力信号を取込む信号取込
回路１０２とが実装される。

つまり、駆動回路１０１の出力端子と信号取込回路１０
２の入力端子は共通接続され、その共通接続点Ａがピン
入出力リレー接点１０３を通じて入出力端子１０４に接
続される。

ピン入出力端子１０４と被試験１ｃ２００を装着保持す
る被試験ＩＣ用ソケ＞ト２０１との間はケーブル２０２
で接続される。

駆動回路１０１には波形発生器３００がら試験パターン
信号が与えられ、この試験パターン信号が被試験１ｃ２
００に供給される。

被試験ＩＣ２００の応答出力信号は、ケーブル２０２を
通じて信号取込回路１０２に入力される。

信号取込回路１０２はストローブ入力端子５ＴＲＢを有
し、このストローブ入力端子５ＴＲＢにストローブパル
スが与えられ、このストローブパルスの供給タイミング
でそのとき入力されている信号のレベルを読み込む、こ
の読み込んで取り出した信号は良否判定装置５００に送
られ、被試験■Ｃ２００の良否を判定する。

駆動信号系路とストローブパルスの供給系路には可変遅
延素子３０１と３０２が設けられ、駆動信号系路とスト
ローブパルスの供給系路の遅延時間を調整できるように
構成されている。

この可変遅延素子３０１と３０２の遅延時間を調整して
各ピンカード１００のタイミング校正が行われる。

タイミング校正を行うために、各ピンカード１００に校
正信号駆動回路１０５と、校正用可変遅延素子１０６と
、校正モードへの切替えを行う校正切替用リレー接点１
０７とが設けられ、校正時に校正信号源４００から校正
信号を接続点Ａと被試験ＩＣ２００の端子に供給するこ
とができる構造とされている。

先に提案したタイミング校正装置では校正信号駆動回路
１０５に対して校正用信号取込回路１１５を設け、この
校正用信号取込回路１１５で被試験ＩＣ用ソケット２０
１で反射した反射信号を取込む。

なお、校正用信号取込回路１１５において、駆動回１１
０１が出力する信号と、反射信号との区別は第３図に示
すように反射信号Ｒ５は直接信号ＤＳの上に重畳して到
来するので、レベルＶ□。

以上の信号を検出することによって反射信号Ｒ５だけを
取り込むことができる。従って、校正用信号取込回路１
１５の他方の入力端子にばＤＡ変換器３０５から基準電
圧Ｖ　ｒ　＊　ｆを与え、この基準電圧Ｖ　ｒａｔ以上
の信号だけを取り込む構造としている。

この取り込んだ反射信号は、この例では遅延時間が一定
の固定遅延素子１１６をｉｌｌじて帰還制御回路１１１
でオアゲート１１７に分岐され、オアゲートｌ　１７か
ら校正用可変遅延素子１０６を通じて校正信号駆動回路
１０５に帰還される。

このように構成することによって、校正信号駆動回路１
０５から出力された校正用信号はケーブル２０２を通り
、ＩＣソケット２０１の端子で反射し、この反射信号が
校正用信号取込回路１１５で取り込まれループが形成さ
れ、発振回路が構成される。

各ピンカード１００において、校正回路とケーブル２０
２を含むループによって発振回路を形成し、このループ
発振回路の発振信号を信号取込回路１０２からマルチプ
レクサ３０６によってピンカード１００が選択されて周
波数測定装置３０３に与えて発振周波数を測定し、その
測定結果をコンピュータＣＰＵを通じてＤＡ変換器３０
４に与え、ＤＡ変換器３０４のＤＡ変換出力を校正用可
変遅延素子１０６に与え、遅延時間を調整して発振周波
数を各チャンネル（各ピンカード１００）ごとに一定の
例えばｆｏに合致するように校正する。このように校正
することによりケーブル２０２の長さにバラツキがあっ
ても、そのバラツキによる遅延時間の差を校正用可変遅
延素子１０６の遅延時間に吸収して取り込むことができ
る。

校正用可変遅延素子１０６の遅延時間を設定した後に、
帰還制御回路１１１を閉じてループ発振回路を開放し、
オアゲート１１７を通じて校正信号を校正信号駆動回路
１０５に与える。

校正信号駆動回路１０５から出力された校正信号を信号
取込回路１０２で取込み、可変遅延装置３０２の遅延時
間を調整してストローブパルスのタイミングを校正信号
のタイミングに合わせる。

可変遅延装置３０２が校正された後に駆動回路１０１か
ら駆動信号を信号取込回路１０２に入力し、信号取込回
路１０２において、駆動信号のタイミングがストローブ
パルスのタイミングは合致するように可変遅延装置３０
１の遅延時間を調整する。この調整によって駆動信号系
路のタイミングが校正される。

以上の説明により先に提案したタイミング校正装置によ
れば、ピンカード１００と被試験ＩＣ用ソケット２０１
との間を接続するケーブル２０２の長さに差があっても
、ケーブル２０２の長さの差によって生じる遅延時間の
差は最終的に可変遅延素子３０１と３０２に取り込まれ
て校正される。

よって精度の高い校正を行うことができることが理解さ
れよう。

［発明が解決しようとする課題Ｊ 先に提案したタイミング校正装置では周波数測定装置３
０３をマルチプレクサ３０６によってどのピンカード１
００に接続するかを制御する動作と、周波数測定結果を
どのＤＡ変換器に与えるかを制御する動作はコンピュー
タＣＰＵで行われる。

つまり、−台のコンピュータＣＰＵによって全てのピン
カード１００のタイミング調整を順次実行するため時間
が掛かる欠点がある。

この発明の目的は全てのピンカードのタイミング調整を
同時に実行し、短時間にタイミング調整を実行すること
ができるＩＣ試験装置を提供しようとするものである。

「課題を解決するための手段」 この発明では各ピンカードごとにフェイズロックループ
を設け、このフェイズロックループに基準周波数を持つ
基準信号を与え、この基準信号の周波数と校正回路とケ
ーブルを含む閉ループで構成される発振回路の発振周波
数とが一致するように校正回路用可変遅延素子の遅延時
間を自動的に設定できるように構成する。

つまり、このためにはピン入出力端子とケーブルを通じ
て被試験ＩＣ用ソケットの端子に校正信号を与える校正
信号駆動回路と、 この校正信号駆動回路が出力した校正信号が被試験ＩＣ
用ソケットの端子で反射し、ケーブルとピン入出力端子
とを通じて戻される反射信号を取り込む校正用信号取込
回路と、 この校正用信号取込回路で取り込んだ反射信号を校正信
号駆動回路に帰還させる状態と、帰還しない状態に切替
える帰還制御回路と、 校正信号駆動回路と校正用信号取込回路に挿入され、電
圧制御可能な一対の可変遅延素子と、これら一対の可変
遅延素子の遅延時間を制御するランチ機能付きのＤＡ変
換器と、 基準周波数信号を出力する信号源と、 この信号源から出力される基準周波数と帰還制御回路が
反射信号を校正回路に帰還させている状態で発振するル
ープ発振周波数とを比較する位相比較器と、 この位相比較器の比較出力によって計数値を増加、減少
させ、 その計数値をＤＡ変換器に与え、一対の可変遅延素子の
何れか一方の遅延時間を制御してループ発振周波数を基
準周波数に合致させる計数器と、によってＩＣ試験装置
を構成したものである。

この発明の構成によれば、校正回路とケーブル等で構成
される閉ループ発振回路と、この閉ループ発振回路の発
振周波数と基準周波数とを比較する位相比較器と、この
位相比較器の比較結果により遅延時間が制御され、閉ル
ープ発振回路の発振周波数を制御する可変遅延素子とに
よってフェイズロックループが構成される。

このフェイズロックループは校正回路で構成される閉ル
ープ発振回路の発振周波数が基準周波数と合致するよう
に動作し、発振周波数が基準周波数と合致した状態で可
変遅延素子に与える制御電圧を固定することにより校正
が完了する。

フェイズロックループは校正回路と信号取込回１１１０
２と、ケーブル２０２とによって構成される閉ループ発
振回路に対し、位相比較器と、位相比較結果を計数する
カウンタと、カウンタに蓄えられた制御データを可変遅
延素子に与えるアナログ電圧に変換するＤＡ変換器とを
付加して構成することができる。よって構成が簡単であ
るため、各ピンカードごとにフェイズロックループを設
けることは容易である。

この結果、各ピンカードごとにフェイズロックループを
設けても大きいコストの上昇はなく、全てのピンカード
にフェイズロックループを設けることができる。

このように全てのピンカードにフェイズロックループを
設けることにより、全てのピンカードのタイミング校正
を同時に実行することができる。

よってタイミング校正に要する時間を大幅に短縮するこ
とができる利点が得られる。

「実施例ｊ 第１図にこの発明の一実施例を示す。第１図において、
第２図と対応する部分には同一符号を付して示す。

この発明においては各ピンカード１００ごとに位相比較
器１１８と、この位相比較器１１８の比較結果を計数す
る計数器１１９と、この計数器１１９の計数値をＤＡ変
換するラッチ機能付きＯＤＡ変換器１２１，１２２と、
このＤＡ変換器１２１および１２２のＤＡ変換出力によ
って遅延時間が制御され、閉ループ発振回路に挿入され
た可変遅延素子１０６，１２３と、位相比較器１１８に
閉ループ発振回路の発振信号を取り出す信号取出回路１
０２とによってフェイズロックループ１２４を構成する
。このフェイズロックループ１２４は各ピンカード１０
０ごとに各別に設けられる。

位相比較器１１８は二つの入力端子ＡとＢを有し、入力
端子Ｂに校正信号源４００から基準周波数を持つ信号Ｆ
。ｆが与えられる。また位相比較器１１８は二つの出力
端子ｒａｇと１ｅａｄとを有し、入力端子Ａに与える信
号が入力端子Ｂに与える基準信号Ｆａｓｔに対し遅れて
いれば出力端子ｒａｇにパルスを出力し、進んでいれば
出力端子１ｅａｄにパルスを出力する。

計数器１１９はこの例ではアップ・ダウンカウンタを用
いた場合を示す、つまり、位相比較器１１８の出力端子
ｒａｇに出力されるパルスは計数器１１９のダウン入力
端子ＤＯＷＮに与え、出力端子１ｅａｄに出力されるパ
ルスは計数器１１９のアップ入力端子ＵＰに与える。

従って、閉ループで構成される発振回路の発振周波数が
基準周波数より低い場合は位相比較器１１８の出力端子
ｒａｇにパルスが出力され、このパルスが計数器１１９
のダウン入力端子ＤＯＷＮに与えられるから、計数器１
１９の計数値は１パルスごとに−１され小さい値に向か
って変化する。

一方、発振回路の発振周波数が基準周波数より高い場合
は位相比較器１１８は出力端子１ｅａｄにパルスを出力
する。このパルスは計数１１１９のアップ入力端子ＵＰ
に与える。アップ入力端子ＵＰにパルスが入力されるこ
とにより計数器１１９の計数値は１パルスごとに＋１さ
れ大きい値に向がって変化する。

計数器１１９の計数値はＤＡ変換器１２１と１２２に与
えられる。ＤＡ変換器１２１と１２２はそれぞれラッチ
回路１２１Ａと１２２Ａとを有し、必要に応して計数器
１１９から与えられる計数値をラッチすることにより、
そのラッチした計数値を維持し、その計数値に対応した
アナログ電圧を出力し続ける。このラッチ状態を維持さ
せるにはラッチ回路１２１Ａと１２２Ａに与えるラッチ
指令パルスの供給を断にすればよい。つまり計数器１１
９から出力される計数値を時々刻々ラッチ回路１２１Ａ
と１２２Ａに取り込むには、ラッチ回路１２１Ａと１２
２Ａに入力端子Ｌａｔｃｈ　１とＬａ　ｔｃｈ２からラ
ッチ指令パルスを一定周期で与えればよい、このラッチ
指令パルスの供給を断にすることにより、その直前にラ
ッチした値がアナログ電圧として出力され続ける。

このような構成において、校正は以下のようにして行わ
れる。

まず、校正切替用リレー接点１０７をオンにし、ピン入
出力リレー接点１０３をオフにし、帰還制御回ＩＩＩＩ
ＩＩＩにＬ論理を与えて帰還状態に切替えると接続点Ａ
までの閉ループで発振を始める。このとき、ラッチ回路
１２１Ａには校正用可変遅延素子１０６の遅延時間が可
変範囲の中央となるディジタル値をランチさせておく、
この状態でループ発振周波数が基準信号Ｆ□、の周波数
より低ければ位相比較器１１８は出力端子Ｒａｑにパル
スを出力する。

このパルスは計数器１１９のダウン入力端子ＤＯＷＮに
与えられるから計数器１１９の計数内容はパルスの供給
ごとに−１ずつ漸次小さくなる。

この結果、可変遅延素子１０６の遅延時間は漸次短くな
る方向に制御され、ループ発振周波数は上昇する方向に
制御される。ループ発振周波数と基準信号Ｆ□、の周波
数とが一致すると計数器１１９の計数は減少しない状態
に安定する。この状態でラッチ回路１２２Ａに与えるラ
ッチ指令パルスを断にし、爾後ラッチ回路１２２Ａにラ
ンチ指令パルスを与えない状態にすることにより、可変
遅延素子１２３の遅延時間は固定される。しかも全ての
ピンカード１００の可変遅延素子１２３の遅延時間が互
いに等しい状態に合致される。

次にラッチ回路１２１Ａのラッチ状態を解き、ランチ指
令信号を一定周期で与える状態に制御する。またピン入
出力リレー接点１０３をオンにし、ケーブル２０２を閉
ループ発振回路に含む状態にする。従って、この場には
被試験ＩＣ用ソケット２０１の端子からの反射信号が、
校正用信号取込回路１１５で取り込まれ、この反射信号
が可変遅延素子１２３から帰還制御回路１１１を通して
オアゲート１１７に与えられ、可変遅延素子１０６を通
じて校正信号駆動回路１０５から出力され、ループ発振
が持続される。

このループ発振周波数は信号源４００から与えられる基
準信号Ｆ。ｆの基準周波数と比較される。

ループ発振周波数が基準周波数より例えば高ければ位相
比較器１１８は出力端子１ｅａｄからパルスを出力する
。このパルスは計数器１１９のアップ入力端子ＵＰに与
えられパルスが１パルス入力されるごとに計数値を＋１
する。よって計数値は漸次大きくなる方向に変化し、こ
の計数値の増加によって可変遅延素子１０６の遅延時間
が漸次長くなる方向に制御され、ループ発振周波数は降
下する方向に制御される。

ループ発振周波数が基準信号ＦＲｍｆの周波数と合致す
ると、位相比較器１１８からパルスが出力されない状態
になる。この状態でラッチ回路１２ＩＡに供給している
ラッチ指令信号を断にすれば、ラッチ回路１２１Ａにラ
ンチされた数値がＤＡ変換器１２１に与えられ続け、そ
のＤＡ変換出力に固定され、可変遅延素子１０６の遅延
時間が固定される。

ケーブル２０２を含む閉ループの発振周波数を各ピンカ
ード１００ごとに一定の基準周波数に合致させることに
より、各ピンカード１００の校正信号駆動回路１０５の
糸路の遅延時間がケーブル２０２を含めて一定値に校正
される。

よって、帰還制御回路１１１を閉の状態に制御し、ルー
プを開くと共に、校正信号駆動回路１０５から校正信号
を出力し、この校正信号を信号取込回路１０２で取り込
む。この信号取込回路１０２の信号の取込みのタイミン
グを可変遅延素子３０２の遅延時間を調整して校正信号
のタイミングに合致させ、信号取込回路１０２の取込み
タイミングを校正する。つまり、ストローブパルスの供
給タイミングを校正する。

次に信号駆動回路１０１から駆動信号を出力し、この駆
動信号の中央が信号取込回路１０２で取り込まれるよう
に可変遅延素子３０１を調整し、各ピンカード１００の
タイミング校正を終了する。

「発明の効果」 以上説明したように、この発明によれば各ピンカード１
００にフェイズロックループ１２４を設け、各ピンカー
ドごとに自動的にタイミング校正を行う構成としたので
、全てのピンのピンカード１００のタイミング校正を同
時に実行することができる。よって、タイミング校正に
要する時間を大幅に短くすることができる。

しかも各ピンカード１００におけるタイミング校正はケ
ーブル２０２の遅延時間差を含めて校正を行う構造とし
たので、暗度の高いタイミング校正を行うことができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は先行技術を説明するためのブロック図、第３図は先行
技術の動作を説明するための波形図である。 １００：ピンカード、１０１　：信号駆動回路、１０２
：信号取込回路、１０３：ピン入出力リレー接点、１０
４：ピン入出力端子、１０５：校正信号駆動回路、１０
６，１２３＝校正用可変遅延素子、１１１：帰還制御回
路、１１５：校正用信号取込回路、１１８二位相比較器
、１１９：計数器、１２１．　１２２：ＤＡ変換器、１
２４：フェイズロックループ、２００：被試験１ｃ、２
０２：ケーブル。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、ピンカードに実装された駆動回路からピン入
   出力端子とケーブルを通じて被試験ＩＣが装着される被
   試験ＩＣ用ソケットに試験パターン信号を与え、この試
   験パターン信号に対する被試験ＩＣの応答信号を上記ケ
   ーブルとピン入出力端子を通じて上記ピンカードに実装
   された信号取込回路で取込み、この取り込んだ信号を良
   否判定装置に送り込み、被試験ＩＣの良否を判定するＩ
   Ｃ試験装置において、Ｂ、上記ピン入出力端子とケーブ
   ルを通じて被試験ＩＣ用ソケットの端子に校正信号を与
   える校正信号駆動回路と、 Ｃ、この校正信号駆動回路が出力した校正信号が上記被
   試験ＩＣ用ソケットの端子で反射し、上記ケーブルとピ
   ン入出力端子を通じて戻される反射信号を取込む校正用
   信号取込回路と、Ｄ、この校正用信号取込回路で取り込
   んだ反射信号を上記校正信号駆動回路に帰還させる状態
   と帰還しない状態に切替える帰還制御回路と、 Ｅ、上記校正信号駆動回路と校正用信号取込回路に挿入
   され、電圧制御可能な一対の可変遅延素子と、 Ｆ、これら一対の可変遅延素子の遅延時間を制御するラ
   ッチ機能付きのＤＡ変換器と、 Ｇ、基準周波数信号を出力する信号源と、 Ｈ、この信号源から出力される基準周波数と上記帰還制
   御回路が反射信号を校正回路に帰還させている状態で発
   振するループ発振周波数とを比較する位相比較器と、 Ｉ、この位相比較器の比較出力によって計数値を増加、
   減少させ、その計数値を上記ＤＡ変換器に与え、上記一
   対の可変遅延素子の何れか一方の遅延時間を制御してル
   ープ発振周波数を上記基準周波数に合致させる計数器と
   、によって構成したＩＣ試験装置。