KR100198519B1 - 지연 시간 안정화 회로 - Google Patents

Abstract

반도체 IC시험 장치의 기준이 되는 타이밍 발생 회로에 있어서의 오차가 없는 지연 시간 안정화 회로를 제공한다. 이를 위하여, CMOS 가변 지연 회로(160)의 지연 시간을 제어하는 지연 제어 회로(81)와 DUT의 시험시, 시험에 필요한 주기를 발생하는 주기 발생부(11)와, 진단용 루프 형성 스위치(51)와, 루프 회로(71)의 주기를 측정하는 주기 측정 카운터(71)를 가진 지연 시간 안정화 회로에 있어서, 진단용 루프 형성 스위치(51)를 단자 1로 전환해서 교정을 개시한다. 개시 펄스 발생 회로(21)에 1개의 트리거가 입력되면 지정된 수의 n개의 펄스를 발생시킨다. 그 신호는 CMOS 가변 지연 회로(160)를 통과하여 루프 회로(71)로부터 1/n분주 회로를 통과한다. 그 때 n개의 펄스는 l/n되어 폐쇄 회로인 루프 회로 (71)에서 일정한 주기 신호가 루프하게 된다. DUT의 시험시, 시험에 필요한 주기를 발생하는 주기 발생부(11)의 신호에 교정시 l/n하는 신호를 일치시켜서 CMOS 게이트의 발열량을 일치시켰다.

Description

지연 시간 안정화 회로.

제1도는 본 발명의 일실시예에 의한 지연 시간 안정화 회로의 블록도.

제2도는 CMOS 가변 지연 회로의 블록도.

제3도는 종래 기술의 일실시예에 의한 지연 발생부의 블록도.

제4도는 종래 기술의 일실시예에 의한 CMOS 가변 지연 회로의 블록도.

제5도는 종래 기술의 일실시예에 의한 반도체 시험 장치 내부의 타이밍 발생기의 블록도.

제6도는 종래 기술의 일실시예에 의한 온도 보정 회로의 개념도.

제7도는 본 발명에 의한 지연 시간 안정화 회로의 타이밍 차트.

제8도의 (a)는 종래의 지연 시간 안정화 회로에 대안 교정시의 동작을 도시하는 타이밍 차트.

제8도의 (b)는 종래의 지연 시간 안정화 회로에 대한 DUT의 실제 측정시 의 동작을 도시하는 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

11 : 주기 발생부 21 : 개시 펄스 발생 회로

31 : 주기 측정 카운터 51 : 진단용 루프 형성 스위치

71 : 루프 회로 81 : 지연 제어 회로

90 : l/n분주 회로 160 : CMOS 가변 지연 회로

161 : CMOS 게이트 162 :논리합 게이트

163 :부정 논리합 게이트 164, 165 : 앤드 게이트

본 발명은 반도체 IC시험 장치의 기준이 되는 타이밍 발생 회로에 있어서의 지연 시간 안정화 회로에 관한 것이다.

일반적으로, 반도체 IC시험 장치(이하, IC테스터라 한다)로 시험을 개시하는 경우에는 반드시 교정을 행한다. 피시험용 반도체 IC(이하, DUT라 한다)를 시험하는 경우, 교정과 실제 시험에 있어서는 주파수 조건이 서로 다르기 때문에 이하에 기술하는 오차가 발생한다.

오차가 발생하는 이유는, 타이밍 발생 회로에서의 지연 주기의 차이가 회로를 구성하고 있는 CMOS 게이트군의 주위 온도의 차로서 나타나기 때문이다.

반도체 시험 장치 내부 회로의 블록도를 제5도에 도시한다.

DUT를 실제 측정하는 경우에 지정 주기를 발생하는 주기 발생부(10)와, 상 기 지정 주기를 지연시키는 지연 발생부(l00)와, 지연 발생부(l00)의 지연 시간을 제어하는 지연 제어 회로(80)와, 논리 데이타 및 타이밍 펄스를 합성하여 시험에 필요한 파형으로 형성하는 파형 정형부(110)와, DUT의 각 핀과 접속된 핀 전용의 계측용 회로인 핀 일렉트로(120)로 구성되어 있다.

DUT를 시험할 때, 반도체 시험 장치 전체가 1동작, 즉 1패턴의 동작을 DUT의 사이클 시간에 대응시켜서 행하는 타이밍 발생기 중에서는 지연 발생부(100)를 구성하는 CMOS 게이트군에 불안정한 요소가 있고, 주위 온도가 변화되어 지연 시간에 오차가 발생하였다.

지연 회로는 CMOS의 반도체 IC칩을 집적 회로로서 사용하는 일이 많고, 동작 주파수에 의해 내부 온도가 상승함으로써 CMOS 게이트의 지연 시간을 변화 시키게 된다.

타이밍 발생 회로에 있어서는 지연 시간을 안정화시키는 것이 시험의 정밀도의 향상을 위해 불가결한 것으로 지연 시간의 안정화에 대한 대책이 요망되고 있다.

일반적으로, CMOS나 BICMOS등의 IC와 같이 게이트의 지연 시간이 온도변화에 의해 변동하는 것을 안정화시키기 위한 대책이 강구되었다.

종래 기술에서 많이 사용하고 있는 지연 시간 안정화 대책으로서는 CMOS나 BICMOS등의 IC의 사용 온도를 변동시키지 않기 위하여 CMOS나 BICMOS등의 반도체 IC칩의 주변 온도를 제어함으로써 신호 전파 지연 시간을 일정하게 조정하도록 설정하는 방법이 있다.

즉, IC칩의 주변 온도보정을 위해 온도 센서와 히터를 설치하여 IC내부의 온도를 제어하였다. 예컨대, 일본 특허 공개 번호 제89-114067호를 참조할 수 있다. 종래 기술에 의한 온도 보정 회로의 하나의 개념도를 제6도에 도시한다.

제6도에 도시한 바와 같이 지연 신호가 통과하는 CMOS나 BICMOS등의 IC게이트를 온도 센서와 히터로 둘러싸서 설치하고, IC내부의 온도를 제어하여 온도를 일정하게 제어하였다.

온도 센서와 히터로 둘러싸지 않은 다른 방식으로서는 CMOS 게이트가 그 특성상 동작 주파수에 의해 발열량이 변화하는 것을 이용하여 소정의 주위 온도로 유지하기 위해 동작 주파수로 제어하여 주위를 일정한 온도로 유지하는 방법이 있다.

CMOS 게이트로 지연 회로를 구성한 경우, 그 원리상 동작 주파수와 발열량에는 소정의 관계식을 가지고 있다.

발열량을 p, 주파수를 f로 한 경우 p=k×f(k는 비례 정수)로 나타낼 수 있다.

동작 주파수에 의해 발열량이 변화하는 것을 이용한 종래 기술에 의한 예를 도면을 참조하여 설명하면, 제4도는 종래의 기술에 의한 CMOS 가변 지연 회로의 일실시 예이다.

CMOS지연 회로의 주위를 일정한 온도로 유지하기 위해 더미(dummy)CMOS 게이트(68)를 신호 전파 지연이 통과하는 CMOS나 BICMOS등의 CMOS 게이트(61)를 둘러싸서 설치하고, 더미 CMOS 게이트(68)를 발열시키기 위해서 반도체 시험 장치의 모든 동작 기준으로 되어 있는 기준 클록을 더미 CMOS 게이트(68)에 앤드 게이트(66)를 통하여 입력시키고 있다.

전파 지연을 발생시키는 CMOS 게이트(61)는 앤드 게이트(64)를 통하여 신호가 입력되면, 그 타이밍과 동기하여 더미 CMOS 게이트(68)에는 기준 클록이 입력되지 않는 회로 구성을 갖는다.

제4도의 포인트 a에 펄스가 입력될 때에는 포인트 c의 기준 클록은 입력되 지 않고, 포인트 a에 펄스가 입력되지 않으면 포인트 c의 기준 클록은 앤드 게이트 (66)를 통하여 제공되며, 더미 CMOS 게이트(68)에는 기준 클록에 적합한 발열량이 생긴다.

CMOS 가변 지연 회로(60)를 사용한 지연 발생부(100)의 일실시예를 제3도에 의해 설명한다.

테스트 신호를 DUT의 다수의 핀에 가한다. 그 신호의 타이밍은 일치하지 않으면 안되고, 시험 개시나 확인하고 싶은 경우에 교정을 행한다.

제8도의 (A)는 종래의 지연 시간 안정화 회로에 대한 교정시의 동작을 도시하는 타이밍차트이다.

교정의 개시에 앞서 진단용 루프 형성 스위치(50)를 단자 1로 전환하면 트리거가 1개 발생하여 입력된다. 그렇게 되면, 개시 펄스 발진기(20)에서 지정된 펄스를 출력시켜서 논리합 게이트(40)를 통하여 CMOS 가변 지연 회로(60)로 신호가 입력된다. CMOS 가변 지연 회로(60)의 출력은 루프 회로(70)를 통하여 피드백된다.

루프 회로(70)를 한바퀴 돈 후에 다시 제자리로 되돌아가는 동작을 반복함으로써, 출력에 일정한 주기 신호가 나타난다.

그 주기를 주기 측정 카운터(30)로 측정하여 그 주기가 있는 소정의 기대치차 되도록 지연 제어 회로(80)에 의해 CMOS 가변 지연 회로(60)를 제어한다.

제8도의 (B)는 종래의 지연 시간 안정화 회로에 대한 DUT의 실제 측정시의 동작을 도시하는 타이밍차트이다.

실제 측정하는 경우에는 진단용 루프 형성 스위치(50)를 단자2로 전환한다. 주기 발생부(l0)에서 지정된 주기를 출력하여 입력하는 COMS 가변 지연 회로(60)는 지연 시간을 지연 제어 회로(80)로 제어하여 후속단에 출력한다.

CMOS 가변 지연 회로(60)의 지연 주기와 칩 온도와의 관계에는 지연 주기 에 대하여 0.3%/℃인 관계가 있기 때문에, 루프 발진으로 교정을 행한 경우의 발 진 주기가 예컨대 수 100ns이고 실제로 DUT의 측정을 행하는 경우의 동작 주기를 10ns라고 하면. 발열량에는 10배의 차가 발생하여 그것이 지연 시간의 오차로서 나타났다.

발열량을 얻기 위해 더미 CMOS 게이트를 사용하고 있지만, CMOS 가변 지연회로는 더미 CMOS 게이트의 사용분 만큼 IC를 더 필요로 한다. 이와 같이, 2배의 IC칩을 필요로 하기 때문에, 제품의 비용이나 소비 전력면에서 바람직하지 않았다. 필요한 CMOS 게이트만으로 안정된 동작을 할 수 없다고 하는 문제가 있었다.

교정시에는 발진 주기가 예컨대 100ns이고 실제도 DUT의 측정을 행하는 경우의 동작 주기를 10ns로 하면, 발열량에는 10배의 차가 발생하여 그것이 지연 시간의 오차로서 나타나는 문제점이 있었다.

본 발명은 지연 발생부를 오차가 발생하지 않는 회로 구성인 CMOS 가변 지연 회로로서, 교정시의 온도와 실제의 DUT의 시험시의 온도의 차가 발생하지 않는 회로 구성을 가지며, 더미 CMOS 게이트를 사용하지 않는 CMOS 가변 지연 회로를 제공하는 것을 목적으로 하고 있다.

상기 목적을 달성하기 위하여 본 발명의 CMOS 가변 지연 회로에 있어서는 발열량을 얻기 위한 더미 CMOS 게이트를 사용하지 않는 수단이 제공된다.

CMOS 가변 지연 회로의 교정시의 온도와 실제의 DUT의 시험시의 온도의 차가 발생하지 않는 회로 구성 수단이 제공된다.

1개의 트리거 입력에 의하여 지정된 수의 펄스를 출력할 수 있는 수단과, n개의 펄스를 입력하면 1개의 펄스를 출력하는 수단이 제공된다.

상기와 같이 구성된 CMOS 가변 지연 회로는 교정시의 온도와 실제의 DUT의 시험시의 온도의 차가 발생하지 않도록 1개의 트리거를 입력하면 지정된 n개의 펄스를 발생하는 개시 펄스 발생 회로의 출력을 입력하는 l/n분주 회로에 의해 l/n의 펄스를 발생시켜서 교정시와 실제의 DUT시험시의 통과 펄스를 일치시켜서 CMOS 게이트의 발열량을 유지하였다.

실제의 DUT시험은 예컨대 10ns에서 행하는 경우, 교정의 경우도 10ns에서 행하면 CMOS 가변 지연 회로의 발열량이 같아진다.

루프 회로(70)의 주기가 예컨대 180ns인 경우. 개시 펄스 발생 회로의 펄스 간격을 10ns로 하여, 그 펄스를 l/n분주 회고를 통과시킴으로써 10ns의 주기로 동작하고 있는 것과 등가가 되며, 교정의 경우와 실제의 DUT의 시험이 동일 조건의 발열량이 되기 때문에 오차가 가장 작아졌다.

실시예에 관하여 도면을 참조하여 설명하면, 본 발명의 일실시예에 의한 지연 시간 안정화 회로를 제1도에, CMOS 가변 지연 회로를 제2도에 도시한다. 제7도는 본 발명에 의한 지연 시간 안정화 회로의 타이밍 차트이다.

교정의 경우와 실제 측정의 경우의 전환용으로서 진단용 루프 형성 스위치(51)를 단자2로 전환하여 실제 측정을 개시하면 주기 발생부(11)의 지정된 출력을 입력하는 CMOS 가변 지연 회로(160)는 지연 제어 회로(81)에 의해 제어되어 후속단으로 신호를 출력하는 구성을 가진다.

진단용 루프 형성 스위치(51)를 단자1로 전환하여 교정을 행한다. 트리거가 1개 입력되면 지정된 수의 펄스를 발생시켜 출력하는 개시 펄스 발생 회로(21)의 출력 신호를 입력으로 하는 CMOS 가변 지연 회로(160)는 루프 회로(71)와의 사이에 l/n분주 회로(90)를 삽입 배치하고, n개의 통과 펄스가 입력되면 l/n로 된 통과 펄스를 출력한다. 그 주기는 주기 측정 카운터(31)에 의해 측정된다. 루프 회로(71)의 종단을 개시 펄스 발생 회로(21)에 삽입되는 폐쇄 회로로 이루어진 루프 회로(71)는 일정한 주기 신호가 나타나는 회로 구성을 가진다.

제2도는 종래 기술에 의한 발열용으로서 설치된 더미 CMOS 게이트를 제거 한 CMOS 가변 지연 회로이다.

지연 시간을 제어하는 지연 제어 회로(81)는 부정 논리합 게이트(163)를 통하여 앤드 게이트(164, 165)에 제어 신호를 입력한다. 앤드 게이트(165)는 논리합 게이트(162)와 접속하고, 입력 신호는 각 앤드 게이트(164, 165)와 접속된 회로 구성을 가진다.

전파 지연을 발생시키는 CMOS 게이트(161)는 앤드 게이트(164)를 통하여 신호가 입력되고, 논리합 게이트(162)에서 출력되는 회로 구성이다.

본 발명은 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 기재되는 바와 같은 효과를 실현할 수 있다.

종래 기술에 의한 더미CMOS 게이트를 제거함으로써 IC의 사용량은 반으로 되고, 비효율적인 소비 전력과 더미CMOS 게이트의 비용을 절감할 수 있다.

l/n분주 회로를 설치하고 루프 회로에서의 개시 펄스 발생 회로의 회로 구성을 변경시켜서 CMOS 가변 지연 회로를 통과하는 신호를 교정시와 실제의 DUT의 시험시에 일치시킴으로써, 교정시의 온도와 실제의 DUT의 시험시의 온도의 차가 발생하지 않게 되고, 지연 시간의 오차도 발생하지 않게 되었다.

Claims (2)

1. DUT의 시험시, 시험에 필요한 주기를 발생하는 주기 발생부(11)와, 반도체 시험 장치의 교정이나 시험의 전환을 행하는 진단용 루프 형성 스위치(51)와 CMOS 가변 지연 회로(160)의 지연 시간의 제어를 행하는 지연 제어 회로(8l)와, 루프 회로(71)의 주기를 측정하는 주기 측정 카운터(31)를 구비하는 지연 시간 안정화 회로에 있어서, 상기 진단용 루프 형성 스위치(51)를 단자 1로 전환해서 교정을 행하고 1개의 트리거가 입력되면 지정된 수의 n개의 펄스를 발생시켜 출력하는 개시 펄스 발생 회로(21)와; 상기 n개의 펄스를 입력하여 지연 시간이 제어된 펄스를 입력하는 CMOS 가변 지연 회로(160)와; 상기 CMOS 가변 지연 회로(160)와 접속된 상기 루프 회로(71)에서 상기 n개의 펄스를 입력하고 l/n로 된 출력을 상기 개시 펄스 발생 회로(21)에 입력하는 l/n분주 회로(90)를 포함하는 것을 특징으로 하는 지연 시간 안정화 회로.
2. 제1항에 있어서, 상기 CMOS 가변 지연 회로(160)는 상기 진단용 루프 형성 스위치(51)의 출력 신호를 각 입력단에 공통으로 입력하는 앤드 게이트(164,165)와, 제어된 지연 시간 설정 신호를 입력하여 반전 신호를 앤드 게이트(165)로 출력하고, 비반전 신호를 앤드 게이트(164)로 출력하는 부정 논리합 게이트(163)와 상기 앤드 게이트(164)의 출력 신호를 입력으로 하여 논리합 게이트(162)로 출력하는 CMOS 게이트(161)와, 상기 앤드 게이트(165)의 출력 신호를 입력으로 하는 논리합 게이트(162)를 포함하는 것을 특징으로 하는 지연 시간 안정화 회로.