JP3069195U - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキュー・アジャスタの構成を適切にした半
導体試験装置。 【解決手段】 パターン発生器とタイミング発生器と
複数の波形整形器とでもって複数のテスト信号を生成
し、テストヘッドのスキュー・アジャスタでそれぞれの
テスト信号のタイミング・エッジを補正して同一タイミ
ングのテスト信号をＤＵＴに供給し、ＤＵＴを試験する
半導体試験装置であって、スキュー・アジャスタの調
整時にスキュー・アジャスタの周期測定回路に入力させ
る測定クロックを、所定のテスト信号ラインからクロッ
ク信号を入力させる選択手段と、上記選択手段からス
キュー・アジャスタの周期測定回路に測定クロックを伝
送する測定クロック伝送回路とを具備する半導体試験装
置である。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

この考案は半導体試験装置のテストヘッド（ＴＨ）において、ＤＵＴ（被試験 デバイス）に供給する複数のテスト信号、つまりパラレル（並列）に供給する複 数のパターン信号のタイミングエッジ（ＴＥ）を一致させるために設けられてい るスキュー・アジャスタ（ Skew Adjuster）の構成を適切にした半導体試験装置 に関する。ここでスキューとは、複数のタイミングエッジ（パルスエッジともい う）の位相差、つまり時間差を言うことにし、スキュー・アジャスタとは、バラ ツキのあるタイミングエッジの位相を調整して同一にするように補正する回路を 言う。

【０００２】

【従来の技術】

先ず、従来技術を説明する。図２にメモリＩＣを試験する半導体試験装置の概 略構成図を、図３にスキュー・アジャスタの一例の基本的な構成図を、図４にス キュー・アジャスタでタイミングエッジを調整する説明図を、図５に従来のスキ ュー・アジャスタの一例の構成図を示す。 始めに図２を参照して従来のメモリＩＣを試験する半導体試験装置で、いわゆ るパーピンテスタの概略構成について説明する。パーピンテスタとは、ＤＵＴに 印加するテスト信号が各ピン個々に独立して設定できる機能を持つ装置をいう。

【０００３】 半導体試験装置を大きく分類すると、一般的にワーク・ステーション（ＥＷＳ ）６０と、メインフレーム（ＭＦ）４０と、テストヘッド（ＴＨ）２０とで構成 されている。 ワーク・ステーション６０はオペレータが操作するところであって、テストプ ロセッサ６１や表示部６２や入出力バス６４を介して磁気ディスク６５や磁気テ ープ６６やその他にプリンタやキーボードなどの入出力手段を有している。 テストプロセッサ６１は装置全体の制御を行い、テスタバス６３を介して各ユ ニットに制御信号を与え、各ユニット間との信号の授受を行う。このテストプロ セッサ６１はメインフレーム４０に設けてもよいが、このときもワーク・ステー ション６０でテストプロセッサ６１を駆動する。

【０００４】 メモリＩＣ用半導体試験装置のメインフレーム４０の主構成は、パターン発生 器（ＰＧ）４４と、タイミング発生器（ＴＧ）４３と、波形整形器（４２）と、 パターン比較器（ＣＯＭＰ）４５と、基準信号発生器４８等である。 パターン発生器４４はＤＵＴ２２に与える印加パターン信号と、パターン比較 器４５に与える期待値パターン信号を生成する。

【０００５】 タイミング発生器４３は基準信号発生器４８からの基準信号を受けて、装置全 体の同期を取るためにタイミングパルス信号を発生し、パターン発生器４４、波 形整形器４２、パターン比較器４５等に与え、図示していないが、電圧比較器２ ７にストローブパルスを与える。 複数の波形整形器４２はパターン発生器４４からの印加パターン信号とタイミ ング発生器４３からのタイミングパルスを受けて、テスト信号波形に整形し、テ ストヘッド２０の複数のスキュー・アジャスタ２３にそれぞれテスト信号伝送路 ５０を介してパラレルに伝送される。 基準信号発生器４８は基準信号を生成し、基準信号伝送路５２を介してタイミ ング発生器４３に、基準信号伝送路５３を介してテストヘッド２０のスキュー・ アジャスタ２３に基準信号を伝送する。

【０００６】 テストヘッド２０にはＤＵＴ２２とのインターフェースとなるパフォーマンス ボード２１が装着されて、その一面でソケットを介してＤＵＴ２２と接続されて いる。そして内部には多数のピンカードが収められており、このピンカードは複 数のスキュー・アジャスタ２３やドライバ２４やスイッチ２５及び２６や電圧比 較器２７等で構成されている。また、図示していないが、１本の基準信号伝送路 ５３を介して伝送されてくる基準信号発生器４８からの基準信号を、多数のスキ ュー・アジャスタ２３に分配するための１枚の分配ボードも組み込まれている。

【０００７】 複数の波形整形器４２からの複数のテスト信号は、複数のスキュー・アジャス タ２３でタイミングエッジ、つまりパルスエッジが補正されてそれぞれのドライ バ２４を経て、ＤＵＴ２２に同一タイミングでテスト信号を供給する。 ＤＵＴ２２にテスト信号を供給するときにはスイッチ２５をオンし、スイッチ ２６はオフとなっている。 ＤＵＴ２２からの応答信号を受けるときはスイッチ２５をオフにし、スイッチ ２６をオンにする。

【０００８】 ＤＵＴ２２からの応答信号は、電圧比較器２７でタイミング発生器４３からの ストローブパルス時に基準電圧と電圧比較され、その電圧比較結果の論理信号は メインフレーム４０のパターン比較器４５に与えられる。 パターン比較器４５は電圧比較器２７からの試験結果の論理パターンと、パタ ーン発生器４４からの期待値パターンとを論理比較して一致・不一致を検出し、 ＤＵＴ２２の良否判定を行う。不良の場合にはフェイルメモリ４６に情報を与え 、パターン発生器４４からの情報と共に記憶させ、後に不良解析が行われる。

【０００９】 図３に１信号路と１周期測定手段の基本的なスキュー・アジャスタ２３の一例 の構成図を示す。 テスト時にはアンドゲート３０及び３１を開いて波形整形器４２からのテスト 信号を適切な遅延量に設定した可変遅延回路３４を通してドライバ２４に供給す る。このときはアンドゲート３２は閉じている。可変遅延回路３４はプログラマ ブルであるが、プログラマブル可変遅延回路は既知であるので説明は省略する。

【００１０】 調整時にはアンドゲート３０及び３１を閉じてＤＵＴ２２に与えるテスト信号 を遮断し、アンドゲート３２を開いて、信号を可変遅延回路３４からアンドゲー ト３２、オアゲート３３を経て可変遅延回路３４に戻すループ（LOOP）発振回路 を構成する。ループ発振回路はインバータを含む回路で構成するが、既知なので 説明は省略する。このループ発振回路の発振クロックの周期を、可変遅延回路３ ４の遅延量を変化させながら周期測定手段３５で計測し、その測定結果を逐次メ モりテーブルに記憶させておく。つまり、可変遅延回路３４の設定遅延量に応じ た実際の遅延量をメモリテーブルに記憶させる。温度変化時や日時によって実際 の遅延量がわずかながら変化するからである。

【００１１】 上記の周期測定手段３５の構成の一例も図３に示している。主な構成は、分周 カウンタ３７とＲＳフリップフロップ（以後「ＲＳ・ＦＦ」という）３６とアン ドゲート３８と周期測定カウンタ３９である。動作について説明する。 分周カウンタ３７はダウン・カウンタでもよく、予め分周数を設定しておく。 測定開始信号でＲＳ・ＦＦ３６はセットされてゲート信号をアンドゲート３８ に送出して開とすると共に、同時にループＥＢ（イネーブル）信号をアンドゲー ト３２に与えてループ発振回路からの被測定クロックを分周カウンタ３７に入力 させる。分周カウンタ３７は被測定クロック数をカウントし設定していた分周数 に達すると信号を発生してＲＳ・ＦＦ３６をリセットしアンドゲート３８を閉じ る。 周期測定カウンタ３９はアンドゲート３８が開の間に入力するメインフレーム ４０の基準信号発生器４８からの測定クロック、つまり基準信号のクロック数を 周期測定カウンタ３９で計数する。

【００１２】 図４を用いてスキュー・アジャスタのタイミングエッジを調整する一例の動作 を説明する。分周カウンタ３７には予め分周数を８として設定する。ループ発振 回路の被測定クロックに同期させて測定開始信号をＲＳ・ＦＦ３６のセット端子 に与えると、図４（Ｂ）のようにゲート信号が発生しアンドゲート３８に供給す る。図４（Ａ）は被測定クロックの波形であり、ゲート信号の発生から８発目で ゲート信号は閉じる。周期測定カウンタ３９は、このゲート信号が開の間の図４ （Ｃ）に示す測定クロック、つまり基準信号発生器４８からの基準信号を計測す る。計測結果は、図４（Ｃ）に示しているように１３である。

【００１３】 いま仮に基準信号、つまり測定クロックの発振周波数は１２５ＭＨｚで周期が ８ｎｓとする。すると、被測定クロック、つまりループ発振回路の発振クロック の周期Ｔは、Ｔ＝（８ns×１３）／８＝１３ns である。分解能は１nsである。 この関係式は次による。測定クロックの周期をＴｏとし、測定した測定クロック 数をｎｏとし、被測定クロックの周期をＴとし、分周カウンタ３７の設定回数を ｎとするとＴは、Ｔ＝ｎｏ×（Ｔｏ±１）／ｎ となる。分解能は、Ｔｏ／ｎ となる。従って、測定クロックの周期Ｔｏを小さくし、分周カウンタ３７の設定 回数ｎを大きくすると分解能は向上する。

【００１４】 例えば、測定クロックの周期Ｔｏを４nsとし、分周カウンタ３７の設定回数ｎ を 4,096とすると、分解能は１psとなる。更に測定クロックの周期Ｔｏを更に狭 めて２nsとし、つまり発振周波数を５００MHz にして、分周カウンタ３７の設定 回数ｎを半分にして 2,048としても、分解能は１psである。現在の分解能はｐｓ オーダ前後で行っている、

【００１５】 図３では各チャンネル毎に周期測定手段３５を設けた基本的なスキュー・アジ ャスタ２３の基本的構成を説明し、図４ではスキュー・アジャスタを調整する動 作説明を説明した。現実の構成においては、図５に示すように、コストダウンの ために複数チャンネル、例えば４チャンネルあるいは８チャンネル、多い場合に は２４チャンネル毎に１つの周期測定手段３５を設けて測定している。これらの チャンネルのいずれかのループ発振器の選択のためにマルチプレクサ（ＭＵＸ） １５を設けている。１つの周期測定手段３５に対するテスト信号のチャンネル数 の多少はコストと調整時間とのかねあいで決まる。

【００１６】

【考案が解決しようとする課題】

上述したように、スキュー・アジャスタ２３は日時や温度変化が有る度に調整 する必要があるので、精密な試験を行うために必要な回路であり、現状でも充分 に機能している。

【００１７】 しかしながら、メインフレーム４０の基準信号発生器４８から基準信号伝送路 ５３を介して伝送される基準信号、つまり測定クロックは一定の周波数であり、 一定の周期である。この測定クロックの周期を可変して分解能の要求に応じて周 期を可変したいものである。更に、コストダウンにも貢献したいものである。

【００１８】 この考案は、基準信号発生器４８から基準信号伝送路５３を無くし、基準信号 の分配ボードも無くし、測定クロック信号の周期を任意に設定できる装置を提供 するものである。

【００１９】

【課題を解決するための手段】

上記目的を達成するために、この考案は先ず従来のメインフレーム４０の基準 信号発生器４８からの基準信号を、基準信号伝送路５３を介してテストヘッド２ ０の分配ボードに伝送する方式を改善し、スキュー・アジャスタの調整時には、 複数のテスト信号伝送路のいずれかの１つの所定のテスト信号伝送ラインを特定 して測定クロックを伝送させるようにする。従って、基準信号伝送路５３の削減 となる。

【００２０】 測定クロックは、ＤＵＴ２２の性能諸元に応じてクロック周波数やクロック周 期を選定できるようにする。テスト信号伝送ラインであるのでプログラムにより 設定可能である。また、直接に基準信号も選定できるようにするとよい。従って 、測定クロックの周期可変と測定クロックの分解能可変とが可能となる。更に、 遅延測定時間を可変にすることができる。

【００２１】 また、測定クロックの伝送に所定のテスト信号伝送ラインを用いるので、基準 信号の分配ボードが不要になり、直接に測定クロック伝送回路でスキュー・アジ ャスタ２３に伝送できる。従って、スキュー・アジャスタ２３に伝送するテスト ヘッド２０のピン数も削減できる。 次に、この考案の構成について述べる。

【００２２】 パターン発生器とタイミング発生器と複数の波形整形器とでもって複数のテ スト信号を生成し、テストヘッドのスキュー・アジャスタでそれぞれのテスト信 号のタイミング・エッジを補正して同一タイミングのテスト信号をＤＵＴに供給 し、ＤＵＴを試験する半導体試験装置であって、スキュー・アジャスタの調整 時にスキュー・アジャスタの周期測定回路に入力させる測定クロックを、所定の テスト信号ラインからクロック信号を入力させる選択手段と、上記選択手段か らスキュー・アジャスタの周期測定回路に測定クロックを伝送する測定クロック 伝送回路とを具備する半導体試験装置である。

【００２３】

【考案の実施の形態】

考案の実施の形態を実施例に基づき図面を参照して説明する。図１に本考案の 一実施例の構成図を示す。 図１の構成は、周期測定手段３５への測定クロック伝送回路１３を所定のテス ト信号ラインの選択手段１０より導いている。図５の従来の構成図においては、 メインフレーム４０から基準信号伝送路５３を経て、テストヘッド２０のピンを 介して基準信号を得ていた。

【００２４】 図１においては、所定のテスト信号ラインを１チャンネル目とし、タイミング エッジのＴＥ１を用いている。選択手段１０はインバータ付きアンドゲート１１ とアンドゲート１２で構成され、 SEL信号が“０”のときはテスト信号を可変遅 延回路３４を介してドライバ２４にテスト信号を供給する。スキュー・アジャス タ２３の調整時には SEL信号を“１”にしてテスト信号ラインを介して送られて くる測定クロックを周期測定手段３５に供給する。選択手段１０の構成は、上記 に限らず種々の構成が考えられる。 その他の構成及び動作は、従来の構成及び動作と同様である。

【００２５】

【考案の効果】

以上詳細に説明したように、この考案は、半導体試験装置のスキュー・アジャ スタ２３の構成において、従来のメインフレーム４０の基準信号発生器４８から 基準信号伝送路５３を介してテストヘッド２０の分配ボードに基準信号を伝送す る方式を改善し、スキュー・アジャスタの調整時には、複数のテスト信号伝送路 のいずれかの１つの所定のテスト信号伝送ラインを特定して測定クロックを伝送 させるようにした。従って、基準信号伝送路５３の削減となった。

【００２６】 測定クロックは、試験プログラムの設定によって、ＤＵＴ２２の性能諸元に応 じてクロック周波数やクロック周期を選定できるようにする。また、直接に基準 信号も選定できるようにする。従って、測定クロックの周期可変と測定クロック の分解能可変とが可能となる。更に、遅延測定時間を可変にすることができる。

【００２７】 また、測定クロックの伝送に所定のテスト信号伝送ラインを用いるので、基準 信号の分配ボードが不要になり、直接に測定クロック伝送回路でスキュー・アジ ャスタ２３に伝送できた。従って、スキュー・アジャスタ２３に伝送するテスト ヘッド２０のピン数も削減できた。 上記のようにこの考案は、従来構成を多少改善することにより多くの技術的効 果を得ることができた。実用に際してこの効果は大である。

【図面の簡単な説明】

【図１】本考案の一実施例の構成図である。

【図２】半導体試験装置の概略構成図である。

【図３】半導体試験装置のスキュー・アジャスタの一例
の基本的な構成図である。

【図４】スキュー・アジャスタでタイミングエッジを調
整する説明図である。

【図５】従来のスキュー・アジャスタの一例の構成図で
ある。

【符号の説明】

１０ 選択手段 １１ インバータ付きアンドゲート １２ アンドゲート １３ 測定クロック伝送回路 １５ マルチプレクサ（ＭＵＸ） ２０ テストヘッド（ＴＨ） ２１ パフォーマンスボード（ＰＢ） ２２ ＤＵＴ（被試験デバイス） ２３ スキュー・アジャスタ（Ｓｋｅｗ Ａｄｊｕｓ
ｔｅｒ） ２４ ドライバ ２５、２６ スイッチ ２７ 電圧比較器 ３０、３０ｉ（ｉ＝１〜ｎ） アンドゲート ３１、３１ｉ（ｉ＝１〜ｎ） アンドゲート ３２、３２ｉ（ｉ＝１〜ｎ） アンドゲート ３３、３３ｉ（ｉ＝１〜ｎ） オアゲート ３４、３４ｉ（ｉ＝１〜ｎ） 可変遅延回路 ３５ 周期測定手段 ３６ ＲＳフリップフロップ（ＲＳ・ＦＦ） ３７ 分周カウンタ ３８ アンドゲート ３９ 周期測定カウンタ ４０ メインフレーム（ＭＦ） ４２ 波形整形器（ＦＭＴ） ４３ タイミング発生器（ＴＧ） ４４ パターン発生器（ＰＧ） ４５ パターン比較器（ＣＯＭＰ） ４６ フェイルメモリ（ＦＭ） ４８ 基準信号発生器 ５０ テスト信号伝送路 ５２、５３ 基準信号伝送路 ５５ 応答信号伝送路 ６０ ワーク・ステーション（ＥＷＳ） ６１ テストプロセッサ（ＴＰ） ６２ 表示部 ６３ テスタバス ６４ 入出力バス ６５ 磁気ディスク（ＤＩＳＫ） ６６ 磁気テープ（ＭＴ）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 パターン発生器とタイミング発生器と複
   数の波形整形器とでもって複数のテスト信号を生成し、
   テストヘッドのスキュー・アジャスタでそれぞれのテス
   ト信号のタイミング・エッジを補正して同一タイミング
   のテスト信号をＤＵＴに供給し、ＤＵＴを試験する半導
   体試験装置において、 スキュー・アジャスタの調整時にスキュー・アジャスタ
   の周期測定回路に入力させる測定クロックを、所定のテ
   スト信号ラインからクロック信号を入力させる選択手段
   と、 上記選択手段からスキュー・アジャスタの周期測定回路
   に測定クロックを伝送する測定クロック伝送回路と、 を具備することを特徴とする半導体試験装置。