JP3069195U - 半導体試験装置 - Google Patents
半導体試験装置Info
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Abstract
(57)【要約】
【課題】 スキュー・アジャスタの構成を適切にした半
導体試験装置。 【解決手段】 パターン発生器とタイミング発生器と
複数の波形整形器とでもって複数のテスト信号を生成
し、テストヘッドのスキュー・アジャスタでそれぞれの
テスト信号のタイミング・エッジを補正して同一タイミ
ングのテスト信号をDUTに供給し、DUTを試験する
半導体試験装置であって、スキュー・アジャスタの調
整時にスキュー・アジャスタの周期測定回路に入力させ
る測定クロックを、所定のテスト信号ラインからクロッ
ク信号を入力させる選択手段と、上記選択手段からス
キュー・アジャスタの周期測定回路に測定クロックを伝
送する測定クロック伝送回路とを具備する半導体試験装
置である。
導体試験装置。 【解決手段】 パターン発生器とタイミング発生器と
複数の波形整形器とでもって複数のテスト信号を生成
し、テストヘッドのスキュー・アジャスタでそれぞれの
テスト信号のタイミング・エッジを補正して同一タイミ
ングのテスト信号をDUTに供給し、DUTを試験する
半導体試験装置であって、スキュー・アジャスタの調
整時にスキュー・アジャスタの周期測定回路に入力させ
る測定クロックを、所定のテスト信号ラインからクロッ
ク信号を入力させる選択手段と、上記選択手段からス
キュー・アジャスタの周期測定回路に測定クロックを伝
送する測定クロック伝送回路とを具備する半導体試験装
置である。
Description
【0001】
この考案は半導体試験装置のテストヘッド(TH)において、DUT(被試験 デバイス)に供給する複数のテスト信号、つまりパラレル(並列)に供給する複 数のパターン信号のタイミングエッジ(TE)を一致させるために設けられてい るスキュー・アジャスタ( Skew Adjuster)の構成を適切にした半導体試験装置 に関する。ここでスキューとは、複数のタイミングエッジ(パルスエッジともい う)の位相差、つまり時間差を言うことにし、スキュー・アジャスタとは、バラ ツキのあるタイミングエッジの位相を調整して同一にするように補正する回路を 言う。
【0002】
先ず、従来技術を説明する。図2にメモリICを試験する半導体試験装置の概 略構成図を、図3にスキュー・アジャスタの一例の基本的な構成図を、図4にス キュー・アジャスタでタイミングエッジを調整する説明図を、図5に従来のスキ ュー・アジャスタの一例の構成図を示す。 始めに図2を参照して従来のメモリICを試験する半導体試験装置で、いわゆ るパーピンテスタの概略構成について説明する。パーピンテスタとは、DUTに 印加するテスト信号が各ピン個々に独立して設定できる機能を持つ装置をいう。
【0003】 半導体試験装置を大きく分類すると、一般的にワーク・ステーション(EWS )60と、メインフレーム(MF)40と、テストヘッド(TH)20とで構成 されている。 ワーク・ステーション60はオペレータが操作するところであって、テストプ ロセッサ61や表示部62や入出力バス64を介して磁気ディスク65や磁気テ ープ66やその他にプリンタやキーボードなどの入出力手段を有している。 テストプロセッサ61は装置全体の制御を行い、テスタバス63を介して各ユ ニットに制御信号を与え、各ユニット間との信号の授受を行う。このテストプロ セッサ61はメインフレーム40に設けてもよいが、このときもワーク・ステー ション60でテストプロセッサ61を駆動する。
【0004】 メモリIC用半導体試験装置のメインフレーム40の主構成は、パターン発生 器(PG)44と、タイミング発生器(TG)43と、波形整形器(42)と、 パターン比較器(COMP)45と、基準信号発生器48等である。 パターン発生器44はDUT22に与える印加パターン信号と、パターン比較 器45に与える期待値パターン信号を生成する。
【0005】 タイミング発生器43は基準信号発生器48からの基準信号を受けて、装置全 体の同期を取るためにタイミングパルス信号を発生し、パターン発生器44、波 形整形器42、パターン比較器45等に与え、図示していないが、電圧比較器2 7にストローブパルスを与える。 複数の波形整形器42はパターン発生器44からの印加パターン信号とタイミ ング発生器43からのタイミングパルスを受けて、テスト信号波形に整形し、テ ストヘッド20の複数のスキュー・アジャスタ23にそれぞれテスト信号伝送路 50を介してパラレルに伝送される。 基準信号発生器48は基準信号を生成し、基準信号伝送路52を介してタイミ ング発生器43に、基準信号伝送路53を介してテストヘッド20のスキュー・ アジャスタ23に基準信号を伝送する。
【0006】 テストヘッド20にはDUT22とのインターフェースとなるパフォーマンス ボード21が装着されて、その一面でソケットを介してDUT22と接続されて いる。そして内部には多数のピンカードが収められており、このピンカードは複 数のスキュー・アジャスタ23やドライバ24やスイッチ25及び26や電圧比 較器27等で構成されている。また、図示していないが、1本の基準信号伝送路 53を介して伝送されてくる基準信号発生器48からの基準信号を、多数のスキ ュー・アジャスタ23に分配するための1枚の分配ボードも組み込まれている。
【0007】 複数の波形整形器42からの複数のテスト信号は、複数のスキュー・アジャス タ23でタイミングエッジ、つまりパルスエッジが補正されてそれぞれのドライ バ24を経て、DUT22に同一タイミングでテスト信号を供給する。 DUT22にテスト信号を供給するときにはスイッチ25をオンし、スイッチ 26はオフとなっている。 DUT22からの応答信号を受けるときはスイッチ25をオフにし、スイッチ 26をオンにする。
【0008】 DUT22からの応答信号は、電圧比較器27でタイミング発生器43からの ストローブパルス時に基準電圧と電圧比較され、その電圧比較結果の論理信号は メインフレーム40のパターン比較器45に与えられる。 パターン比較器45は電圧比較器27からの試験結果の論理パターンと、パタ ーン発生器44からの期待値パターンとを論理比較して一致・不一致を検出し、 DUT22の良否判定を行う。不良の場合にはフェイルメモリ46に情報を与え 、パターン発生器44からの情報と共に記憶させ、後に不良解析が行われる。
【0009】 図3に1信号路と1周期測定手段の基本的なスキュー・アジャスタ23の一例 の構成図を示す。 テスト時にはアンドゲート30及び31を開いて波形整形器42からのテスト 信号を適切な遅延量に設定した可変遅延回路34を通してドライバ24に供給す る。このときはアンドゲート32は閉じている。可変遅延回路34はプログラマ ブルであるが、プログラマブル可変遅延回路は既知であるので説明は省略する。
【0010】 調整時にはアンドゲート30及び31を閉じてDUT22に与えるテスト信号 を遮断し、アンドゲート32を開いて、信号を可変遅延回路34からアンドゲー ト32、オアゲート33を経て可変遅延回路34に戻すループ(LOOP)発振回路 を構成する。ループ発振回路はインバータを含む回路で構成するが、既知なので 説明は省略する。このループ発振回路の発振クロックの周期を、可変遅延回路3 4の遅延量を変化させながら周期測定手段35で計測し、その測定結果を逐次メ モりテーブルに記憶させておく。つまり、可変遅延回路34の設定遅延量に応じ た実際の遅延量をメモリテーブルに記憶させる。温度変化時や日時によって実際 の遅延量がわずかながら変化するからである。
【0011】 上記の周期測定手段35の構成の一例も図3に示している。主な構成は、分周 カウンタ37とRSフリップフロップ(以後「RS・FF」という)36とアン ドゲート38と周期測定カウンタ39である。動作について説明する。 分周カウンタ37はダウン・カウンタでもよく、予め分周数を設定しておく。 測定開始信号でRS・FF36はセットされてゲート信号をアンドゲート38 に送出して開とすると共に、同時にループEB(イネーブル)信号をアンドゲー ト32に与えてループ発振回路からの被測定クロックを分周カウンタ37に入力 させる。分周カウンタ37は被測定クロック数をカウントし設定していた分周数 に達すると信号を発生してRS・FF36をリセットしアンドゲート38を閉じ る。 周期測定カウンタ39はアンドゲート38が開の間に入力するメインフレーム 40の基準信号発生器48からの測定クロック、つまり基準信号のクロック数を 周期測定カウンタ39で計数する。
【0012】 図4を用いてスキュー・アジャスタのタイミングエッジを調整する一例の動作 を説明する。分周カウンタ37には予め分周数を8として設定する。ループ発振 回路の被測定クロックに同期させて測定開始信号をRS・FF36のセット端子 に与えると、図4(B)のようにゲート信号が発生しアンドゲート38に供給す る。図4(A)は被測定クロックの波形であり、ゲート信号の発生から8発目で ゲート信号は閉じる。周期測定カウンタ39は、このゲート信号が開の間の図4 (C)に示す測定クロック、つまり基準信号発生器48からの基準信号を計測す る。計測結果は、図4(C)に示しているように13である。
【0013】 いま仮に基準信号、つまり測定クロックの発振周波数は125MHzで周期が 8nsとする。すると、被測定クロック、つまりループ発振回路の発振クロック の周期Tは、T=(8ns×13)/8=13ns である。分解能は1nsである。 この関係式は次による。測定クロックの周期をToとし、測定した測定クロック 数をnoとし、被測定クロックの周期をTとし、分周カウンタ37の設定回数を nとするとTは、T=no×(To±1)/n となる。分解能は、To/n となる。従って、測定クロックの周期Toを小さくし、分周カウンタ37の設定 回数nを大きくすると分解能は向上する。
【0014】 例えば、測定クロックの周期Toを4nsとし、分周カウンタ37の設定回数n を 4,096とすると、分解能は1psとなる。更に測定クロックの周期Toを更に狭 めて2nsとし、つまり発振周波数を500MHz にして、分周カウンタ37の設定 回数nを半分にして 2,048としても、分解能は1psである。現在の分解能はps オーダ前後で行っている、
【0015】 図3では各チャンネル毎に周期測定手段35を設けた基本的なスキュー・アジ ャスタ23の基本的構成を説明し、図4ではスキュー・アジャスタを調整する動 作説明を説明した。現実の構成においては、図5に示すように、コストダウンの ために複数チャンネル、例えば4チャンネルあるいは8チャンネル、多い場合に は24チャンネル毎に1つの周期測定手段35を設けて測定している。これらの チャンネルのいずれかのループ発振器の選択のためにマルチプレクサ(MUX) 15を設けている。1つの周期測定手段35に対するテスト信号のチャンネル数 の多少はコストと調整時間とのかねあいで決まる。
【0016】
上述したように、スキュー・アジャスタ23は日時や温度変化が有る度に調整 する必要があるので、精密な試験を行うために必要な回路であり、現状でも充分 に機能している。
【0017】 しかしながら、メインフレーム40の基準信号発生器48から基準信号伝送路 53を介して伝送される基準信号、つまり測定クロックは一定の周波数であり、 一定の周期である。この測定クロックの周期を可変して分解能の要求に応じて周 期を可変したいものである。更に、コストダウンにも貢献したいものである。
【0018】 この考案は、基準信号発生器48から基準信号伝送路53を無くし、基準信号 の分配ボードも無くし、測定クロック信号の周期を任意に設定できる装置を提供 するものである。
【0019】
上記目的を達成するために、この考案は先ず従来のメインフレーム40の基準 信号発生器48からの基準信号を、基準信号伝送路53を介してテストヘッド2 0の分配ボードに伝送する方式を改善し、スキュー・アジャスタの調整時には、 複数のテスト信号伝送路のいずれかの1つの所定のテスト信号伝送ラインを特定 して測定クロックを伝送させるようにする。従って、基準信号伝送路53の削減 となる。
【0020】 測定クロックは、DUT22の性能諸元に応じてクロック周波数やクロック周 期を選定できるようにする。テスト信号伝送ラインであるのでプログラムにより 設定可能である。また、直接に基準信号も選定できるようにするとよい。従って 、測定クロックの周期可変と測定クロックの分解能可変とが可能となる。更に、 遅延測定時間を可変にすることができる。
【0021】 また、測定クロックの伝送に所定のテスト信号伝送ラインを用いるので、基準 信号の分配ボードが不要になり、直接に測定クロック伝送回路でスキュー・アジ ャスタ23に伝送できる。従って、スキュー・アジャスタ23に伝送するテスト ヘッド20のピン数も削減できる。 次に、この考案の構成について述べる。
【0022】 パターン発生器とタイミング発生器と複数の波形整形器とでもって複数のテ スト信号を生成し、テストヘッドのスキュー・アジャスタでそれぞれのテスト信 号のタイミング・エッジを補正して同一タイミングのテスト信号をDUTに供給 し、DUTを試験する半導体試験装置であって、スキュー・アジャスタの調整 時にスキュー・アジャスタの周期測定回路に入力させる測定クロックを、所定の テスト信号ラインからクロック信号を入力させる選択手段と、上記選択手段か らスキュー・アジャスタの周期測定回路に測定クロックを伝送する測定クロック 伝送回路とを具備する半導体試験装置である。
【0023】
考案の実施の形態を実施例に基づき図面を参照して説明する。図1に本考案の 一実施例の構成図を示す。 図1の構成は、周期測定手段35への測定クロック伝送回路13を所定のテス ト信号ラインの選択手段10より導いている。図5の従来の構成図においては、 メインフレーム40から基準信号伝送路53を経て、テストヘッド20のピンを 介して基準信号を得ていた。
【0024】 図1においては、所定のテスト信号ラインを1チャンネル目とし、タイミング エッジのTE1を用いている。選択手段10はインバータ付きアンドゲート11 とアンドゲート12で構成され、 SEL信号が“0”のときはテスト信号を可変遅 延回路34を介してドライバ24にテスト信号を供給する。スキュー・アジャス タ23の調整時には SEL信号を“1”にしてテスト信号ラインを介して送られて くる測定クロックを周期測定手段35に供給する。選択手段10の構成は、上記 に限らず種々の構成が考えられる。 その他の構成及び動作は、従来の構成及び動作と同様である。
【0025】
以上詳細に説明したように、この考案は、半導体試験装置のスキュー・アジャ スタ23の構成において、従来のメインフレーム40の基準信号発生器48から 基準信号伝送路53を介してテストヘッド20の分配ボードに基準信号を伝送す る方式を改善し、スキュー・アジャスタの調整時には、複数のテスト信号伝送路 のいずれかの1つの所定のテスト信号伝送ラインを特定して測定クロックを伝送 させるようにした。従って、基準信号伝送路53の削減となった。
【0026】 測定クロックは、試験プログラムの設定によって、DUT22の性能諸元に応 じてクロック周波数やクロック周期を選定できるようにする。また、直接に基準 信号も選定できるようにする。従って、測定クロックの周期可変と測定クロック の分解能可変とが可能となる。更に、遅延測定時間を可変にすることができる。
【0027】 また、測定クロックの伝送に所定のテスト信号伝送ラインを用いるので、基準 信号の分配ボードが不要になり、直接に測定クロック伝送回路でスキュー・アジ ャスタ23に伝送できた。従って、スキュー・アジャスタ23に伝送するテスト ヘッド20のピン数も削減できた。 上記のようにこの考案は、従来構成を多少改善することにより多くの技術的効 果を得ることができた。実用に際してこの効果は大である。
【図1】本考案の一実施例の構成図である。
【図2】半導体試験装置の概略構成図である。
【図3】半導体試験装置のスキュー・アジャスタの一例
の基本的な構成図である。
の基本的な構成図である。
【図4】スキュー・アジャスタでタイミングエッジを調
整する説明図である。
整する説明図である。
【図5】従来のスキュー・アジャスタの一例の構成図で
ある。
ある。
10 選択手段 11 インバータ付きアンドゲート 12 アンドゲート 13 測定クロック伝送回路 15 マルチプレクサ(MUX) 20 テストヘッド(TH) 21 パフォーマンスボード(PB) 22 DUT(被試験デバイス) 23 スキュー・アジャスタ(Skew Adjus
ter) 24 ドライバ 25、26 スイッチ 27 電圧比較器 30、30i(i=1〜n) アンドゲート 31、31i(i=1〜n) アンドゲート 32、32i(i=1〜n) アンドゲート 33、33i(i=1〜n) オアゲート 34、34i(i=1〜n) 可変遅延回路 35 周期測定手段 36 RSフリップフロップ(RS・FF) 37 分周カウンタ 38 アンドゲート 39 周期測定カウンタ 40 メインフレーム(MF) 42 波形整形器(FMT) 43 タイミング発生器(TG) 44 パターン発生器(PG) 45 パターン比較器(COMP) 46 フェイルメモリ(FM) 48 基準信号発生器 50 テスト信号伝送路 52、53 基準信号伝送路 55 応答信号伝送路 60 ワーク・ステーション(EWS) 61 テストプロセッサ(TP) 62 表示部 63 テスタバス 64 入出力バス 65 磁気ディスク(DISK) 66 磁気テープ(MT)
ter) 24 ドライバ 25、26 スイッチ 27 電圧比較器 30、30i(i=1〜n) アンドゲート 31、31i(i=1〜n) アンドゲート 32、32i(i=1〜n) アンドゲート 33、33i(i=1〜n) オアゲート 34、34i(i=1〜n) 可変遅延回路 35 周期測定手段 36 RSフリップフロップ(RS・FF) 37 分周カウンタ 38 アンドゲート 39 周期測定カウンタ 40 メインフレーム(MF) 42 波形整形器(FMT) 43 タイミング発生器(TG) 44 パターン発生器(PG) 45 パターン比較器(COMP) 46 フェイルメモリ(FM) 48 基準信号発生器 50 テスト信号伝送路 52、53 基準信号伝送路 55 応答信号伝送路 60 ワーク・ステーション(EWS) 61 テストプロセッサ(TP) 62 表示部 63 テスタバス 64 入出力バス 65 磁気ディスク(DISK) 66 磁気テープ(MT)
Claims (1)
- 【請求項1】 パターン発生器とタイミング発生器と複
数の波形整形器とでもって複数のテスト信号を生成し、
テストヘッドのスキュー・アジャスタでそれぞれのテス
ト信号のタイミング・エッジを補正して同一タイミング
のテスト信号をDUTに供給し、DUTを試験する半導
体試験装置において、 スキュー・アジャスタの調整時にスキュー・アジャスタ
の周期測定回路に入力させる測定クロックを、所定のテ
スト信号ラインからクロック信号を入力させる選択手段
と、 上記選択手段からスキュー・アジャスタの周期測定回路
に測定クロックを伝送する測定クロック伝送回路と、 を具備することを特徴とする半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1999008927U JP3069195U (ja) | 1999-11-24 | 1999-11-24 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1999008927U JP3069195U (ja) | 1999-11-24 | 1999-11-24 | 半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3069195U true JP3069195U (ja) | 2000-06-06 |
Family
ID=43202669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1999008927U Expired - Lifetime JP3069195U (ja) | 1999-11-24 | 1999-11-24 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3069195U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011141274A (ja) * | 2010-01-06 | 2011-07-21 | General Electric Co <Ge> | ユニバーサルチャネルインタフェース試験回路及びシステム |
-
1999
- 1999-11-24 JP JP1999008927U patent/JP3069195U/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011141274A (ja) * | 2010-01-06 | 2011-07-21 | General Electric Co <Ge> | ユニバーサルチャネルインタフェース試験回路及びシステム |
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