JPH08292242A - 遅延時間安定化回路 - Google Patents
遅延時間安定化回路Info
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- JPH08292242A JPH08292242A JP7123171A JP12317195A JPH08292242A JP H08292242 A JPH08292242 A JP H08292242A JP 7123171 A JP7123171 A JP 7123171A JP 12317195 A JP12317195 A JP 12317195A JP H08292242 A JPH08292242 A JP H08292242A
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Abstract
(57)【要約】
【目的】 半導体ＩＣ試験装置の基準となるタイミング
発生回路における遅延時間安定化回路を提供する。 【構成】 ＣＭＯＳ可変遅延回路１６０の遅延時間を制
御する遅延制御回路８１とＤＵＴの試験の際、試験に必
要な周期を発生する周期発生部１１と診断用ループ形成
スイッチ５１とＬｏｏｐ回路７１の周期を測定する周期
測定カウンタ７１を有した遅延時間安定化回路におい
て、診断用ループ形成スイッチ５１を１に入れて校正を
開始する、スタートパルス発生回路２１に１発トリガを
入力すると指定のｎ発パルスを発生する、その信号はＣ
ＭＯＳ可変遅延回路１６０を通過してＬｏｏｐ回路７１
から１／ｎ分周回路を通過する、その際ｎ発のパルスは
１／ｎされ閉回路Ｌｏｏｐ回路７１で一定の周期信号が
ループする。ＤＵＴの試験の際、試験に必要な周期を発
生する周期発生部１１の信号に校正の際１／ｎする信号
を一致させＣＭＯＳゲートの発熱量を一致させた。
発生回路における遅延時間安定化回路を提供する。 【構成】 ＣＭＯＳ可変遅延回路１６０の遅延時間を制
御する遅延制御回路８１とＤＵＴの試験の際、試験に必
要な周期を発生する周期発生部１１と診断用ループ形成
スイッチ５１とＬｏｏｐ回路７１の周期を測定する周期
測定カウンタ７１を有した遅延時間安定化回路におい
て、診断用ループ形成スイッチ５１を１に入れて校正を
開始する、スタートパルス発生回路２１に１発トリガを
入力すると指定のｎ発パルスを発生する、その信号はＣ
ＭＯＳ可変遅延回路１６０を通過してＬｏｏｐ回路７１
から１／ｎ分周回路を通過する、その際ｎ発のパルスは
１／ｎされ閉回路Ｌｏｏｐ回路７１で一定の周期信号が
ループする。ＤＵＴの試験の際、試験に必要な周期を発
生する周期発生部１１の信号に校正の際１／ｎする信号
を一致させＣＭＯＳゲートの発熱量を一致させた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣ試験装置の
基準となるタイミング発生回路における遅延時間安定化
回路に関する。
基準となるタイミング発生回路における遅延時間安定化
回路に関する。
【０００２】
【従来の技術】半導体ＩＣ試験装置（以下ＩＣテスタと
称する）で試験開始に当たって必ず校正を行う、被試験
用半導体ＩＣ（以下ＤＵＴと称する）を試験する場合、
校正と実際の試験では周波数条件が異なるため誤差を生
じた。それはタイミング発生回路における遅延時間の異
なりが回路を構成しているＣＭＯＳゲート群の周囲温度
の差となるためである。
称する）で試験開始に当たって必ず校正を行う、被試験
用半導体ＩＣ（以下ＤＵＴと称する）を試験する場合、
校正と実際の試験では周波数条件が異なるため誤差を生
じた。それはタイミング発生回路における遅延時間の異
なりが回路を構成しているＣＭＯＳゲート群の周囲温度
の差となるためである。
【０００３】半導体試験装置内部のタイミング発生器の
ブロック図を図６に示す。ＤＵＴを実測の場合に指定周
期を発生する周期発生部１０と遅延発生部１００の遅延
時間を制御する遅延制御回路８０と論理データとタイミ
ング・パルスを合成して、試験に必要な波形に成形する
波形整形部１１０とＤＵＴの各ピンと接続されたそのピ
ン専用の計測用回路であるピンエレクトロ１２０で構成
されている。ＤＵＴを試験する際、半導体試験装置全体
が１動作、即ち１パターンの動作をＤＵＴのサイクル・
タイムに対応させて行うタイミング発生器の中で不安定
な要素が遅延発部１００を構成するＣＭＯＳゲート群に
あり、周囲温度が変化して遅延時間に誤差が発生した。
ブロック図を図６に示す。ＤＵＴを実測の場合に指定周
期を発生する周期発生部１０と遅延発生部１００の遅延
時間を制御する遅延制御回路８０と論理データとタイミ
ング・パルスを合成して、試験に必要な波形に成形する
波形整形部１１０とＤＵＴの各ピンと接続されたそのピ
ン専用の計測用回路であるピンエレクトロ１２０で構成
されている。ＤＵＴを試験する際、半導体試験装置全体
が１動作、即ち１パターンの動作をＤＵＴのサイクル・
タイムに対応させて行うタイミング発生器の中で不安定
な要素が遅延発部１００を構成するＣＭＯＳゲート群に
あり、周囲温度が変化して遅延時間に誤差が発生した。
【０００４】遅延回路はＣＭＯＳの半導体ＩＣのチップ
を集積回路にして使用することが多く、動作周波数によ
って内部温度が上昇することによってＣＭＯＳゲートの
遅延時間を変化させた。タイミング発生回路における遅
延時間を安定化させることは試験の精度向上のため不可
欠なことで、安定化について対策が打たれている。一般
に、ＣＭＯＳやＢＩＣＯＳ等のＩＣのように、ゲートの
遅延時間が温度変化によって変動することに対し、安定
するための方策が取られた。
を集積回路にして使用することが多く、動作周波数によ
って内部温度が上昇することによってＣＭＯＳゲートの
遅延時間を変化させた。タイミング発生回路における遅
延時間を安定化させることは試験の精度向上のため不可
欠なことで、安定化について対策が打たれている。一般
に、ＣＭＯＳやＢＩＣＯＳ等のＩＣのように、ゲートの
遅延時間が温度変化によって変動することに対し、安定
するための方策が取られた。
【０００５】従来技術で多く使用している遅延時間安定
化策として、ＣＭＯＳやＢＩＣＯＳ等のＩＣの使用温度
の変動をさせないため、ＣＭＯＳやＢＩＣＯＳ等の半導
体ＩＣのチップの周辺温度を制御することにより信号伝
搬遅延時間を一定に調整するように設定されている。そ
れは、ＩＣのチップの周辺温度補正のため、温度センサ
とヒータを設け、ＩＣ内部の温度制御を行っている（例
えば特開平１−１１４０６７号公報参照）。
化策として、ＣＭＯＳやＢＩＣＯＳ等のＩＣの使用温度
の変動をさせないため、ＣＭＯＳやＢＩＣＯＳ等の半導
体ＩＣのチップの周辺温度を制御することにより信号伝
搬遅延時間を一定に調整するように設定されている。そ
れは、ＩＣのチップの周辺温度補正のため、温度センサ
とヒータを設け、ＩＣ内部の温度制御を行っている（例
えば特開平１−１１４０６７号公報参照）。
【０００６】従来技術による温度補正回路の一つの概念
図を図７に示す。図７に示すように遅延信号の通過する
ＣＭＯＳやＢＩＣＯＳ等のＩＣゲートを温度センサとヒ
ータで囲んで設け、ＩＣ内部の温度制御を行い温度を一
定に制御した。
図を図７に示す。図７に示すように遅延信号の通過する
ＣＭＯＳやＢＩＣＯＳ等のＩＣゲートを温度センサとヒ
ータで囲んで設け、ＩＣ内部の温度制御を行い温度を一
定に制御した。
【０００７】温度センサとヒータで囲まない他の方式と
しては、ＣＭＯＳゲートはその特性上、動作周波数によ
り発熱量が変化することを利用して所定の周囲温度にす
るため動作周波数で制御して周囲を一定の温度に保っこ
とを行っている。ＣＭＯＳゲートで遅延回路を構成した
場合、その原理上、動作周波数と発熱量にはある関係式
を持っている。発熱量をｐ、周波数をｆとした場合ｐ＝
Ｋ＊ｆ（ｋは比例定数）で表せる。
しては、ＣＭＯＳゲートはその特性上、動作周波数によ
り発熱量が変化することを利用して所定の周囲温度にす
るため動作周波数で制御して周囲を一定の温度に保っこ
とを行っている。ＣＭＯＳゲートで遅延回路を構成した
場合、その原理上、動作周波数と発熱量にはある関係式
を持っている。発熱量をｐ、周波数をｆとした場合ｐ＝
Ｋ＊ｆ（ｋは比例定数）で表せる。
【０００８】動作周波数により発熱量が変化することを
利用した従来技術による例を図面を参照して説明する
と、図４は従来の技術によるＣＭＯＳ可変遅延回路の一
実施例で、図５はそのタイミングチャートを示す。ＣＭ
ＯＳ遅延回路６０の周囲を一定の温度に保っために、ダ
ミーＣＭＯＳゲート６８を信号伝搬遅延の通過するＣＭ
ＯＳやＢＩＣＯＳ等のＣＭＯＳゲート６１を囲んで設け
て、ダミーＣＭＯＳゲート６８を発熱させるために半導
体試験装置の全ての動作基準となっている基準クロック
をダミーＣＭＯＳゲート６８にアンド・ゲート６６を通
じて入力させている。
利用した従来技術による例を図面を参照して説明する
と、図４は従来の技術によるＣＭＯＳ可変遅延回路の一
実施例で、図５はそのタイミングチャートを示す。ＣＭ
ＯＳ遅延回路６０の周囲を一定の温度に保っために、ダ
ミーＣＭＯＳゲート６８を信号伝搬遅延の通過するＣＭ
ＯＳやＢＩＣＯＳ等のＣＭＯＳゲート６１を囲んで設け
て、ダミーＣＭＯＳゲート６８を発熱させるために半導
体試験装置の全ての動作基準となっている基準クロック
をダミーＣＭＯＳゲート６８にアンド・ゲート６６を通
じて入力させている。
【０００９】伝搬遅延を発生させるＣＭＯＳゲート６１
はアンド・ゲート６４を通して信号が入力されると、そ
のタイミングと同期してダミーＣＭＯＳゲート６８には
基準クロックが入力されない回路の構成である。タイミ
ングチャートのａのポイントにパルスが入力されるとき
には、ｃのポイントの基準クロックは入力されなく、ａ
のポイントにパルスが入力されないとｃのポイントは基
準クロックがアンド・ゲート６６を通して与えられ、ダ
ミーＣＭＯＳゲート６８は基準クロックに見合った発熱
量が生じる。
はアンド・ゲート６４を通して信号が入力されると、そ
のタイミングと同期してダミーＣＭＯＳゲート６８には
基準クロックが入力されない回路の構成である。タイミ
ングチャートのａのポイントにパルスが入力されるとき
には、ｃのポイントの基準クロックは入力されなく、ａ
のポイントにパルスが入力されないとｃのポイントは基
準クロックがアンド・ゲート６６を通して与えられ、ダ
ミーＣＭＯＳゲート６８は基準クロックに見合った発熱
量が生じる。
【００１０】ＣＭＯＳ可変遅延回路６０を使用した遅延
発生部１００の一実施例を図３によって説明する。テス
ト信号をＤＵＴの多数のピンに加える、その信号のタイ
ミングは一致しなくてはならず、試験開始とか確認した
い場合に校正を行う。校正の開始に先立って診断用ルー
プ形成スイッチ５０を１に入れるとトリガが１発入ると
スタート・パルス発振器２０より指定のパルスを出力さ
せオア・ゲート４０を通して信号はＣＭＯＳ可変遅延回
路６０に入力され、ＣＭＯＳ可変遅延回路６０の出力は
Ｌｏｏｐ回路７０を伝ってフイード・バックされる。Ｌ
ｏｏｐ回路７０を一巡した後に再び、もとに戻る動作を
繰り返さすことにより、出力に一定の周期信号が現れ
る。その周期を周期測定カウンタ３０で測定して、その
周期がある決められた期待値になるように、ＣＭＯＳ可
変遅延回路６０を遅延制御回路８０が制御する。
発生部１００の一実施例を図３によって説明する。テス
ト信号をＤＵＴの多数のピンに加える、その信号のタイ
ミングは一致しなくてはならず、試験開始とか確認した
い場合に校正を行う。校正の開始に先立って診断用ルー
プ形成スイッチ５０を１に入れるとトリガが１発入ると
スタート・パルス発振器２０より指定のパルスを出力さ
せオア・ゲート４０を通して信号はＣＭＯＳ可変遅延回
路６０に入力され、ＣＭＯＳ可変遅延回路６０の出力は
Ｌｏｏｐ回路７０を伝ってフイード・バックされる。Ｌ
ｏｏｐ回路７０を一巡した後に再び、もとに戻る動作を
繰り返さすことにより、出力に一定の周期信号が現れ
る。その周期を周期測定カウンタ３０で測定して、その
周期がある決められた期待値になるように、ＣＭＯＳ可
変遅延回路６０を遅延制御回路８０が制御する。
【００１１】実測の場合は、診断用ループ形成スイッチ
を２に入れ周期発生部１０より指定の周期を出力して入
力するＣＯＭＳ可変遅延回路６０は遅延時間を遅延制御
回路８０で制御され次段に出力される。ＣＭＯＳ可変遅
延回路６０の遅延時間とチップ温度との関係には、遅延
時間に対して０．３％／°Ｃの関係が有るので、ループ
発振で校正を行った場合の発振周期が例えば数１００ｎ
ｓであって、実際にＤＵＴの測定を行う場合の動作周期
を１０ｎｓとすれば、発熱量には１０倍の差が発生し
て、それが遅延時間の誤差として現れた。
を２に入れ周期発生部１０より指定の周期を出力して入
力するＣＯＭＳ可変遅延回路６０は遅延時間を遅延制御
回路８０で制御され次段に出力される。ＣＭＯＳ可変遅
延回路６０の遅延時間とチップ温度との関係には、遅延
時間に対して０．３％／°Ｃの関係が有るので、ループ
発振で校正を行った場合の発振周期が例えば数１００ｎ
ｓであって、実際にＤＵＴの測定を行う場合の動作周期
を１０ｎｓとすれば、発熱量には１０倍の差が発生し
て、それが遅延時間の誤差として現れた。
【００１２】
【発明が解決しようとする課題】発熱量を得るためにダ
ミーＣＭＯＳゲートを使用したが、ＣＭＯＳ可変遅延回
路はダミーＣＭＯＳゲートの使用分だけＩＣをよけいで
ある、それは２倍のＩＣチップを必要としたので、製品
のコストや消費電力の上から好ましく無かった。必要な
ＣＭＯＳゲートのみで安定な動作が出来ないか課題であ
った。
ミーＣＭＯＳゲートを使用したが、ＣＭＯＳ可変遅延回
路はダミーＣＭＯＳゲートの使用分だけＩＣをよけいで
ある、それは２倍のＩＣチップを必要としたので、製品
のコストや消費電力の上から好ましく無かった。必要な
ＣＭＯＳゲートのみで安定な動作が出来ないか課題であ
った。
【００１３】校正では発振周期が例えば１００ｎｓであ
って、実際にＤＵＴの測定を行う場合の動作周期を１０
ｎｓとすれば、発熱量には１０倍の差が発生して、それ
が遅延時間の誤差として現れるような遅延発生部ではあ
ってはならないという課題があった。本発明は、遅延発
生部を誤差の発生しない回路構成のＣＭＯＳ可変遅延回
路として、校正時の温度と、実際のＤＵＴの試験時の温
度の差が発生しない回路構成と、ダミーＣＭＯＳゲート
を使用しないＣＭＯＳ可変遅延回路を提供することを目
的としいる。
って、実際にＤＵＴの測定を行う場合の動作周期を１０
ｎｓとすれば、発熱量には１０倍の差が発生して、それ
が遅延時間の誤差として現れるような遅延発生部ではあ
ってはならないという課題があった。本発明は、遅延発
生部を誤差の発生しない回路構成のＣＭＯＳ可変遅延回
路として、校正時の温度と、実際のＤＵＴの試験時の温
度の差が発生しない回路構成と、ダミーＣＭＯＳゲート
を使用しないＣＭＯＳ可変遅延回路を提供することを目
的としいる。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＣＭＯＳ可変遅延回路においては、発熱量
を得るためのダミーＣＭＯＳゲート使用しない手段を設
けた。ＣＭＯＳ可変遅延回路の校正時の温度と、実際の
ＤＵＴの試験時の温度の差が発生しない回路構成手段を
設けた。１発のトリガ入力によって指定した数のパルス
を出力できる手段と、ｎ発パルスを入力すると１発のパ
ルスを出力する手段を設けた。
に、本発明のＣＭＯＳ可変遅延回路においては、発熱量
を得るためのダミーＣＭＯＳゲート使用しない手段を設
けた。ＣＭＯＳ可変遅延回路の校正時の温度と、実際の
ＤＵＴの試験時の温度の差が発生しない回路構成手段を
設けた。１発のトリガ入力によって指定した数のパルス
を出力できる手段と、ｎ発パルスを入力すると１発のパ
ルスを出力する手段を設けた。
【００１５】
【作用】上記のように構成されたＣＭＯＳ可変遅延回路
は校正時の温度と、実際のＤＵＴの試験時の温度の差が
発生しないように、１発トリガを入力すると指定したｎ
のパルスを発生するスタートパルス発生回路の出力を入
力する１／ｎ分周回路によって１／ｎのパルスを発生さ
せて、校正時と実際のＤＵＴの試験時の通過パルスを一
致させてＣＭＯＳゲートの発熱量を一致させた。
は校正時の温度と、実際のＤＵＴの試験時の温度の差が
発生しないように、１発トリガを入力すると指定したｎ
のパルスを発生するスタートパルス発生回路の出力を入
力する１／ｎ分周回路によって１／ｎのパルスを発生さ
せて、校正時と実際のＤＵＴの試験時の通過パルスを一
致させてＣＭＯＳゲートの発熱量を一致させた。
【００１６】実際のＤＵＴの試験は例えば１０ｎｓで行
う場合、校正の場合も１０ｎｓで行えばＣＭＯＳ可変遅
延回路の発熱量が等しくなる。Ｌｏｏｐ回路７０の周期
が例えば１８０ｎｓで有る場合、スタートパルス発生回
路のパルス間隔を１８ｎｓとして、そのパルスを１／ｎ
分周回路を通過させることによって１０ｎｓの周期で動
作しているのと等価になり、校正の場合と、実際のＤＵ
Ｔの試験が同一条件の発熱量となるので誤差を最も小さ
くなった。
う場合、校正の場合も１０ｎｓで行えばＣＭＯＳ可変遅
延回路の発熱量が等しくなる。Ｌｏｏｐ回路７０の周期
が例えば１８０ｎｓで有る場合、スタートパルス発生回
路のパルス間隔を１８ｎｓとして、そのパルスを１／ｎ
分周回路を通過させることによって１０ｎｓの周期で動
作しているのと等価になり、校正の場合と、実際のＤＵ
Ｔの試験が同一条件の発熱量となるので誤差を最も小さ
くなった。
【００１７】
【実施例】実施例について図面を参照して説明すると、
本発明の一実施例による遅延時間安定化回路を図１に、
ＣＭＯＳ可変遅延回路を図２に示す。校正の場合と実測
の場合の切替え用として診断用ループ形成スイッチ５１
の２の側に入れて実測を開始すると周期発生部１１の指
定された出力を入力するＣＭＯＳ可変遅延回路１６０は
遅延制御回路８１に制御され次段へ信号を出力する構成
である。
本発明の一実施例による遅延時間安定化回路を図１に、
ＣＭＯＳ可変遅延回路を図２に示す。校正の場合と実測
の場合の切替え用として診断用ループ形成スイッチ５１
の２の側に入れて実測を開始すると周期発生部１１の指
定された出力を入力するＣＭＯＳ可変遅延回路１６０は
遅延制御回路８１に制御され次段へ信号を出力する構成
である。
【００１８】診断用ループ形成スイッチ５１を１に入れ
校正を行う、トリガが１発入ると指定の数のパルスを出
力するスタートパルス発生回路２１の出力を入力するＣ
ＭＯＳ可変遅延回路１６０はＬｏｏｐ回路７０の間に１
／ｎ分周回路９０を入れ、ｎの周期が入ると１／ｎされ
た周期を出力する、その周期を周期測定カウンタ３１で
測定して、Ｌｏｏｐ回路７０の終端をスタートパルス発
生回路２１に入れる閉回路となったＬｏｏｐ回路７０は
一定の周期信号が現れる回路構成である。
校正を行う、トリガが１発入ると指定の数のパルスを出
力するスタートパルス発生回路２１の出力を入力するＣ
ＭＯＳ可変遅延回路１６０はＬｏｏｐ回路７０の間に１
／ｎ分周回路９０を入れ、ｎの周期が入ると１／ｎされ
た周期を出力する、その周期を周期測定カウンタ３１で
測定して、Ｌｏｏｐ回路７０の終端をスタートパルス発
生回路２１に入れる閉回路となったＬｏｏｐ回路７０は
一定の周期信号が現れる回路構成である。
【００１９】図２は従来の技術による発熱用として設け
たダミーＣＭＯＳゲートを削除したＣＭＯＳ可変遅延回
路である。遅延時間を制御する遅延制御回路８１はノア
・ゲート１６３を通してアンド・ゲート１６４、１６５
に制御信号を入力して、アンド・ゲート１６５はオア・
ゲート１６２と接続して、入力信号はアンド・ゲート１
６４、１６５と接続された回路構成において、伝搬遅延
を発生させるＣＭＯＳゲート１６１はアンド・ゲート１
６４を通して信号が入力され、オア・ゲート１６２より
出力される回路構成である。
たダミーＣＭＯＳゲートを削除したＣＭＯＳ可変遅延回
路である。遅延時間を制御する遅延制御回路８１はノア
・ゲート１６３を通してアンド・ゲート１６４、１６５
に制御信号を入力して、アンド・ゲート１６５はオア・
ゲート１６２と接続して、入力信号はアンド・ゲート１
６４、１６５と接続された回路構成において、伝搬遅延
を発生させるＣＭＯＳゲート１６１はアンド・ゲート１
６４を通して信号が入力され、オア・ゲート１６２より
出力される回路構成である。
【００２０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【００２１】従来技術によるダミーＣＭＯＳゲートを削
除したのでＩＣの使用量は半分となり、よけいな消費電
力とダミーＣＭＯＳゲートの費用が削減出来た。
除したのでＩＣの使用量は半分となり、よけいな消費電
力とダミーＣＭＯＳゲートの費用が削減出来た。
【００２２】１／ｎ分周回路を設けて、Ｌｏｏｐ回路で
のスタートパルス発生回路の回路構成を変えＣＭＯＳ可
変遅延回路を通過する信号を校正時と実際のＤＵＴの試
験時を一致させたので、校正時の温度と実際のＤＵＴの
試験時の温度の差が発生しないようになり遅延時間の誤
差は発生しなくなった。
のスタートパルス発生回路の回路構成を変えＣＭＯＳ可
変遅延回路を通過する信号を校正時と実際のＤＵＴの試
験時を一致させたので、校正時の温度と実際のＤＵＴの
試験時の温度の差が発生しないようになり遅延時間の誤
差は発生しなくなった。
【図１】本発明の一実施例による遅延時間安定化回路の
ブロック図である。
ブロック図である。
【図２】本発明の一実施例によるＣＭＯＳ可変遅延回路
のブロック図である。
のブロック図である。
【図３】従来技術の一実施例による遅延発生部のブロッ
ク図である。
ク図である。
【図４】従来技術の一実施例によるＣＭＯＳ可変遅延回
路のブロック図である。
路のブロック図である。
【図５】従来技術の一実施例によるＣＭＯＳ可変遅延回
路のタイミングチャートである。
路のタイミングチャートである。
【図６】従来技術の一実施例による半導体試験装置内部
のタイミング発生器のブロック図である。
のタイミング発生器のブロック図である。
【図７】従来技術の一実施例による温度補正回路の一つ
の概念図である。
の概念図である。
１０、１１ 周期発生部 ２０、２１ スタートパルス発生回路 ３０、３１ 周期測定カウンタ ４０、６２、１６２ オア・ゲート ５０、５１ 診断用ループ形成スイッチ ６０、１６０ ＣＭＯＳ可変遅延回路 ６１、１６１ ＣＭＯＳゲート ６３、１６３ ノア・ゲート ６４、６５、６６、１６４、１６５ アンド・ゲート ６７ ノット・インバータ ６８ ダミーＣＭＯＳゲート ７０、７１ Ｌｏｏｐ回路 ８０、８１ 遅延制御回路 ９０ １／ｎ分周回路 １００ 遅延発生部 １１０ 波形整形部 １２０ ピンエレクトロ
Claims (2)
- 【請求項１】 ＤＵＴの試験の際、試験に必要な周期を
発生する周期発生部（１１）と半導体試験装置の校正や
試験の切り替えを行う診断用ループ形成スイッチ（５
１）とＣＭＯＳ可変遅延回路（１６０）の遅延時間の制
御を行う遅延制御回路（８１）とＬｏｏｐ回路（７１）
の周期を測定する周期測定カウンタ（３１）を有する遅
延時間安定化回路において、 診断用ループ形成スイッチ（５１）を１にいれ校正にし
て、１発トリガを入れると指定のｎ発パルスを発生する
スタートパルス発生回路（２１）を設け、 ｎ発のパルスを入力して遅延時間を制御されたパルスを
入力するＣＭＯＳ可変遅延回路（１６０）を設け、 ＣＭＯＳ可変遅延回路（１６０）と接続したＬｏｏｐ回
路（７１）よりｎ発のパルスを入力し１／ｎとした出力
をスタートパルス発生回路（２１）に入力する１／ｎ分
周回路（９０）を設け、 以上の構成を具備することを特徴とする遅延時間安定化
回路。 - 【請求項２】 請求項１記載構成手段において、 遅延時間を制御する遅延制御回路（８１）と接続したＣ
ＭＯＳ可変遅延回路（１６０）において、 校正と試験の信号と制御された遅延時間を入力するアン
ド・ゲート（１６４、１６５）を設け、 制御された遅延時間を入力してアンド・ゲート（１６
４、１６５）に出力するノア・ゲート（１６３）を設
け、 アンド・ゲート（１６４）の信号を入力してオア・ゲー
ト（１６２）に出力するＣＭＯＳゲート（１６１）を設
け、 アンド・ゲート（１６５）の信号を入力するオア・ゲー
ト（１６２）を設け、 以上の構成を具備することを特徴とする遅延時間安定化
回路。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0998788A1 (en) * | 1997-07-31 | 2000-05-10 | Credence Systems Corporation | Pulse stuffing circuit for programmable delay line |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| JP2007060675A (ja) * | 2006-09-14 | 2007-03-08 | Advantest Corp | タイミング発生器、試験装置、及びタイミング発生方法 |
| JP2010510718A (ja) * | 2006-11-15 | 2010-04-02 | クゥアルコム・インコーポレイテッド | 遅延線の較正 |
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| WO2008114307A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | 遅延回路及び該回路の試験方法 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0998788A1 (en) * | 1997-07-31 | 2000-05-10 | Credence Systems Corporation | Pulse stuffing circuit for programmable delay line |
| EP0998788A4 (en) * | 1997-07-31 | 2000-10-11 | Credence Systems Corp | PULSE STOP CIRCUIT FOR A PROGRAMMABLE DELAY CIRCUIT |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| JP2007060675A (ja) * | 2006-09-14 | 2007-03-08 | Advantest Corp | タイミング発生器、試験装置、及びタイミング発生方法 |
| JP4543024B2 (ja) * | 2006-09-14 | 2010-09-15 | 株式会社アドバンテスト | タイミング発生器、試験装置、及びタイミング発生方法 |
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