JP3080480B2 - 信号遅延時間測定装置 - Google Patents
信号遅延時間測定装置Info
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- JP3080480B2 JP3080480B2 JP04187825A JP18782592A JP3080480B2 JP 3080480 B2 JP3080480 B2 JP 3080480B2 JP 04187825 A JP04187825 A JP 04187825A JP 18782592 A JP18782592 A JP 18782592A JP 3080480 B2 JP3080480 B2 JP 3080480B2
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Description
【０００１】
【産業上の利用分野】本発明は、信号遅延回路による遅
延時間を測定する信号遅延時間測定装置及びこれを用い
た信号遅延時間較正装置に関する。
延時間を測定する信号遅延時間測定装置及びこれを用い
た信号遅延時間較正装置に関する。
【０００２】
【従来の技術】図５は、装置１０の信号遅延回路１１が
パルスＰを入力してから遅延パルスＰＤを出力するまで
の信号遅延時間を測定するための従来の信号遅延時間測
定装置２０を示す。
パルスＰを入力してから遅延パルスＰＤを出力するまで
の信号遅延時間を測定するための従来の信号遅延時間測
定装置２０を示す。
【０００３】装置１０は、例えばサンプリングオシロス
コープ、電子ビームテスタ又はレーザビームテスタ等で
あり、信号遅延回路１１は、信号波形をサンプリングす
るタイミングを決めるために用いられる。サンプリング
オシロスコープ等のように時間軸について高精度が要求
される装置では、実際に使用する前に、信号遅延回路１
１の信号遅延時間を高精度で測定してこれを較正する必
要がある。
コープ、電子ビームテスタ又はレーザビームテスタ等で
あり、信号遅延回路１１は、信号波形をサンプリングす
るタイミングを決めるために用いられる。サンプリング
オシロスコープ等のように時間軸について高精度が要求
される装置では、実際に使用する前に、信号遅延回路１
１の信号遅延時間を高精度で測定してこれを較正する必
要がある。
【０００４】信号遅延時間測定装置２０は、スタートス
イッチ２１の操作に応答して、トリガ回路２２からトリ
ガパルスが出力され、これがフリップフロップ２３のセ
ット入力端Ｓに供給されてＱ出力が高レベルとなる。こ
のＱ出力によりアンドゲート２４が開かれて、クロック
発生器２５からアンドゲート２４を介しカウンタ２６の
クロック入力端ＣＫにクロックφが供給されて計数され
る。この計数前に、カウンタ２６は、トリガ回路２２か
らのトリガパルスによりゼロクリアされる。カウンタ２
６の計数値は、表示器２７に表示される。
イッチ２１の操作に応答して、トリガ回路２２からトリ
ガパルスが出力され、これがフリップフロップ２３のセ
ット入力端Ｓに供給されてＱ出力が高レベルとなる。こ
のＱ出力によりアンドゲート２４が開かれて、クロック
発生器２５からアンドゲート２４を介しカウンタ２６の
クロック入力端ＣＫにクロックφが供給されて計数され
る。この計数前に、カウンタ２６は、トリガ回路２２か
らのトリガパルスによりゼロクリアされる。カウンタ２
６の計数値は、表示器２７に表示される。
【０００５】信号遅延回路１１は、パルスＰを入力して
から信号遅延時間経過後に遅延パルスＰＤを出力する。
この遅延パルスＰＤがフリップフロップ２３のリセット
入力端Ｒに供給されて、フリップフロップ２３のＱ出力
が低レベルに遷移し、アンドゲート２４が閉じられて、
カウンタ２６のクロック入力端ＣＫへのクロック供給が
停止される。表示器２７には、クロック発生器２５から
のクロックφの周期を単位とした信号遅延時間が表示さ
れる。
から信号遅延時間経過後に遅延パルスＰＤを出力する。
この遅延パルスＰＤがフリップフロップ２３のリセット
入力端Ｒに供給されて、フリップフロップ２３のＱ出力
が低レベルに遷移し、アンドゲート２４が閉じられて、
カウンタ２６のクロック入力端ＣＫへのクロック供給が
停止される。表示器２７には、クロック発生器２５から
のクロックφの周期を単位とした信号遅延時間が表示さ
れる。
【０００６】信号遅延時間の測定精度を向上させるため
に、従来では、信号遅延時間の測定を複数回行い、その
平均値を用いていた。
に、従来では、信号遅延時間の測定を複数回行い、その
平均値を用いていた。
【０００７】
【発明が解決しようとする課題】しかし、このような構
成の信号遅延時間測定装置２０では、時間分解能及び測
定精度がクロック発生器２５からのクロックφの周期で
制限されるため、装置１０の測定精度向上に応じて信号
遅延時間測定精度を向上させることができなかった。例
えばクロック周波数が１００ＭＨｚの場合、１０ｎｓ程
度の測定分解能しか得られなかった。
成の信号遅延時間測定装置２０では、時間分解能及び測
定精度がクロック発生器２５からのクロックφの周期で
制限されるため、装置１０の測定精度向上に応じて信号
遅延時間測定精度を向上させることができなかった。例
えばクロック周波数が１００ＭＨｚの場合、１０ｎｓ程
度の測定分解能しか得られなかった。
【０００８】本発明の目的は、このような問題点に鑑
み、信号遅延回路の信号遅延時間を高精度で測定するこ
とができる信号遅延時間測定装置及びこれを用いた信号
遅延時間較正装置を提供することにある。
み、信号遅延回路の信号遅延時間を高精度で測定するこ
とができる信号遅延時間測定装置及びこれを用いた信号
遅延時間較正装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用】図１は、第
１発明に係る信号遅延時間測定装置の原理構成を示す。
１発明に係る信号遅延時間測定装置の原理構成を示す。
【００１０】この第１発明では、パルスＰの入力に応答
して遅延パルスＰＤを出力する信号遅延回路１のパルス
Ｐの入力から遅延パルスＰＤの出力までの時間を測定す
る信号遅延時間測定装置において、スタート信号に応答
して、信号遅延回路１へトリガ信号を供給する起動手段
２と、遅延パルスＰＤを信号遅延回路１へ入力させるパ
ルス戻し手段と、繰返し回数Ｎを設定するための回数設
定手段３と、クロックφを出力するクロック発生器４
と、第１カウンタ５ａと、開状態の時のみクロックφを
第１カウンタ５ａに供給させるゲート回路６と、遅延パ
ルスＰＤを計数する第２カウンタ５ｂと、第２カウンタ
５ｂが遅延パルスＰＤをＮ個計数したかどうかを判定す
る一致判定回路７と、該トリガ信号の発生から一致判定
回路７が遅延パルスＰＤをＮ個計数したと判定するまで
の間のみゲート回路６を開状態にするゲート制御回路８
と、第１カウンタ５ａの計数値ＣホをＮで除した値を演
算する演算手段９とを備えている。
して遅延パルスＰＤを出力する信号遅延回路１のパルス
Ｐの入力から遅延パルスＰＤの出力までの時間を測定す
る信号遅延時間測定装置において、スタート信号に応答
して、信号遅延回路１へトリガ信号を供給する起動手段
２と、遅延パルスＰＤを信号遅延回路１へ入力させるパ
ルス戻し手段と、繰返し回数Ｎを設定するための回数設
定手段３と、クロックφを出力するクロック発生器４
と、第１カウンタ５ａと、開状態の時のみクロックφを
第１カウンタ５ａに供給させるゲート回路６と、遅延パ
ルスＰＤを計数する第２カウンタ５ｂと、第２カウンタ
５ｂが遅延パルスＰＤをＮ個計数したかどうかを判定す
る一致判定回路７と、該トリガ信号の発生から一致判定
回路７が遅延パルスＰＤをＮ個計数したと判定するまで
の間のみゲート回路６を開状態にするゲート制御回路８
と、第１カウンタ５ａの計数値ＣホをＮで除した値を演
算する演算手段９とを備えている。
【００１１】この第１発明では、遅延時間をＮ倍したも
のをクロックφで計測し、その計測値をＮで割って遅延
時間を求めるので、時間分解能を実質的にクロック周期
の１／Ｎにすることができ、信号遅延回路１の信号遅延
時間を高精度で測定することができる。
のをクロックφで計測し、その計測値をＮで割って遅延
時間を求めるので、時間分解能を実質的にクロック周期
の１／Ｎにすることができ、信号遅延回路１の信号遅延
時間を高精度で測定することができる。
【００１２】第２発明では、例えば３図に示す如く、パ
ルスＰの入力に応答して遅延パルスＰＤを出力する外部
信号遅延回路１０のパルスＰの入力から遅延パルスＰＤ
の出力までの時間を測定する信号遅延時間測定装置にお
いて、信号遅延時間測定部２０ａと、パルスＰを入力し
てから遅延パルスＰＤを出力するまでの遅延時間が周囲
温度に依存しない基準遅延回路４１と、基準遅延回路４
１による信号遅延時間及び外部信号遅延回路１１による
信号遅延時間を測定するために信号遅延時間測定部２０
ａを基準遅延回路４１又は外部信号遅延回路１１に選択
的に切換接続する接続回路４２及び４３とを備え、信号
遅延時間測定部２０ａは、図１の信号遅延時間測定装置
と同一構成になっている。
ルスＰの入力に応答して遅延パルスＰＤを出力する外部
信号遅延回路１０のパルスＰの入力から遅延パルスＰＤ
の出力までの時間を測定する信号遅延時間測定装置にお
いて、信号遅延時間測定部２０ａと、パルスＰを入力し
てから遅延パルスＰＤを出力するまでの遅延時間が周囲
温度に依存しない基準遅延回路４１と、基準遅延回路４
１による信号遅延時間及び外部信号遅延回路１１による
信号遅延時間を測定するために信号遅延時間測定部２０
ａを基準遅延回路４１又は外部信号遅延回路１１に選択
的に切換接続する接続回路４２及び４３とを備え、信号
遅延時間測定部２０ａは、図１の信号遅延時間測定装置
と同一構成になっている。
【００１３】この第２発明では、基準遅延回路４１を信
号遅延時間測定部２０ａに接続して遅延時間を測定し、
基準遅延回路４１の既知の信号遅延時間と、測定したこ
の信号遅延時間との比ｒを求め、次に外部信号遅延回路
１１を信号遅延時間測定部２０ａに接続して信号遅延時
間Ｔを測定することにより、温度補正された正確な信号
遅延時間ｒＴを求めることができる。
号遅延時間測定部２０ａに接続して遅延時間を測定し、
基準遅延回路４１の既知の信号遅延時間と、測定したこ
の信号遅延時間との比ｒを求め、次に外部信号遅延回路
１１を信号遅延時間測定部２０ａに接続して信号遅延時
間Ｔを測定することにより、温度補正された正確な信号
遅延時間ｒＴを求めることができる。
【００１４】第３発明に係る信号遅延時間較正装置で
は、例えば図４に示す如く、上記構成の信号遅延時間測
定部２０ａと、パルスＰの入力に応答して遅延パルスＰ
Ｄを出力する信号遅延回路１１と、信号遅延回路１１を
信号遅延時間測定部２０ａに接続させる接続回路４２及
び４３と、信号遅延回路１１が信号遅延時間測定部２０
ａに接続されたときに、パルスＰの入力から遅延パルス
ＰＤの出力までの時間を測定し、該測定時間とその標準
値とに基づいて信号遅延回路１１の信号遅延時間を較正
させる較正制御回路４５とを備えている。
は、例えば図４に示す如く、上記構成の信号遅延時間測
定部２０ａと、パルスＰの入力に応答して遅延パルスＰ
Ｄを出力する信号遅延回路１１と、信号遅延回路１１を
信号遅延時間測定部２０ａに接続させる接続回路４２及
び４３と、信号遅延回路１１が信号遅延時間測定部２０
ａに接続されたときに、パルスＰの入力から遅延パルス
ＰＤの出力までの時間を測定し、該測定時間とその標準
値とに基づいて信号遅延回路１１の信号遅延時間を較正
させる較正制御回路４５とを備えている。
【００１５】この第３発明によれば、装置１０Ａ自体
で、外部スイッチの操作に応答し又は自動的に信号遅延
時間を較正することが可能となる。
で、外部スイッチの操作に応答し又は自動的に信号遅延
時間を較正することが可能となる。
【００１６】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１７】［第１実施例］図２は、第１実施例の信号
遅延時間測定装置を示す。図５と同一構成要素には、同
一符号を付してその説明を省略する。
遅延時間測定装置を示す。図５と同一構成要素には、同
一符号を付してその説明を省略する。
【００１８】信号遅延時間測定装置２０Ａは、図５の信
号遅延時間測定装置２０の構成要素２１〜２７の他に、
構成要素３１〜３７を備えている。
号遅延時間測定装置２０の構成要素２１〜２７の他に、
構成要素３１〜３７を備えている。
【００１９】オアゲート３１は、その一方の入力端にト
リガ回路２２からのトリガパルスが供給され、他方の入
力端に遅延パルスＰＤが入力バッファ回路３２を介して
供給される。入力バッファ回路３２は、例えば、遅延パ
ルスＰＤの信号レベルをＴＴＬレベルに変換し、波形整
形を行う。オアゲート３１の出力は、アンドゲート３３
の一方の入力端に供給される。アンドゲート３３は、そ
の他方の入力端にフリップフロップ２３のＱ出力が供給
され、出力パルスを、出力バッファ回路３４を介して装
置１０の信号遅延回路１１に供給する。
リガ回路２２からのトリガパルスが供給され、他方の入
力端に遅延パルスＰＤが入力バッファ回路３２を介して
供給される。入力バッファ回路３２は、例えば、遅延パ
ルスＰＤの信号レベルをＴＴＬレベルに変換し、波形整
形を行う。オアゲート３１の出力は、アンドゲート３３
の一方の入力端に供給される。アンドゲート３３は、そ
の他方の入力端にフリップフロップ２３のＱ出力が供給
され、出力パルスを、出力バッファ回路３４を介して装
置１０の信号遅延回路１１に供給する。
【００２０】オアゲート３１の出力はまた、ダウンカウ
ンタ３５のクロック入力端ＣＫに供給されて計数され
る。ダウンカウンタ３５には、トリガ回路２２からのト
リガパルスのタイミングで、回数設定器３６に設定され
た繰返し回数Ｎがロードされる。ダウンカウンタ３５の
計数値ＣNはゼロ検出回路３７に供給され、ゼロ検出回
路３７は、この計数値ＣNが０になったことを検出する
と、１個のゼロ検出パルスをフリップフロップ２３のリ
セット入力端Ｒに供給してそのＱ出力を低レベルにさせ
る。
ンタ３５のクロック入力端ＣＫに供給されて計数され
る。ダウンカウンタ３５には、トリガ回路２２からのト
リガパルスのタイミングで、回数設定器３６に設定され
た繰返し回数Ｎがロードされる。ダウンカウンタ３５の
計数値ＣNはゼロ検出回路３７に供給され、ゼロ検出回
路３７は、この計数値ＣNが０になったことを検出する
と、１個のゼロ検出パルスをフリップフロップ２３のリ
セット入力端Ｒに供給してそのＱ出力を低レベルにさせ
る。
【００２１】カウンタ２６の計数値ＣT及び回数設定器
３６に設定された繰返し回数Ｎは除算器３８に供給さ
れ、除算器３８は、ゼロ検出回路３７からのゼロ検出パ
ルスのタイミングでＣT／Ｎを演算し、その結果を表示
器２７に供給して表示させる。
３６に設定された繰返し回数Ｎは除算器３８に供給さ
れ、除算器３８は、ゼロ検出回路３７からのゼロ検出パ
ルスのタイミングでＣT／Ｎを演算し、その結果を表示
器２７に供給して表示させる。
【００２２】他の点は、図５の構成と同一である。
【００２３】次に、上記の如く構成された第１実施例の
動作を説明する。
動作を説明する。
【００２４】スタートスイッチ２１の操作に応答して、
トリガ回路２２から１個のトリガパルスが出力され、こ
れにより、カウンタ２６の計数値ＣTがゼロクリアさ
れ、フリップフロップ２３がセットされてアンドゲート
２４が開かれ、かつ、回数設定器３６の繰返し回数Ｎが
ダウンカウンタ３５にロードされる。このトリガパルス
はまた、オアゲート３１を介し、一方ではダウンカウン
タ３５のクロック入力端ＣＫに供給され、他方ではさら
にアンドゲート３３及び出力バッファ回路３４を介して
装置１０の信号遅延回路１１に供給される。このトリガ
パルスの立上がりのタイミングでダウンカウンタ３５の
計数値ＣNがデクリメントされようとするが、トリガパ
ルスが高レベルの間で回数設定器３６の繰返し回数Ｎが
ダウンカウンタ３５にロードされるので、このデクリメ
ントは無視される。
トリガ回路２２から１個のトリガパルスが出力され、こ
れにより、カウンタ２６の計数値ＣTがゼロクリアさ
れ、フリップフロップ２３がセットされてアンドゲート
２４が開かれ、かつ、回数設定器３６の繰返し回数Ｎが
ダウンカウンタ３５にロードされる。このトリガパルス
はまた、オアゲート３１を介し、一方ではダウンカウン
タ３５のクロック入力端ＣＫに供給され、他方ではさら
にアンドゲート３３及び出力バッファ回路３４を介して
装置１０の信号遅延回路１１に供給される。このトリガ
パルスの立上がりのタイミングでダウンカウンタ３５の
計数値ＣNがデクリメントされようとするが、トリガパ
ルスが高レベルの間で回数設定器３６の繰返し回数Ｎが
ダウンカウンタ３５にロードされるので、このデクリメ
ントは無視される。
【００２５】信号遅延回路１１は、パルスＰの入力後、
予め設定された信号遅延時間ＴＤ経過後に遅延パルスＰ
Ｄを出力する。遅延パルスＰＤは、入力バッファ回路３
２及びオアゲート３１を介し、一方ではダウンカウンタ
３５のクロック入力端ＣＫに供給されてその計数値ＣN
がデクリメントされ、他方ではアンドゲート３３及び出
力バッファ回路３４を介しパルスＰとして信号遅延回路
１１に供給される。このような処理が繰り返されて、ダ
ウンカウンタ３５の計数値ＣNが０になると、ゼロ検出
回路３７からゼロ検出パルス出力され、これによりフリ
ップフロップ２３がリセットされてアンドゲート２４が
閉じられ、カウンタ２６へのクロック供給が停止され
る。また、このゼロ検出パルスのタイミングで、除算器
３８によりＣT／Ｎが演算され、その結果が、クロック
φの周期を単位とした信号遅延時間Ｔとして表示器２７
に表示される。
予め設定された信号遅延時間ＴＤ経過後に遅延パルスＰ
Ｄを出力する。遅延パルスＰＤは、入力バッファ回路３
２及びオアゲート３１を介し、一方ではダウンカウンタ
３５のクロック入力端ＣＫに供給されてその計数値ＣN
がデクリメントされ、他方ではアンドゲート３３及び出
力バッファ回路３４を介しパルスＰとして信号遅延回路
１１に供給される。このような処理が繰り返されて、ダ
ウンカウンタ３５の計数値ＣNが０になると、ゼロ検出
回路３７からゼロ検出パルス出力され、これによりフリ
ップフロップ２３がリセットされてアンドゲート２４が
閉じられ、カウンタ２６へのクロック供給が停止され
る。また、このゼロ検出パルスのタイミングで、除算器
３８によりＣT／Ｎが演算され、その結果が、クロック
φの周期を単位とした信号遅延時間Ｔとして表示器２７
に表示される。
【００２６】信号遅延回路１１から遅延パルスＰＤが出
力された後、入力バッファ回路３２、オアゲート３１、
アンドゲート３３及び出力バッファ回路３４介しパルス
Ｐとして信号遅延回路１１に供給されるまでの遅延時間
をΔＴとすると、 Ｔ＝ＴＤ＋ΔＴ ・・・（１） ＣT＝ＮＴ ・・・（２） が成立する。したがって、信号遅延時間ＴＤは、 ＴＤ＝ＣT／Ｎ−ΔＴ ・・・（３） と表される。
力された後、入力バッファ回路３２、オアゲート３１、
アンドゲート３３及び出力バッファ回路３４介しパルス
Ｐとして信号遅延回路１１に供給されるまでの遅延時間
をΔＴとすると、 Ｔ＝ＴＤ＋ΔＴ ・・・（１） ＣT＝ＮＴ ・・・（２） が成立する。したがって、信号遅延時間ＴＤは、 ＴＤ＝ＣT／Ｎ−ΔＴ ・・・（３） と表される。
【００２７】信号遅延時間ΔＴが信号遅延時間ＴＤに比
し無視できる場合はＴ＝ＴＤと簡単になるが、無視でき
ない場合には、出力バッファ回路３４の出力端を入力バ
ッファ回路３２の入力端に直接接続して上記のように測
定することにより、すなわちＴＤ＝０とすることによ
り、Ｔ＝ΔＴが得られる。信号遅延時間ΔＴはまた、既
知の遅延時間を有する信号遅延回路を図２のように接続
して遅延時間を測定し、その測定値から既知の遅延時間
を差し引くことによっても得られる。
し無視できる場合はＴ＝ＴＤと簡単になるが、無視でき
ない場合には、出力バッファ回路３４の出力端を入力バ
ッファ回路３２の入力端に直接接続して上記のように測
定することにより、すなわちＴＤ＝０とすることによ
り、Ｔ＝ΔＴが得られる。信号遅延時間ΔＴはまた、既
知の遅延時間を有する信号遅延回路を図２のように接続
して遅延時間を測定し、その測定値から既知の遅延時間
を差し引くことによっても得られる。
【００２８】信号遅延回路１１の信号遅延時間ＴＤをＴ
Ｄ０に設定したときに対するある信号遅延時間ＴＤの相
対遅延時間ＴＤ−ＴＤ０は、上式（３）から、 ＴＤ−ＴＤ０＝ＣT／Ｎ−ＣT０／Ｎ０ ・・・（４） として求められ、この相対遅延時間を測定したい場合に
は、信号遅延時間ΔＴを求める必要がない。ここに、Ｃ
T０及びＮ０はそれぞれ、信号遅延時間ＴＤ０測定の際
の計数値ＣT及び繰返し回数Ｎの値である。
Ｄ０に設定したときに対するある信号遅延時間ＴＤの相
対遅延時間ＴＤ−ＴＤ０は、上式（３）から、 ＴＤ−ＴＤ０＝ＣT／Ｎ−ＣT０／Ｎ０ ・・・（４） として求められ、この相対遅延時間を測定したい場合に
は、信号遅延時間ΔＴを求める必要がない。ここに、Ｃ
T０及びＮ０はそれぞれ、信号遅延時間ＴＤ０測定の際
の計数値ＣT及び繰返し回数Ｎの値である。
【００２９】この第１実施例では、信号遅延時間ＴＤ＋
ΔＴをＮ倍したものをクロック発生器２５のクロックφ
で計測し、その計測値ＣNを繰返し回数Ｎで割って信号
遅延時間ＴＤ＋ΔＴを求めるので、時間分解能を実質的
にクロック周期の１／Ｎにすることができ、遅延時間測
定精度が高くなる。例えば、クロック周波数が１００Ｍ
Ｈｚ、繰返し回数Ｎが１万の場合には、時間分解能は実
質的に１ｐｓとなる。この場合、ＴＤ＝１μｓであって
も、測定所要時間は１０ｍｓ程度となり、充分短い。
ΔＴをＮ倍したものをクロック発生器２５のクロックφ
で計測し、その計測値ＣNを繰返し回数Ｎで割って信号
遅延時間ＴＤ＋ΔＴを求めるので、時間分解能を実質的
にクロック周期の１／Ｎにすることができ、遅延時間測
定精度が高くなる。例えば、クロック周波数が１００Ｍ
Ｈｚ、繰返し回数Ｎが１万の場合には、時間分解能は実
質的に１ｐｓとなる。この場合、ＴＤ＝１μｓであって
も、測定所要時間は１０ｍｓ程度となり、充分短い。
【００３０】［第２実施例］図３は、第２実施例の信号
遅延時間測定装置２０Ｂを示す。この信号遅延時間測定
装置２０Ｂは、信号遅延時間測定部２０ａの他にさら
に、構成要素４１〜４４を備えている。
遅延時間測定装置２０Ｂを示す。この信号遅延時間測定
装置２０Ｂは、信号遅延時間測定部２０ａの他にさら
に、構成要素４１〜４４を備えている。
【００３１】信号遅延時間測定部２０ａは、例えば図２
の信号遅延時間測定装置２０Ａと同一構成である。基準
遅延回路４１は、既知の信号遅延時間ＴＤ０を有し、か
つ、周囲温度の変化や時間経過によってもその遅延時間
の変化は無視できる程度に小さいものとなっている。
の信号遅延時間測定装置２０Ａと同一構成である。基準
遅延回路４１は、既知の信号遅延時間ＴＤ０を有し、か
つ、周囲温度の変化や時間経過によってもその遅延時間
の変化は無視できる程度に小さいものとなっている。
【００３２】基準遅延回路４１又は信号遅延回路１１の
出力端は、切換スイッチ４２により選択的に信号遅延時
間測定装置２０Ａに接続され、信号遅延時間測定部２０
ａの出力端は、切換スイッチ４３により選択的に基準遅
延回路４１又は信号遅延回路１１の入力端に接続され
る。切換スイッチ４２及び４３は、モード切換スイッチ
４４により切換制御される。
出力端は、切換スイッチ４２により選択的に信号遅延時
間測定装置２０Ａに接続され、信号遅延時間測定部２０
ａの出力端は、切換スイッチ４３により選択的に基準遅
延回路４１又は信号遅延回路１１の入力端に接続され
る。切換スイッチ４２及び４３は、モード切換スイッチ
４４により切換制御される。
【００３３】上記構成において、最初に基準遅延回路４
１を信号遅延時間測定部２０ａに接続して遅延時間ＴＤ
１＋ΔＴ１を測定し、既知の信号遅延時間ＴＤ０に例え
ば周囲温度２０℃での信号遅延時間ΔＴ＝ΔＴ０を加え
た値と遅延時間ＴＤ１＋ΔＴ１との比、 ｒ＝（ＴＤ０＋ΔＴ０）／（ＴＤ１＋ΔＴ１） ・・・（５） を求める。
１を信号遅延時間測定部２０ａに接続して遅延時間ＴＤ
１＋ΔＴ１を測定し、既知の信号遅延時間ＴＤ０に例え
ば周囲温度２０℃での信号遅延時間ΔＴ＝ΔＴ０を加え
た値と遅延時間ＴＤ１＋ΔＴ１との比、 ｒ＝（ＴＤ０＋ΔＴ０）／（ＴＤ１＋ΔＴ１） ・・・（５） を求める。
【００３４】次に、装置１０の信号遅延回路１１を信号
遅延時間測定部２０ａに接続して信号遅延時間Ｔを測定
し、 ＴＤ＝ｒＴ−ΔＴ０ ・・・（６） により、測定値が周囲温度に依存しない信号遅延時間Ｔ
Ｄを求める。
遅延時間測定部２０ａに接続して信号遅延時間Ｔを測定
し、 ＴＤ＝ｒＴ−ΔＴ０ ・・・（６） により、測定値が周囲温度に依存しない信号遅延時間Ｔ
Ｄを求める。
【００３５】このような信号遅延時間測定装置２０Ｂに
よれば、上記第１実施例よりも正確に信号遅延時間ＴＤ
を測定することができる。
よれば、上記第１実施例よりも正確に信号遅延時間ＴＤ
を測定することができる。
【００３６】［第３実施例］図４は、第３実施例の信号
遅延時間較正装置を示す。
遅延時間較正装置を示す。
【００３７】この装置１０Ａは、信号遅延時間測定部２
０ａと、信号遅延時間測定部２０ａ又は遅延信号を利用
する不図示の内部回路を選択的に信号遅延回路１１に切
換接続可能にする切換スイッチ４２及び４３と、較正制
御回路４５とからなる信号遅延時間較正装置を備えてい
る。
０ａと、信号遅延時間測定部２０ａ又は遅延信号を利用
する不図示の内部回路を選択的に信号遅延回路１１に切
換接続可能にする切換スイッチ４２及び４３と、較正制
御回路４５とからなる信号遅延時間較正装置を備えてい
る。
【００３８】較正制御回路４５は、例えば外部スイッチ
の操作に応答し又は電源投入直後等の適当な時点で自動
的に、信号遅延回路１１の信号遅延時間ＴＤ０を設定
し、信号遅延時間測定部２０ａを信号遅延回路１１に接
続させて信号遅延時間Ｔを読み取り、ＴＤ＝Ｔ−ΔＴと
ＴＤ０の差に基づいて信号遅延回路１１の信号遅延時間
ＴＤを較正する。
の操作に応答し又は電源投入直後等の適当な時点で自動
的に、信号遅延回路１１の信号遅延時間ＴＤ０を設定
し、信号遅延時間測定部２０ａを信号遅延回路１１に接
続させて信号遅延時間Ｔを読み取り、ＴＤ＝Ｔ−ΔＴと
ＴＤ０の差に基づいて信号遅延回路１１の信号遅延時間
ＴＤを較正する。
【００３９】この第３実施例によれば、装置１０Ａ自体
で、外部スイッチの操作に応答し又は自動的に信号遅延
時間ＴＤが較正され、較正し忘れによる測定精度の低下
が防止される。
で、外部スイッチの操作に応答し又は自動的に信号遅延
時間ＴＤが較正され、較正し忘れによる測定精度の低下
が防止される。
【００４０】なお、本発明には外にも種々の変形例が含
まれる。例えば、Ｎ＝２ｎとする場合には、除算器３８
の代りにシフトレジスタを用いることができる。この除
算は、コンピュータで行ってもよい。また、ダウンカウ
ンタ３５の代りにアップカウンタを用い、トリガパルス
でこれをゼロクリアし、ゼロ検出回路３７の代りにその
計数値とＮとの一致を検出する回路を備えてもよいこと
は勿論である。
まれる。例えば、Ｎ＝２ｎとする場合には、除算器３８
の代りにシフトレジスタを用いることができる。この除
算は、コンピュータで行ってもよい。また、ダウンカウ
ンタ３５の代りにアップカウンタを用い、トリガパルス
でこれをゼロクリアし、ゼロ検出回路３７の代りにその
計数値とＮとの一致を検出する回路を備えてもよいこと
は勿論である。
【００４１】
【発明の効果】以上説明した如く、第１発明に係る信号
遅延時間測定装置によれば、遅延時間をＮ倍したものを
クロックで計測し、その計測値をＮで割って遅延時間を
求めるので、時間分解能を実質的にクロック周期の１／
Ｎにすることができ、信号遅延回路の信号遅延時間を従
来よりも高精度で測定することができるという効果を奏
し、信号遅延回路を備えたサンプリングオシロスコー
プ、電子ビームテスタ及びレーザビームテスタ等の装置
の時間軸高精度化に寄与するところが大きい。
遅延時間測定装置によれば、遅延時間をＮ倍したものを
クロックで計測し、その計測値をＮで割って遅延時間を
求めるので、時間分解能を実質的にクロック周期の１／
Ｎにすることができ、信号遅延回路の信号遅延時間を従
来よりも高精度で測定することができるという効果を奏
し、信号遅延回路を備えたサンプリングオシロスコー
プ、電子ビームテスタ及びレーザビームテスタ等の装置
の時間軸高精度化に寄与するところが大きい。
【００４２】第２発明に係る信号遅延時間測定装置によ
れば、温度補正された、第１発明の場合よりも正確な信
号遅延時間を測定することが可能となるという効果を奏
する。
れば、温度補正された、第１発明の場合よりも正確な信
号遅延時間を測定することが可能となるという効果を奏
する。
【００４３】第３発明に係る信号遅延時間較正装置によ
れば、この信号遅延時間較正装置を備えた装置自体で、
外部スイッチの操作に応答し又は自動的に、従来よりも
高精度で信号遅延時間を較正することが可能となるとい
う効果を奏する。
れば、この信号遅延時間較正装置を備えた装置自体で、
外部スイッチの操作に応答し又は自動的に、従来よりも
高精度で信号遅延時間を較正することが可能となるとい
う効果を奏する。
【図１】第１発明に係る信号遅延時間測定装置の原理構
成図である。
成図である。
【図２】本発明の第１実施例の信号遅延時間測定装置構
成図である。
成図である。
【図３】本発明の第２実施例の信号遅延時間測定装置構
成図である。
成図である。
【図４】本発明の第３実施例の信号遅延時間較正装置構
成図である。
成図である。
【図５】従来の信号遅延時間測定装置構成図である。
１１ 信号遅延回路 ２０、２０Ａ、２０Ｂ 信号遅延時間測定装置 ２０ａ 信号遅延時間測定部 ２１ スタートスイッチ ２２ トリガ回路 ２３ フリップフロップ ２５ クロック発生器 ２６ カウンタ ２７ 表示器 ３２ 入力バッファ回路 ３４ 出力バッファ回路 ３５ ダウンカウンタ ３６ 回数設定器 ３７ ゼロ検出回路 ３８ 除算器 ４１ 基準遅延回路 ４４ 較正制御回路
Claims (3)
- 【請求項１】 パルス（Ｐ）入力に応答して遅延パルス
（ＰＤ）を出力する信号遅延回路（１）の該パルス入力
から該遅延パルス出力までの時間を測定する信号遅延時
間測定装置において、 スタート信号に応答して、該信号遅延回路へトリガ信号
を供給する起動手段（２）と、該遅延パルスを該信号遅延回路へ入力させるパルス戻し
手段と、 繰返し回数Ｎを設定するための回数設定手段（３）と、 クロック（φ）を出力するクロック発生器（４）と、 第１カウンタ（５ａ）と、 開状態の時のみ該クロックを該第１カウンタに供給させ
るゲート回路（６）と、 該遅延パルスを計数する第２カウンタ（５ｂ）と、 該第２カウンタが該遅延パルスをＮ個計数したかどうか
を判定する一致判定回路（７）と、 該トリガ信号の発生から該一致判定回路が該遅延パルス
をＮ個計数したと判定するまでの間のみ該ゲート回路を
開状態にするゲート制御回路（８）と、 該第１カウンタの計数値を該繰返し回数Ｎで除した値を
演算する演算手段（９）と、 を有することを特徴とする信号遅延時間測定装置。 - 【請求項２】 パルス（Ｐ）入力に応答して遅延パルス
（ＰＤ）を出力する外部信号遅延回路（１０）の該パル
ス入力から該遅延パルス出力までの時間を測定する信号
遅延時間測定装置において、 信号遅延時間測定部（２０ａ）と、 パルスを入力してから遅延パルスを出力するまでの遅延
時間が周囲温度に依存しない基準遅延回路（４１）と、 該基準遅延回路による信号遅延時間及び該外部信号遅延
回路による信号遅延時間を測定するために該信号遅延時
間測定部を該基準遅延回路又は該外部信号遅延回路に選
択的に切換接続する接続回路（４２、４３）とを有し、 該信号遅延時間測定部は、 スタート信号に応答して、該信号遅延回路へトリガ信号
を供給する起動手段（２）と、該遅延パルスを該外部信号遅延回路へ入力させるパルス
戻し手段と、 繰返し回数Ｎを設定するための回数設定手段（３）と、 クロック（φ）を出力するクロック発生器（４）と第１
カウンタ（５ａ）と、 開状態の時のみ該クロックを該第１カウンタに供給させ
るゲート回路（６）と、 該遅延パルスを計数する第２カウンタ（５ｂ）と、 該第２カウンタが該遅延パルスをＮ個計数したかどうか
を判定する一致判定回路（７）と、 該トリガ信号の発生から該一致判定回路が該遅延パルス
をＮ個計数したと判定するまでの間のみ該ゲート回路を
開状態にするゲート制御回路（８）と、 該第１カウンタの計数値を該繰返し回数Ｎで除した値を
演算する演算手段（９）と、 を有することを特徴とする信号遅延時間測定装置。 - 【請求項３】 請求項１の信号遅延時間測定装置（２０
ａ）と、 パルス（Ｐ）入力に応答して遅延パルス（ＰＤ）を出力
する信号遅延回路（１１）と、 該信号遅延回路を該信号遅延時間測定装置に接続させる
接続回路（４２、４３）と、 該信号遅延回路が該信号遅延時間測定装置に接続された
ときに、該パルス入力から該遅延パルス出力までの時間
を測定し、該測定時間とその標準値とに基づいて該信号
遅延回路の信号遅延時間を較正させる較正制御回路（４
５）と、 を有することを特徴とする信号遅延時間較正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04187825A JP3080480B2 (ja) | 1992-07-15 | 1992-07-15 | 信号遅延時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04187825A JP3080480B2 (ja) | 1992-07-15 | 1992-07-15 | 信号遅延時間測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0634770A JPH0634770A (ja) | 1994-02-10 |
| JP3080480B2 true JP3080480B2 (ja) | 2000-08-28 |
Family
ID=16212899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04187825A Expired - Fee Related JP3080480B2 (ja) | 1992-07-15 | 1992-07-15 | 信号遅延時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080480B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG10201402890UA (en) * | 2014-06-04 | 2016-01-28 | Lantiq Deutschland Gmbh | Probabilistic digital delay measurement device |
-
1992
- 1992-07-15 JP JP04187825A patent/JP3080480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634770A (ja) | 1994-02-10 |
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