JPH04320982A - 半導体電子回路 - Google Patents

半導体電子回路

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JPH04320982A
JPH04320982A JP3293295A JP29329591A JPH04320982A JP H04320982 A JPH04320982 A JP H04320982A JP 3293295 A JP3293295 A JP 3293295A JP 29329591 A JP29329591 A JP 29329591A JP H04320982 A JPH04320982 A JP H04320982A
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JP
Japan
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calculation speed
electronic circuit
tester
oscillator
chip
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JP3293295A
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English (en)
Inventor
Michael L Longwell
マイクル　エル．ロングウェル
Terry J Parks
テリー　ジェイ．パークス
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Dell USA Corp
Original Assignee
Dell USA Corp
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路半導体チップ
の演算速度の検出方法に関し、特に手近かな（ｏｆｆ−
ｔｈｅ−ｓｈｅｌｆ　）集積回路テスターと組合せて用
いる検出方法に関する。
【０００２】
【従来の技術】周知のように、集積回路半導体チップの
プロセス変形の数は多い。高性能チップは、しばしば非
常に高価で特注した集積回路テスターを用いて、検査の
流れの中で速度的に分類されている。高速チップは市場
でより高価な高速システムを構築するのに用いられてい
る。
【０００３】大量生産技術段階にある集積回路半導体チ
ップは、機能状態をみるためにまず低速でテストされる
。このテストを通過したチップは、より高速なテスト段
階へ進む。チップが機能不全であるかどうかを判定する
テストは、速度的にはチップの演算速度である。この時
また、特注品の集積回路テスターが使われる。
【０００４】一方、特定用途向け集積回路（ＡＳＩＣ）
半導体チップは、めったに速度で選択はしない。ＡＳＩ
Ｃチップは一般に大量生産段階にない。チップに作りつ
けられた非常に多くの回路があるために、テスター価格
が高くなり、また作業中断時間が多くて特定のテスター
を用いることが出来ないという悩みがある。
【０００５】ところで、リング発振器は周波数測定用に
特注された非常に高価なテスターに組込まれるために集
積化されている。
【０００６】
【発明が解決しようとする課題】上述したように従来技
術では集積回路の性能テストに際して、非常に高い費用
と時間がかかるという欠点があった。本発明はこの欠点
を解消し、通常のテスターを用いてＡＳＩＣ用或いはそ
の他の集積回路半導体チップの演算速度を試験すること
ができる技術を開示しようとするものである。
【０００７】すなわち、本発明の主要な目的は、手近か
な集積回路テスターを用いて集積回路半導体チップの演
算速度を決定するシステムを与えることである。また、
本発明の他の目的は、手近なテスターをタイミング、表
示と制御に用いて演算速度を決めるために、発振器、周
波数測定器、ラッチ機構および比較器を備えた集積回路
半導体チップを与えることである。これらおよびこれら
以外の目的は以下で述べる実施例で明らかにする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明では、リング発振器、周波数計測器、ラッチ機
構および比較器を集積回路半導体チップに設計して組込
み、プロセス変形によるチップの演算速度の違いに容易
に対応できるようにした。発振器の速度は、チップ内の
他の素子の速度を代表している。
【０００９】まず、設定演算速度に対応した数値（以下
の実施例では　１／２　に分周されている）が、テスタ
ーからラッチ機構に入力される。次に、発振器がテスタ
ーからのクロック信号によって動作を開始し、テスター
から同期されるある一定時間のあいだ発振器から発生し
たパルス数は周波数計測器によって計測される。以下の
実施例の場合、発振器からのパルス周波数は　１／２　
に分周されている。そこでもし、計測された発振パルス
数がラッチされている設定値と等しいかまたはそれ以上
であれば、このチップは満足すべき演算速度をもってい
ることになる。もしそうでなければ、このチップはもっ
と演算速度の低い応用に適していることになる。
【００１０】このように発振器（以下の実施例ではリン
グ発振器が用いられている）を集積回路半導体チップ内
に組込み、チップ内に作られた他の素子の速度を代表す
る周波数パルスを発生させると、リング発振器の演算速
度、それ故半導体チップ内に作られた他の素子の演算速
度を決定することが可能となる。更に、周波数計測器、
ラッチ機構および比較器を半導体チップに組込むと、タ
イミング、表示および制御のできる手近なテスターを用
いて集積回路半導体チップの演算速度を決定することが
できる。
【００１１】
【実施例】以下本発明を図面に基づき説明する。図１は
、本発明の実施例で用いられる半導体チップ内の集積回
路概要図を示す。図において集積回路テスター４０はＣ
ＬＫ、ＥＮおよびＲＥＳＥＴ〜の三種類の信号を発する
ことが示されている。また、設定周波数（この実施例で
は　１／２に分周されている）がテスター４０に入力し
ている。テスター４０はチップに制御信号とデータを送
り、チップからの情報を得るためにチップの各ピンに接
続されている。演算速度そのものをテストすることは出
来ないが、適当なひとつのピンを選んで、このテストチ
ップの演算速度が本発明の図の回路構成で決まる最小速
度に等しいか或いはより速いかというかを示すことはで
きる。信号のタイミングと設定演算速度などのパラメー
ターを、よく知られた方法でテスターのソフトウエアに
指示された通りテスターに入力する。この実施例で用い
たテスターは、ヒューレット・パッカード社のＨＰ８２
０００ＩＣ評価システムモデルＤ５０である。参考まで
に記すと、このテスターは下記の文書に解説されている
。 （１）　“モデルＤ２００とＤ５０に関する仕様書”。 （２）　“文書検索用ロードマップ”版権１９８９年。 （３）　“ＨＰ８２０００使用法”改訂１．１　　１９
８９年１２月。 （４）　“ＨＰ８２０００と共にはじめよう”改訂１　
　１９８９年６月。 （５）　“ＨＰ８２０００の上級使用法”改訂１　　１
９８９年７月。 勿論他の集積回路用テスターを選択しうることは云うま
でもない。
【００１２】周波数測定器５０は、独立した１１から１
７の各段から成り各段は図示したように前段からの出力
が入力される次段との間が伝送路で接続されている。測
定器はテスター４０からのＲＥＳＥＴ〜信号を打消すこ
とでクリアーな状態になり、ＲＥＳＥＴ〜信号を入れる
ことで動作する。
【００１３】リング発振器８０はテスター４０からのＣ
ＬＫ信号が高い水準で入る時作動する。また、分周器１
９は、リング発振器の周波数が使用可能になるように周
波数分周を行なう。この実施例では、分周器１９は　１
／２　に周波数を分周する。
【００１４】ラッチ機構集合体６０は、独立したラッチ
機構２１から２７の各段から成り、テスター４０から入
った周波数（この実施例では　１／２　に分周されてい
る）をラッチする。周波数は図示したように２１から２
７のラッチ各段のＤ入力端子に印加される。２１から２
７のラッチ各段はテスター４０からのＥＮ信号で作動す
る。
【００１５】比較器集合体７０は、周波数測定器の各段
とラッチの各段とを比較する独立した３１から３７の比
較器各段で構成される。単純なＡＮＤゲートである段３
１を除いた残りの比較器各段は段３２と同じである。簡
単のために、段３２についてのみ述べる。
【００１６】比較器段３２のＮＡＮＤゲート４３および
４４にはＡＮＤゲート段３１からの出力が入る。ＮＡＮ
Ｄゲート４３へは別に周波数測定器１２の出力が入り、
またＮＡＮＤゲート４４へは別にラッチ２２からの出力
が入る。一方、ＮＡＮＤゲート４５にはラッチ２２と周
波数測定器１２からの出力が入る。ＮＡＮＤゲート４３
，４４および４５の出力は全てＮＡＮＤゲート４６に入
り、ＮＡＮＤゲート４６の出力は比較器段３３の入力と
して働く。以下同様である。
【００１７】最後に終末ラッチ２０に比較器段３７の最
終出力が入り、周波数測定器５０の数値がラッチ集合体
６０の数値と等しいか又はこれを越えるかどうかが示さ
れる。ラッチ２０段の出力はラッチ２１から２７の各段
出力と共にテスターに送られ、そこで発振器周波数（　
１／２　に分周）が設定された演算周波数（　１／２　
に分周）より大きいか或いは等しくなるかどうかが表示
される。 ラッチ２１から２７の各段出力をテスターに送るのは便
宜的なもので、必らずしも必要ではない。
【００１８】以上の回路を用いて本発明は以下のように
実施される。まず、回路構成要素で決まる最小演算周波
数がテスター４０より２１から２７のラッチ各段に入れ
られる。本実施例では必要なラッチ機構数を制限するた
めに、周波数は１／２　に分周されている。次に、周波
数測定器５０がテスター４０からのＲＥＳＥＴ〜信号を
打消すことによりリセットされる。そして、テスター４
０から数値（　１／Ｎ　に分周された周波数）が２１か
ら２７のラッチ各段に入力される。周波数測定器５０は
ＲＥＳＥＴ〜信号が入ると動作しはじめ、リング発振器
８０はＣＬＫ信号が高いレベルで入力して発振を開始す
る。テスター４０は、１０００＋１秒間ＣＬＫ信号を高
いレベルに保つ。ＣＬＫ信号が低いレベルになると、リ
ング発振器８０は発振を停止する。リング発振器８０が
発振している間ＲＥＳＥＴ〜信号は出し続けなければな
らない。この１０００＋１秒というタイミング時間は任
意であり、勿論別のタイミング時間を選ぶこともできる
。
【００１９】テスター４０からのＥＮ信号によって２１
から２７のラッチ各段の出力および１１から１７の各段
測定器の出力は、比較器７０に対する入力になることが
できる。かくして、３７段比較器に送られた結果と終末
ラッチ２０とが比較される。結果ラッチ２０は高出力で
、発振器周波数が２１から２７のラッチ各段にセットさ
れた周波数に等しいか或いはより大きいかを示す。
【００２０】ラッチ２０の出力は２１から２７のラッチ
各段の出力と共にテスターに送られて記録計に読込まれ
る。
【００２１】以上述べた如くして手近かな集積回路テス
ターを用いて集積回路半導体チップの演算速度テストが
実行できる。特別な型のテスターを用いることや周波数
測定器、ラッチ集合体および比較器の段数を変えること
は周知の技術的選択の範囲内であり、この発明の範囲に
全て包含されている。本発明の範囲は、付加請求項によ
ってのみ制約されることは云うまでもない。
【００２２】
【発明の効果】以上説明したように、本発明の電子回路
によって高価な特注集積回路テスターを用いることなし
に集積回路の演算速度を判定することができるという大
きな利点がある。この発明において、テスターは単にタ
イミング、視覚的指示、設定演算速度の入力および様々
な制御信号を与えるために用いられるにすぎない。
【図面の簡単な説明】
【図１】本発明による集積回路半導体チップの演算速度
判定電子回路の一実施例を示す概略図。
【符号の説明】
１９　　分周器 ２０　　結果ラッチ機構 ４０　　集積回路テスター ５０　　周波数測定器 ６０　　ラッチ機構集合体 ７０　　比較器集合体 ８０　　リング発振器

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　同期、表示および制御信号クロックの
    機能を備えた集積回路テスターを用いて、ひとつ又は複
    数個の集積回路半導体チップの設定演算速度を検出する
    電子回路において、（ａ）　　　前記ひとつ又は複数個
    の半導体チップ上に形成され、ある一定時間発振させる
    タイミングを与えるために接続されたテスターによって
    同期されて一連のパルス列を発生させる発振回路と、（
    ｂ）　前記発振器に接続され、かつ前記ひとつ又は複数
    個の半導体チップ上に形成されており、前記一定時間内
    に発生したパルス数を計測する計測器と、（ｃ）　前記
    ひとつ又は複数個の半導体チップ上に形成されており、
    設定演算速度に対応した数値を記憶する蓄積器と、（ｄ
    ）　　　前記ひとつ又は複数個の半導体チップ上に形成
    されており、設定演算速度に対応する数値と前記一定時
    間に検出したパルス数とを比較し、その出力を表示装置
    へ送って検出パルス数が設定演算速度に対応する数値に
    等しいか或いはこれより大きいかを表示することにより
    チップが設定演算速度をもつものかというかを識別する
    比較器、とを含むことを特徴とする電子回路。
  2. 【請求項２】　　請求項１において、発振回路がリング
    発振器を含むことを特徴とする電子回路。
  3. 【請求項３】　　請求項２において、計測器がＮ段を有
    することを特徴とする電子回路。
  4. 【請求項４】　　請求項３において、蓄積器がラッチ機
    構を有することを特徴とする電子回路。
  5. 【請求項５】　　請求項４において、設定演算速度に対
    応する数値がラッチ機構へ入力する前にある除数で分割
    され、かつ一定時間内に計測されたリング発振器からの
    パルス列を取込んでその数値を先の除数で割る分周器を
    備えたことを特徴とする電子回路。
  6. 【請求項６】　　請求項５において、ラッチ機構がＮ段
    を有することを特徴とする電子回路。
  7. 【請求項７】　　請求項６において、比較器がＮ段を有
    することを特徴とする電子回路。
  8. 【請求項８】　　請求項７において、Ｎ＝７であること
    を特徴とする電子回路。
  9. 【請求項９】　　請求項８において、除数が２であるこ
    とを特徴とする電子回路。
  10. 【請求項１０】　　請求項９において、発振器が信号ク
    ロックの印加によって動作し、信号クロックの非印加に
    よって停止することを特徴とする電子回路。
  11. 【請求項１１】　　ひとつ又は複数個の集積回路半導体
    チップの設定演算速度を検出する方法において、テスト
    タイミングを与えて結果を表示するチップテスターを採
    用し、かつ（ａ）　　　発振器、測定器、ラッチ機構お
    よび比較器を前記のひとつ又は複数個の集積回路半導体
    チップ上に形成し、（ｂ）　　　設定演算速度に対応す
    る数値をラッチ機構に導入し、（ｃ）　　　発振器を動
    作させ、（ｄ）　　　テスト時間中の発振パルス数を計
    測し、（ｅ）　　　計測した発振パルス数と設定演算速
    度に対応する数値とを比較し、（ｆ）　　　計測した発
    振パルス数が設定演算速度に対応した数値と等しいかま
    たはこれより多い時は、そのチップを合格とする、ステ
    ップを含むことを特徴とする検出方法。
  12. 【請求項１２】　　請求項１１において、比較ステップ
    の後に比較した結果をチップテスターに送り、その結果
    を表示するステップを更に付加したことを特徴とする検
    出方法。
  13. 【請求項１３】　　請求項１２において、ラッチ機構へ
    の数値入力ステップの前に設定演算速度に対応した数値
    を逓減するステップを挿入し、かつ発振器を動作させる
    ステップの次へ、演算速度に対応した数値を割った除数
    で発振パルス数を割るステップを挿入したことを特徴と
    する検出方法。
  14. 【請求項１４】　　請求項１３において、除数が２であ
    ることを特徴とする検出方法。
JP3293295A 1990-11-09 1991-11-08 半導体電子回路 Pending JPH04320982A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US615732 1990-11-09
US07/615,732 US5099196A (en) 1990-11-09 1990-11-09 On-chip integrated circuit speed selection

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JPH04320982A true JPH04320982A (ja) 1992-11-11

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JP (1) JPH04320982A (ja)
KR (1) KR100197745B1 (ja)

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