JP2002221554A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002221554A JP2002221554A JP2001019030A JP2001019030A JP2002221554A JP 2002221554 A JP2002221554 A JP 2002221554A JP 2001019030 A JP2001019030 A JP 2001019030A JP 2001019030 A JP2001019030 A JP 2001019030A JP 2002221554 A JP2002221554 A JP 2002221554A
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Abstract
(57)【要約】
【課題】 入力信号が入力されてから測定対象回路から
出力信号が出力されるまでの間一定周期の周期信号を計
数することにより、遅延特性を容易かつ正確に計測する
ことができる半導体装置を提供する。 【解決手段】 本発明の半導体装置は、測定対象回路１
１０と、ＥＸＯＲ回路１２０と、カウンタ１３０と、入
力端子１０１と、出力端子１０２と、クロック信号入力
端子１０３と、カウント値出力端子１０４と、を備え
る。入力信号が入力されてから測定対象回路１１０から
出力信号が出力されるまでの間クロック信号をカウンタ
１３０によって計数することにより、遅延特性を容易か
つ正確に計測することができる。
出力信号が出力されるまでの間一定周期の周期信号を計
数することにより、遅延特性を容易かつ正確に計測する
ことができる半導体装置を提供する。 【解決手段】 本発明の半導体装置は、測定対象回路１
１０と、ＥＸＯＲ回路１２０と、カウンタ１３０と、入
力端子１０１と、出力端子１０２と、クロック信号入力
端子１０３と、カウント値出力端子１０４と、を備え
る。入力信号が入力されてから測定対象回路１１０から
出力信号が出力されるまでの間クロック信号をカウンタ
１３０によって計数することにより、遅延特性を容易か
つ正確に計測することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延特性を容易か
つ正確に測定することができる半導体装置に関する。特
には、測定機器などの影響を受けることなく遅延特性を
容易かつ正確に測定することができる半導体装置に関す
る。
つ正確に測定することができる半導体装置に関する。特
には、測定機器などの影響を受けることなく遅延特性を
容易かつ正確に測定することができる半導体装置に関す
る。
【０００２】
【従来の技術】従来、半導体装置の遅延特性は、入力端
子に入力信号を入力した時刻から入力信号への応答とし
ての出力信号が出力端子から出力された時刻までの時間
を計時することにより、測定されていた。このような遅
延特性の測定のための入力信号及び出力信号は、半導体
装置の入力端子及び出力端子にＬＳＩ（Large Scale In
tegrated-Circuit）テスタ等の測定機器のプローブを当
てて、検出していた。
子に入力信号を入力した時刻から入力信号への応答とし
ての出力信号が出力端子から出力された時刻までの時間
を計時することにより、測定されていた。このような遅
延特性の測定のための入力信号及び出力信号は、半導体
装置の入力端子及び出力端子にＬＳＩ（Large Scale In
tegrated-Circuit）テスタ等の測定機器のプローブを当
てて、検出していた。
【０００３】このような半導体装置の遅延特性の測定で
は、入力信号を入力した時刻から出力信号が出力された
時刻までの時間を計時するため、入力信号及び出力信号
の変化点近くをストローブする。しかし、半導体装置か
らみた測定系の電気容量が大きいため、出力信号の変化
時にオーバーシュートやアンダーシュートなどのノイズ
が発生し易い。そのため、出力信号の変化を正確に検出
することが困難であり、半導体装置の遅延特性を正確に
測定することが困難であった。
は、入力信号を入力した時刻から出力信号が出力された
時刻までの時間を計時するため、入力信号及び出力信号
の変化点近くをストローブする。しかし、半導体装置か
らみた測定系の電気容量が大きいため、出力信号の変化
時にオーバーシュートやアンダーシュートなどのノイズ
が発生し易い。そのため、出力信号の変化を正確に検出
することが困難であり、半導体装置の遅延特性を正確に
測定することが困難であった。
【０００４】ところで、特開平１０−１０１７９号公報
（以下、単に「文献１」ともいう）には、被試験遅延素
子と、被試験遅延素子の遅延特性の良否を試験するため
の位相比較器及び試験結果出力回路とが同一集積回路上
に形成された遅延素子試験装置が掲載されている。
（以下、単に「文献１」ともいう）には、被試験遅延素
子と、被試験遅延素子の遅延特性の良否を試験するため
の位相比較器及び試験結果出力回路とが同一集積回路上
に形成された遅延素子試験装置が掲載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、文献１
に記載された遅延素子試験装置は、特に可変遅延素子の
遅延特性の良否を試験するものであるため、少なくとも
１つはタイミング可変である複数の信号を発生する外部
の信号発生器、信号発生器の発生する信号のうちタイミ
ング可変の信号と被試験遅延素子を通過した信号の位相
の前後関係を比較する位相比較器を備える必要があり、
可変遅延素子の遅延特性の良否を試験するために必要な
回路が大きかった。
に記載された遅延素子試験装置は、特に可変遅延素子の
遅延特性の良否を試験するものであるため、少なくとも
１つはタイミング可変である複数の信号を発生する外部
の信号発生器、信号発生器の発生する信号のうちタイミ
ング可変の信号と被試験遅延素子を通過した信号の位相
の前後関係を比較する位相比較器を備える必要があり、
可変遅延素子の遅延特性の良否を試験するために必要な
回路が大きかった。
【０００６】本発明はこのような問題点に鑑みてなされ
たもので、その目的は、入力信号が入力されてから測定
対象回路から出力信号が出力されるまでの間一定周期の
周期信号を計数することにより、遅延特性を容易かつ正
確に測定することができ、プローブの電気容量などによ
る出力信号のオーバーシュートやアンダーシュートなど
のノイズの影響を受けることなく遅延特性を測定するこ
とができ、出力信号の変化点近くをストローブする必要
がなく遅延特性の誤認を少なくすることができ、高価な
測定機器を必要とすることなく遅延特性を測定すること
ができる半導体装置を提供することである。
たもので、その目的は、入力信号が入力されてから測定
対象回路から出力信号が出力されるまでの間一定周期の
周期信号を計数することにより、遅延特性を容易かつ正
確に測定することができ、プローブの電気容量などによ
る出力信号のオーバーシュートやアンダーシュートなど
のノイズの影響を受けることなく遅延特性を測定するこ
とができ、出力信号の変化点近くをストローブする必要
がなく遅延特性の誤認を少なくすることができ、高価な
測定機器を必要とすることなく遅延特性を測定すること
ができる半導体装置を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、 外部から入力信号を入力
するための入力端子と、 外部から一定周期の周期信号
を入力するための周期信号入力端子と、 入力端子へ入
力される入力信号に従って所定の動作を行い、出力信号
を出力する測定対象回路と、 入力端子へ入力信号が入
力されてから測定対象回路から出力信号が出力されるま
での間、イネーブル信号を出力するイネーブル信号出力
回路と、 イネーブル信号出力回路からイネーブル信号
が出力されている間、周期信号入力端子へ入力される周
期信号の数を計数する計数回路と、計数回路によって計
数された周期信号の数を外部へ出力するための計数値出
力端子と、を備えることを特徴とする。
め、本発明の半導体装置は、 外部から入力信号を入力
するための入力端子と、 外部から一定周期の周期信号
を入力するための周期信号入力端子と、 入力端子へ入
力される入力信号に従って所定の動作を行い、出力信号
を出力する測定対象回路と、 入力端子へ入力信号が入
力されてから測定対象回路から出力信号が出力されるま
での間、イネーブル信号を出力するイネーブル信号出力
回路と、 イネーブル信号出力回路からイネーブル信号
が出力されている間、周期信号入力端子へ入力される周
期信号の数を計数する計数回路と、計数回路によって計
数された周期信号の数を外部へ出力するための計数値出
力端子と、を備えることを特徴とする。
【０００８】ここで、周期信号入力端子へ入力される周
期信号は、クロック信号であることとすることができ
る。また、イネーブル信号出力回路は、ＥＸＯＲ回路又
はＥＸＮＯＲ回路であることとすることができる。
期信号は、クロック信号であることとすることができ
る。また、イネーブル信号出力回路は、ＥＸＯＲ回路又
はＥＸＮＯＲ回路であることとすることができる。
【０００９】入力信号が入力されてから測定対象回路か
ら出力信号が出力されるまでの間一定周期の周期信号を
計数することにより、遅延特性を容易かつ正確に計測す
ることができる。
ら出力信号が出力されるまでの間一定周期の周期信号を
計数することにより、遅延特性を容易かつ正確に計測す
ることができる。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面を参照しつつ詳細に説明する。
て、図面を参照しつつ詳細に説明する。
【００１１】図１は、本発明の半導体装置の第１の実施
の形態を示す概略図である。以下、図１を用いて、本実
施の形態に係る半導体装置について説明する。
の形態を示す概略図である。以下、図１を用いて、本実
施の形態に係る半導体装置について説明する。
【００１２】図１において、本実施の形態に係る半導体
装置１００は、測定対象回路１１０と、ＥＸＯＲ回路１
２０と、カウンタ１３０と、入力端子１０１と、出力端
子１０２と、クロック信号入力端子１０３と、カウント
値出力端子１０４と、を備えている。
装置１００は、測定対象回路１１０と、ＥＸＯＲ回路１
２０と、カウンタ１３０と、入力端子１０１と、出力端
子１０２と、クロック信号入力端子１０３と、カウント
値出力端子１０４と、を備えている。
【００１３】入力端子１０１は、外部から入力信号を入
力するための端子である。
力するための端子である。
【００１４】測定対象回路１１０は、入力端子１０１へ
入力される入力信号に従って所定の動作を行って出力信
号を出力する回路であり、遅延特性を測定する対象であ
る。測定対象回路１１０は、入力端子１０１へ論理”
Ｈ”の信号が入力されると、一定の遅延時間の後、論
理”Ｈ”の出力信号を出力する。
入力される入力信号に従って所定の動作を行って出力信
号を出力する回路であり、遅延特性を測定する対象であ
る。測定対象回路１１０は、入力端子１０１へ論理”
Ｈ”の信号が入力されると、一定の遅延時間の後、論
理”Ｈ”の出力信号を出力する。
【００１５】出力端子１０２は、測定対象回路１１０の
出力信号を外部へ出力するための端子である。
出力信号を外部へ出力するための端子である。
【００１６】クロック信号入力端子１０３は、外部から
クロック信号を入力するための端子である。
クロック信号を入力するための端子である。
【００１７】ＥＸＯＲ回路１２０は、入力端子１０１へ
入力される入力信号と測定対象回路１１０の出力信号の
何れか一方が論理”Ｈ”の場合に論理”Ｈ”の信号を出
力し、入力端子１０１へ入力される入力信号と測定対象
回路１１０の出力信号の双方が論理”Ｌ”又は論理”
Ｈ”の場合には論理”Ｌ”の信号を出力する回路であ
る。
入力される入力信号と測定対象回路１１０の出力信号の
何れか一方が論理”Ｈ”の場合に論理”Ｈ”の信号を出
力し、入力端子１０１へ入力される入力信号と測定対象
回路１１０の出力信号の双方が論理”Ｌ”又は論理”
Ｈ”の場合には論理”Ｌ”の信号を出力する回路であ
る。
【００１８】カウンタ１３０は、ＥＸＯＲ回路１２０が
論理”Ｈ”の信号を出力している間だけ、クロック信号
入力端子１０３から入力されるクロック信号の数を計数
する回路である。
論理”Ｈ”の信号を出力している間だけ、クロック信号
入力端子１０３から入力されるクロック信号の数を計数
する回路である。
【００１９】カウント値出力端子１０４は、カウンタ１
３０が計数したクロック信号の数を外部へ出力するため
の端子である。
３０が計数したクロック信号の数を外部へ出力するため
の端子である。
【００２０】次に、半導体装置１００の動作について説
明する。
明する。
【００２１】クロック信号入力端子１０３には、常に一
定周波数のクロック信号が入力されている。
定周波数のクロック信号が入力されている。
【００２２】入力端子１０１に入力信号が入力される
と、測定対象回路１１０は所定の動作を開始する。そし
て、入力信号が入力されてから測定対象回路１１０の遅
延時間の経過後、測定対象回路１１０は出力信号を出力
する。
と、測定対象回路１１０は所定の動作を開始する。そし
て、入力信号が入力されてから測定対象回路１１０の遅
延時間の経過後、測定対象回路１１０は出力信号を出力
する。
【００２３】一方、ＥＸＯＲ回路１２０は、入力端子１
０１に入力信号が入力されると論理”Ｈ”の信号を出力
し、その後測定対象回路１１０から論理”Ｈ”の信号が
出力されると論理”Ｌ”の信号を出力する。
０１に入力信号が入力されると論理”Ｈ”の信号を出力
し、その後測定対象回路１１０から論理”Ｈ”の信号が
出力されると論理”Ｌ”の信号を出力する。
【００２４】カウンタ１３０は、ＥＸＯＲ回路１２０が
論理”Ｈ”の信号を出力する即ち入力端子１０１に入力
信号が入力されると、クロック信号入力端子１０３へ常
に入力されているクロック信号の数の計数を開始する。
そして、カウンタ１３０は、ＥＸＯＲ回路１２０が論
理”Ｌ”の信号を出力する即ち測定対象回路１１０から
論理”Ｈ”の信号が出力されると、クロック信号入力端
子１０３へ常に入力されているクロック信号の数の計数
を終了する。
論理”Ｈ”の信号を出力する即ち入力端子１０１に入力
信号が入力されると、クロック信号入力端子１０３へ常
に入力されているクロック信号の数の計数を開始する。
そして、カウンタ１３０は、ＥＸＯＲ回路１２０が論
理”Ｌ”の信号を出力する即ち測定対象回路１１０から
論理”Ｈ”の信号が出力されると、クロック信号入力端
子１０３へ常に入力されているクロック信号の数の計数
を終了する。
【００２５】そして、カウンタ１３０は、計数したクロ
ック信号の数をカウント値出力端子１０４から出力す
る。
ック信号の数をカウント値出力端子１０４から出力す
る。
【００２６】以上説明した半導体装置１００において
は、例えば、図２に示すようなタイミングに従って、ク
ロック信号の計数が行われる。
は、例えば、図２に示すようなタイミングに従って、ク
ロック信号の計数が行われる。
【００２７】まず、時刻ｔ１において外部から入力され
る入力信号が論理”Ｈ”になると、ＥＸＯＲ回路１２０
は論理”Ｈ”の信号を出力する。そして、ＥＸＯＲ回路
１２０が論理”Ｈ”の信号を出力すると、カウンタ１３
０はクロック信号入力端子１０３へ常に入力されている
クロック信号の計数を開始する。
る入力信号が論理”Ｈ”になると、ＥＸＯＲ回路１２０
は論理”Ｈ”の信号を出力する。そして、ＥＸＯＲ回路
１２０が論理”Ｈ”の信号を出力すると、カウンタ１３
０はクロック信号入力端子１０３へ常に入力されている
クロック信号の計数を開始する。
【００２８】次に、時刻ｔ２において測定対象回路１１
０から出力される出力信号が論理”Ｈ”になると、ＥＸ
ＯＲ回路１２０は論理”Ｌ”の信号を出力する。そし
て、ＥＸＯＲ回路１２０が論理”Ｌ”の信号を出力する
と、カウンタ１３０はクロック信号の計数を終了する。
図２においては、カウンタ１３０が計数したクロック信
号の数は４である。
０から出力される出力信号が論理”Ｈ”になると、ＥＸ
ＯＲ回路１２０は論理”Ｌ”の信号を出力する。そし
て、ＥＸＯＲ回路１２０が論理”Ｌ”の信号を出力する
と、カウンタ１３０はクロック信号の計数を終了する。
図２においては、カウンタ１３０が計数したクロック信
号の数は４である。
【００２９】以上のようにして計数されたクロック信号
の数とクロック信号の周期から、測定対象回路１１０の
遅延時間を算出することができる。例えば、クロック信
号の周期が１ｎｓであり計数されたクロック信号の数が
４である場合、測定対象回路１１０の遅延時間は１（ｎ
ｓ）×４＝４（ｎｓ）として算出することができる。ま
た、クロック信号の周波数を高くすることにより、遅延
時間の精度を高くすることが可能である。
の数とクロック信号の周期から、測定対象回路１１０の
遅延時間を算出することができる。例えば、クロック信
号の周期が１ｎｓであり計数されたクロック信号の数が
４である場合、測定対象回路１１０の遅延時間は１（ｎ
ｓ）×４＝４（ｎｓ）として算出することができる。ま
た、クロック信号の周波数を高くすることにより、遅延
時間の精度を高くすることが可能である。
【００３０】次に、本発明に係る半導体装置の第２の実
施の形態について説明する。
施の形態について説明する。
【００３１】図３は、本発明の半導体装置の第２の実施
の形態を示す概略図である。以下、図３を用いて、本実
施の形態に係る半導体装置について説明する。
の形態を示す概略図である。以下、図３を用いて、本実
施の形態に係る半導体装置について説明する。
【００３２】図３において、本実施の形態に係る半導体
装置２００は、測定対象回路２１０と、ＥＸＮＯＲ回路
２２０と、カウンタ２３０と、入力端子２０１と、出力
端子２０２と、クロック信号入力端子２０３と、カウン
ト値出力端子２０４と、を備えている。
装置２００は、測定対象回路２１０と、ＥＸＮＯＲ回路
２２０と、カウンタ２３０と、入力端子２０１と、出力
端子２０２と、クロック信号入力端子２０３と、カウン
ト値出力端子２０４と、を備えている。
【００３３】本実施の形態に係る半導体装置２００の構
成要素のうち先に説明した第１の実施の形態に係る半導
体装置１００（図１）と異なるのは、測定対象回路２１
０及びＥＸＮＯＲ回路２２０である。その他のカウンタ
２３０、入力端子２０１、出力端子２０２、クロック信
号入力端子２０３、及びカウント値出力端子２０４は、
先に説明した第１の実施の形態に係る半導体装置１００
と同様である。
成要素のうち先に説明した第１の実施の形態に係る半導
体装置１００（図１）と異なるのは、測定対象回路２１
０及びＥＸＮＯＲ回路２２０である。その他のカウンタ
２３０、入力端子２０１、出力端子２０２、クロック信
号入力端子２０３、及びカウント値出力端子２０４は、
先に説明した第１の実施の形態に係る半導体装置１００
と同様である。
【００３４】本実施の形態に係る半導体装置２００の測
定対象回路２１０は、入力端子２０１へ論理”Ｈ”の信
号が入力されると、一定の遅延時間の後、論理”Ｌ”の
出力信号を出力する。すなわち、測定対象回路２１０
は、第１の実施の形態に係る半導体装置１００の測定対
象回路１１０と出力論理が反転している。
定対象回路２１０は、入力端子２０１へ論理”Ｈ”の信
号が入力されると、一定の遅延時間の後、論理”Ｌ”の
出力信号を出力する。すなわち、測定対象回路２１０
は、第１の実施の形態に係る半導体装置１００の測定対
象回路１１０と出力論理が反転している。
【００３５】また、このように測定対象回路２１０の出
力論理が反転していることに対応させて、半導体装置１
００では測定対象回路１１０の遅延を検出するためにＥ
ＸＯＲ回路１１０が用いられていたのに対し、本実施形
態に係る半導体装置２００では測定対象回路１２０の遅
延を検出するためにＥＸＮＯＲ回路２２０が用いられて
いる。ＥＸＮＯＲ回路２２０は、入力端子２０１へ入力
される入力信号と測定対象回路２１０の出力信号の双方
が論理”Ｌ”又は論理”Ｈ”の場合には論理”Ｈ”の信
号を出力し、入力端子２０１へ入力される入力信号と測
定対象回路２１０の出力信号の何れか一方が論理”Ｈ”
の場合に論理”Ｌ”の信号を出力する回路である。
力論理が反転していることに対応させて、半導体装置１
００では測定対象回路１１０の遅延を検出するためにＥ
ＸＯＲ回路１１０が用いられていたのに対し、本実施形
態に係る半導体装置２００では測定対象回路１２０の遅
延を検出するためにＥＸＮＯＲ回路２２０が用いられて
いる。ＥＸＮＯＲ回路２２０は、入力端子２０１へ入力
される入力信号と測定対象回路２１０の出力信号の双方
が論理”Ｌ”又は論理”Ｈ”の場合には論理”Ｈ”の信
号を出力し、入力端子２０１へ入力される入力信号と測
定対象回路２１０の出力信号の何れか一方が論理”Ｈ”
の場合に論理”Ｌ”の信号を出力する回路である。
【００３６】本実施の形態に係る半導体装置２００にお
いては、例えば、図４に示すようなタイミングに従っ
て、クロック信号の計数が行われる。
いては、例えば、図４に示すようなタイミングに従っ
て、クロック信号の計数が行われる。
【００３７】まず、時刻ｔ３において外部から入力され
る入力信号が論理”Ｈ”になると、ＥＸＮＯＲ回路２２
０は論理”Ｈ”の信号を出力する。そして、ＥＸＮＯＲ
回路２２０が論理”Ｈ”の信号を出力すると、カウンタ
２３０はクロック信号入力端子２０３へ常に入力されて
いるクロック信号の計数を開始する。
る入力信号が論理”Ｈ”になると、ＥＸＮＯＲ回路２２
０は論理”Ｈ”の信号を出力する。そして、ＥＸＮＯＲ
回路２２０が論理”Ｈ”の信号を出力すると、カウンタ
２３０はクロック信号入力端子２０３へ常に入力されて
いるクロック信号の計数を開始する。
【００３８】次に、時刻ｔ４において測定対象回路２１
０から出力される出力信号が論理”Ｌ”になると、ＥＸ
ＮＯＲ回路２２０は論理”Ｌ”の信号を出力する。そし
て、ＥＸＮＯＲ回路２２０が論理”Ｌ”の信号を出力す
ると、カウンタ２３０はクロック信号の計数を終了す
る。
０から出力される出力信号が論理”Ｌ”になると、ＥＸ
ＮＯＲ回路２２０は論理”Ｌ”の信号を出力する。そし
て、ＥＸＮＯＲ回路２２０が論理”Ｌ”の信号を出力す
ると、カウンタ２３０はクロック信号の計数を終了す
る。
【００３９】このように、測定対象回路２１０の出力論
理に対応させてＥＸＮＯＲ回路２２０を用いることによ
り、遅延時間を計測することができる。
理に対応させてＥＸＮＯＲ回路２２０を用いることによ
り、遅延時間を計測することができる。
【００４０】
【発明の効果】以上述べた通り、本発明の半導体装置に
よれば、入力信号が入力されてから測定対象回路から出
力信号が出力されるまでの間一定周期の周期信号を計数
することにより、遅延特性を容易かつ正確に計測するこ
とができるようになった。
よれば、入力信号が入力されてから測定対象回路から出
力信号が出力されるまでの間一定周期の周期信号を計数
することにより、遅延特性を容易かつ正確に計測するこ
とができるようになった。
【図１】本発明による半導体装置の実施の一形態を示す
概略図である。
概略図である。
【図２】図１の半導体装置の動作タイミングの一例を示
す図である。
す図である。
【図３】本発明による半導体装置の実施の一形態を示す
概略図である。
概略図である。
【図４】図３の半導体装置の動作タイミングの一例を示
す図である。
す図である。
１００ 半導体装置 １０１ 入力端子 １０２ 出力端子 １０３ クロック信号入力端子 １０４ カウント値出力端子 １１０ 測定対象回路 １２０ ＥＸＯＲ回路 １３０ カウンタ ２００ 半導体装置 ２０１ 入力端子 ２０２ 出力端子 ２０３ クロック信号入力端子 ２０４ カウント値出力端子 ２１０ 測定対象回路 ２２０ ＥＸＮＯＲ回路 ２３０ カウンタ
Claims (3)
- 【請求項１】 外部から入力信号を入力するための入力
端子と、 外部から一定周期の周期信号を入力するための周期信号
入力端子と、 前記入力端子へ入力される入力信号に従って所定の動作
を行い、出力信号を出力する測定対象回路と、 前記入力端子へ入力信号が入力されてから前記測定対象
回路から出力信号が出力されるまでの間、イネーブル信
号を出力するイネーブル信号出力回路と、 前記イネーブル信号出力回路からイネーブル信号が出力
されている間、前記周期信号入力端子へ入力される周期
信号の数を計数する計数回路と、 前記計数回路によって計数された周期信号の数を外部へ
出力するための計数値出力端子と、 を備えることを特徴とする半導体装置。 - 【請求項２】 前記周期信号入力端子へ入力される周期
信号は、クロック信号であることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記イネーブル信号出力回路は、ＥＸＯ
Ｒ回路又はＥＸＮＯＲ回路であることを特徴とする請求
項１又は２いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019030A JP2002221554A (ja) | 2001-01-26 | 2001-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019030A JP2002221554A (ja) | 2001-01-26 | 2001-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002221554A true JP2002221554A (ja) | 2002-08-09 |
Family
ID=18884977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019030A Withdrawn JP2002221554A (ja) | 2001-01-26 | 2001-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002221554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016006421A (ja) * | 2014-06-04 | 2016-01-14 | ランティック ベタイリグングス−ゲーエムベーハー ウント コンパニー カーゲー | 見込みデジタル遅延測定装置 |
-
2001
- 2001-01-26 JP JP2001019030A patent/JP2002221554A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016006421A (ja) * | 2014-06-04 | 2016-01-14 | ランティック ベタイリグングス−ゲーエムベーハー ウント コンパニー カーゲー | 見込みデジタル遅延測定装置 |
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