JP3140090B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3140090B2 JP3140090B2 JP03151581A JP15158191A JP3140090B2 JP 3140090 B2 JP3140090 B2 JP 3140090B2 JP 03151581 A JP03151581 A JP 03151581A JP 15158191 A JP15158191 A JP 15158191A JP 3140090 B2 JP3140090 B2 JP 3140090B2
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- Japan
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- inverter
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、半導体集積回路の試験の分野に用いて好適な、
例えば、ＬＳＩ（Large Scale Integrated circuit）の
内部トランジスタの特性劣化、及びスキャンパスの不具
合を容易に調査できる半導体装置に関する。
しくは、半導体集積回路の試験の分野に用いて好適な、
例えば、ＬＳＩ（Large Scale Integrated circuit）の
内部トランジスタの特性劣化、及びスキャンパスの不具
合を容易に調査できる半導体装置に関する。
【０００２】近年、各種機器の中には、例えば、ＬＳＩ
等の半導体集積装置を内蔵するものが数多く提供されて
おり、このような半導体集積装置においては、時々、必
要に応じて半導体集積装置内の内部トランジスタの特性
変化に伴う特性劣化等を調べることが要求される。
等の半導体集積装置を内蔵するものが数多く提供されて
おり、このような半導体集積装置においては、時々、必
要に応じて半導体集積装置内の内部トランジスタの特性
変化に伴う特性劣化等を調べることが要求される。
【０００３】
【従来の技術】従来、例えば、プリント配線板上に実装
されたＬＳＩ等の特性変化を調べる場合、まず、プリン
ト配線板から目的のＬＳＩを外し、このＬＳＩをＬＳＩ
テスタで調べるしかなく、大変面倒であった。そこで、
ＬＳＩがプリント配線板上に実装された状態のままで、
ＬＳＩの内部トランジスタの特性を測定できるように、
ＬＳＩ内に測定専用のリングオシレータ等の測定手段を
内蔵したものが提供されている。
されたＬＳＩ等の特性変化を調べる場合、まず、プリン
ト配線板から目的のＬＳＩを外し、このＬＳＩをＬＳＩ
テスタで調べるしかなく、大変面倒であった。そこで、
ＬＳＩがプリント配線板上に実装された状態のままで、
ＬＳＩの内部トランジスタの特性を測定できるように、
ＬＳＩ内に測定専用のリングオシレータ等の測定手段を
内蔵したものが提供されている。
【０００４】リングオシレータとは、図４に示すよう
に、インバータセルを奇数段並べて閉ループを形成する
ように接続して最終段インバータの出力端を二股に分岐
し、一方の出力端を初段インバータの入力と接続すると
ともに、他方の出力端をモニタ用としたものであり、奇
数段のインバータによって発振した波形より、その発振
周波数を調べ、インバータ一段当りのスピードを検出す
るものである。
に、インバータセルを奇数段並べて閉ループを形成する
ように接続して最終段インバータの出力端を二股に分岐
し、一方の出力端を初段インバータの入力と接続すると
ともに、他方の出力端をモニタ用としたものであり、奇
数段のインバータによって発振した波形より、その発振
周波数を調べ、インバータ一段当りのスピードを検出す
るものである。
【０００５】すなわち、図４に示す例において、７段で
１周期の時間Ａ＝１４ｎｓが得られた場合、インバータ
一段当りのｕｐとｄｏｗｎとの遅延時間の和は、平均１
４÷７＝２ｎｓとなる。
１周期の時間Ａ＝１４ｎｓが得られた場合、インバータ
一段当りのｕｐとｄｏｗｎとの遅延時間の和は、平均１
４÷７＝２ｎｓとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、ＬＳＩ内部にリング
オシレータを内蔵するという構成となっていたため、回
路本来の動作と無関係な測定手段であるリングオシレー
タの回路の分だけチップサイズが大きくなってしまうと
いう問題点があった。
うな従来の半導体装置にあっては、ＬＳＩ内部にリング
オシレータを内蔵するという構成となっていたため、回
路本来の動作と無関係な測定手段であるリングオシレー
タの回路の分だけチップサイズが大きくなってしまうと
いう問題点があった。
【０００７】このことは、近時における半導体集積回路
の高機能、高密度化の流れに逆らうものであり、専用の
リングオシレータを設けることは、非効率的であった。
［目的］そこで本発明は、チップ面積の増大化を抑えつ
つ、必要に応じて内部素子の特性劣化等を調べることの
できる半導体装置を提供することを目的としている。
の高機能、高密度化の流れに逆らうものであり、専用の
リングオシレータを設けることは、非効率的であった。
［目的］そこで本発明は、チップ面積の増大化を抑えつ
つ、必要に応じて内部素子の特性劣化等を調べることの
できる半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、スキャンＦＦを含む回路の回路
動作状態を通常の動作状態と所定の動作状態とに切り替
える動作モード切替手段と、前記所定の動作状態時にお
いて、スキャンＦＦを含む閉ループである内部スキャン
パスを形成する内部スキャンパス形成手段とを備え、前
記通常の動作状態の場合には、前記スキャンＦＦを含む
回路に通常動作を行わせ、前記所定の動作状態の場合に
は、前記スキャンＦＦをインバータとして使用するとと
もに任意のインバータの出力をモニタしてリングオシレ
ート状態を検出するように構成している。
は上記目的達成のため、スキャンＦＦを含む回路の回路
動作状態を通常の動作状態と所定の動作状態とに切り替
える動作モード切替手段と、前記所定の動作状態時にお
いて、スキャンＦＦを含む閉ループである内部スキャン
パスを形成する内部スキャンパス形成手段とを備え、前
記通常の動作状態の場合には、前記スキャンＦＦを含む
回路に通常動作を行わせ、前記所定の動作状態の場合に
は、前記スキャンＦＦをインバータとして使用するとと
もに任意のインバータの出力をモニタしてリングオシレ
ート状態を検出するように構成している。
【０００９】
【作用】本発明では、動作モード切替手段により所定の
動作状態に切り替えが行われた場合、予め存在するスキ
ャンＦＦをインバータとして使用して内部スキャンパス
が形成されるとともに任意のインバータの出力がモニタ
されることによってリングオシレート状態が検出され
る。
動作状態に切り替えが行われた場合、予め存在するスキ
ャンＦＦをインバータとして使用して内部スキャンパス
が形成されるとともに任意のインバータの出力がモニタ
されることによってリングオシレート状態が検出され
る。
【００１０】すなわち、半導体装置中で、通常、顧客が
必要とする論理の中で一鎖となっているパスが内部スキ
ャンパスとして活用されるため、チップ面積の増大化が
抑えられつつ、内部素子の特性劣化等が調べられる。
必要とする論理の中で一鎖となっているパスが内部スキ
ャンパスとして活用されるため、チップ面積の増大化が
抑えられつつ、内部素子の特性劣化等が調べられる。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体装置の一実施例を示す図で
あり、図１は本実施例の要部構成を示すブロック図、図
２はスキャンＦＦの論理等価回路例を示す回路図であ
る。
１，２は本発明に係る半導体装置の一実施例を示す図で
あり、図１は本実施例の要部構成を示すブロック図、図
２はスキャンＦＦの論理等価回路例を示す回路図であ
る。
【００１２】まず、構成を説明する。本実施例の半導体
装置は、大別して、スキャンフリップフロップ（以下、
スキャンＦＦという）１、アンドゲート２，３、ノアゲ
ート４、インバータ５，６、バッファアンプ７，８，９
からなる内部スキャンパスを有しており、スキャンＦＦ
１は、図２（ａ）に示すように、ＣＭＯＳ形式のパスト
ランジスタ回路１０〜１７、インバータ１８〜２５から
構成されている。
装置は、大別して、スキャンフリップフロップ（以下、
スキャンＦＦという）１、アンドゲート２，３、ノアゲ
ート４、インバータ５，６、バッファアンプ７，８，９
からなる内部スキャンパスを有しており、スキャンＦＦ
１は、図２（ａ）に示すように、ＣＭＯＳ形式のパスト
ランジスタ回路１０〜１７、インバータ１８〜２５から
構成されている。
【００１３】なお、図２（ｂ）〜（ｄ）は、動作切替手
段である、クロックＣＬＫ，ＡＣＫ，ＢＣＫを生成する
ための回路例を示すものであり、２６はノアゲート、２
７〜２９はインバータである。本実施例は、ＬＳＩの通
常の顧客が必要とする論理の中で一鎖となっているパス
を内部スキャンパスとして活用するものであり、本実施
例では、そのパスとしてスキャンＦ／Ｆ１がシリアルに
つながっているスキャンパスを活用するものである。
段である、クロックＣＬＫ，ＡＣＫ，ＢＣＫを生成する
ための回路例を示すものであり、２６はノアゲート、２
７〜２９はインバータである。本実施例は、ＬＳＩの通
常の顧客が必要とする論理の中で一鎖となっているパス
を内部スキャンパスとして活用するものであり、本実施
例では、そのパスとしてスキャンＦ／Ｆ１がシリアルに
つながっているスキャンパスを活用するものである。
【００１４】すなわち、スキャン出力を１つ分岐させ、
その分岐に対してインバートした信号がスキャン入力と
なるように設定するものであり、このため、通常の動作
を行う通常モードと、ＬＳＩの内部トランジスタの状態
を測定するためのリングオシレートモードと切り替えの
ための切替端子として制御端子が設けられている。次に
作用を説明する。
その分岐に対してインバートした信号がスキャン入力と
なるように設定するものであり、このため、通常の動作
を行う通常モードと、ＬＳＩの内部トランジスタの状態
を測定するためのリングオシレートモードと切り替えの
ための切替端子として制御端子が設けられている。次に
作用を説明する。
【００１５】まず、通常動作モード時においては、制御
端子には“Ｈ”が与えられ、アンドゲート２の一方端に
“Ｈ”が入力されるとともに、アンドゲート３の一方入
力端に“Ｌ”が入力され、アンドゲート２からの出力は
スキャンｉｎ端子からの入力レベルに応じた出力が得ら
れるとともに、アンドゲート３からの出力は“Ｌ”に固
定される。
端子には“Ｈ”が与えられ、アンドゲート２の一方端に
“Ｈ”が入力されるとともに、アンドゲート３の一方入
力端に“Ｌ”が入力され、アンドゲート２からの出力は
スキャンｉｎ端子からの入力レベルに応じた出力が得ら
れるとともに、アンドゲート３からの出力は“Ｌ”に固
定される。
【００１６】すなわち、スキャンｉｎ端子からの入力
は、インバータを介して初段のスキャンＦＦ１に入力さ
れるのと同様となり、４個のスキャンＦＦ１のパス、及
びバッファアンプ９を介してスキャンｏｕｔ端子から出
力される。次に、リングオシレートモード時において
は、制御端子に対して与えられる信号が“Ｈ”から
“Ｌ”に切り替えられ、スキャンパス方式で共通入力と
なっているクロックＣＬＫ，ＡＣＫ，ＢＣＫ等をリング
オシレートのための条件、すなわち、図２（ｂ），
（ｃ），（ｄ）に示す回路において、‘ＣＫ’または
‘ＩＨ’のいずれかが“Ｈ”、‘Ａ’が“Ｈ”、‘Ｂ’
が“Ｌ”となるように切り替えられる。
は、インバータを介して初段のスキャンＦＦ１に入力さ
れるのと同様となり、４個のスキャンＦＦ１のパス、及
びバッファアンプ９を介してスキャンｏｕｔ端子から出
力される。次に、リングオシレートモード時において
は、制御端子に対して与えられる信号が“Ｈ”から
“Ｌ”に切り替えられ、スキャンパス方式で共通入力と
なっているクロックＣＬＫ，ＡＣＫ，ＢＣＫ等をリング
オシレートのための条件、すなわち、図２（ｂ），
（ｃ），（ｄ）に示す回路において、‘ＣＫ’または
‘ＩＨ’のいずれかが“Ｈ”、‘Ａ’が“Ｈ”、‘Ｂ’
が“Ｌ”となるように切り替えられる。
【００１７】すると、図３に示すように、スキャンＦ／
Ｆ１の入力端ＳＩから出力端Ｑまでの経路にはインバー
タが４段存在するパスとなり、図１に示すように、全体
として奇数段（この場合、１７段）のインバータによっ
て閉ループが形成されることになる。この結果、閉ルー
プが形成された状態において、図４に示すリングオシレ
ータが形成され、一定の周波数での発振が引き起こされ
る。
Ｆ１の入力端ＳＩから出力端Ｑまでの経路にはインバー
タが４段存在するパスとなり、図１に示すように、全体
として奇数段（この場合、１７段）のインバータによっ
て閉ループが形成されることになる。この結果、閉ルー
プが形成された状態において、図４に示すリングオシレ
ータが形成され、一定の周波数での発振が引き起こされ
る。
【００１８】すなわち、入力端子がある状態に固定さ
れ、出力端子がモニタされることによって、例えば、プ
リント配線板の実装容量に依存することなく、ＬＳＩ内
のトランジスタの特性、特に、スピード特性が容易に調
べられる。このように本実施例では、ＬＳＩを実装した
状態のままで、入力数ピンに入力信号を与え、出力の１
ピンだけモニタすることによってスキャンパスを用いた
ＬＳＩの内部トランジスタの特性劣化、及びスキャンパ
スの不具合についての調査ができる。
れ、出力端子がモニタされることによって、例えば、プ
リント配線板の実装容量に依存することなく、ＬＳＩ内
のトランジスタの特性、特に、スピード特性が容易に調
べられる。このように本実施例では、ＬＳＩを実装した
状態のままで、入力数ピンに入力信号を与え、出力の１
ピンだけモニタすることによってスキャンパスを用いた
ＬＳＩの内部トランジスタの特性劣化、及びスキャンパ
スの不具合についての調査ができる。
【００１９】したがって、実装直後、または、ある一定
期間経った後のメンテナンス時等に内部トランジスタの
状態を調査することによりトランジスタの劣化程度を把
握できる。なお、上記実施例は、内部パスとしてスキャ
ンＦＦによるパスを利用した例について説明したが、こ
れに限らず、要は、通常の顧客が必要とする論理の中で
一鎖となっているパスであれば、どのようなパスであっ
ても利用できる。
期間経った後のメンテナンス時等に内部トランジスタの
状態を調査することによりトランジスタの劣化程度を把
握できる。なお、上記実施例は、内部パスとしてスキャ
ンＦＦによるパスを利用した例について説明したが、こ
れに限らず、要は、通常の顧客が必要とする論理の中で
一鎖となっているパスであれば、どのようなパスであっ
ても利用できる。
【００２０】
【発明の効果】本発明では、動作モード切替手段によっ
て所定の動作状態に切り替えを行った場合、予め存在す
るスキャンＦＦをインバータとして使用して内部スキャ
ンパスを形成するとともに任意のインバータの出力をモ
ニタすることによってリングオシレート状態を検出でき
る。
て所定の動作状態に切り替えを行った場合、予め存在す
るスキャンＦＦをインバータとして使用して内部スキャ
ンパスを形成するとともに任意のインバータの出力をモ
ニタすることによってリングオシレート状態を検出でき
る。
【００２１】したがって、チップ面積の増大化を抑えつ
つ、内部素子の特性劣化等を調べることができる。
つ、内部素子の特性劣化等を調べることができる。
【図１】本発明一実施例の半導体装置の要部構成を示す
ブロック図である。
ブロック図である。
【図２】スキャンＦＦの論理等価回路例を示す回路図で
ある。
ある。
【図３】動作モード切り替え時におけるスキャンＦＦを
示す波形図である。
示す波形図である。
【図４】リングオシレータを説明するための概略回路図
である。
である。
１ スキャンＦＦ ２，３ アンドゲート ４ ノアゲート ５，６ インバータ ７，８，９ バッファアンプ １０〜１７ パストランジスタ回路 １８〜２５ インバータ ２６ ノアゲート ２７〜２９ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−262986（ＪＰ，Ａ) 特開 平１−187968（ＪＰ，Ａ) 特開 平１−141383（ＪＰ，Ａ) 特開 昭64−84657（ＪＰ，Ａ) 特開 昭63−186163（ＪＰ，Ａ) 特開 昭60−171545（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (1)
- 【請求項１】 スキャンＦＦを含む回路の回路動作状態
を通常の動作状態と所定の動作状態とに切り替える動作
モード切替手段と、前記所定の動作状態時において、スキャンＦＦを含む閉
ループである 内部スキャンパスを形成する内部スキャン
パス形成手段と、 を備え、前記通常の動作状態の場合には、前記スキャンＦＦを含
む回路に通常動作を行わせ、 前記所定の動作状態の場合には、前記スキャンＦＦをイ
ンバータとして使用するとともに任意のインバータの出
力をモニタして リングオシレート状態を検出することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03151581A JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03151581A JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372885A JPH04372885A (ja) | 1992-12-25 |
| JP3140090B2 true JP3140090B2 (ja) | 2001-03-05 |
Family
ID=15521648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03151581A Expired - Fee Related JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
-
1991
- 1991-06-24 JP JP03151581A patent/JP3140090B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04372885A (ja) | 1992-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001128 |
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