JPH04372885A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04372885A JPH04372885A JP3151581A JP15158191A JPH04372885A JP H04372885 A JPH04372885 A JP H04372885A JP 3151581 A JP3151581 A JP 3151581A JP 15158191 A JP15158191 A JP 15158191A JP H04372885 A JPH04372885 A JP H04372885A
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- inverters
- path
- terminal
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000010355 oscillation Effects 0.000 claims abstract description 10
- 238000012544 monitoring process Methods 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 238000005259 measurement Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、半導体集積回路の試験の分野に用いて好適な、
例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇ
ｒａｔｅｄ ｃｉｒｃｕｉｔ）の内部トランジスタの特
性劣化、及びスキャンパスの不具合を容易に調査できる
半導体装置に関する。
しくは、半導体集積回路の試験の分野に用いて好適な、
例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇ
ｒａｔｅｄ ｃｉｒｃｕｉｔ）の内部トランジスタの特
性劣化、及びスキャンパスの不具合を容易に調査できる
半導体装置に関する。
【０００２】近年、各種機器の中には、例えば、ＬＳＩ
等の半導体集積装置を内蔵するものが数多く提供されて
おり、このような半導体集積装置においては、時々、必
要に応じて半導体集積装置内の内部トランジスタの特性
変化に伴う特性劣化等を調べることが要求される。
等の半導体集積装置を内蔵するものが数多く提供されて
おり、このような半導体集積装置においては、時々、必
要に応じて半導体集積装置内の内部トランジスタの特性
変化に伴う特性劣化等を調べることが要求される。
【０００３】
【従来の技術】従来、例えば、プリント配線板上に実装
されたＬＳＩ等の特性変化を調べる場合、まず、プリン
ト配線板から目的のＬＳＩを外し、このＬＳＩをＬＳＩ
テスタで調べるしかなく、大変面倒であった。そこで、
ＬＳＩがプリント配線板上に実装された状態のままで、
ＬＳＩの内部トランジスタの特性を測定できるように、
ＬＳＩ内に測定専用のリングオシレータ等の測定手段を
内蔵したものが提供されている。
されたＬＳＩ等の特性変化を調べる場合、まず、プリン
ト配線板から目的のＬＳＩを外し、このＬＳＩをＬＳＩ
テスタで調べるしかなく、大変面倒であった。そこで、
ＬＳＩがプリント配線板上に実装された状態のままで、
ＬＳＩの内部トランジスタの特性を測定できるように、
ＬＳＩ内に測定専用のリングオシレータ等の測定手段を
内蔵したものが提供されている。
【０００４】リングオシレータとは、図４に示すように
、インバータセルを奇数段並べて閉ループを形成するよ
うに接続して最終段インバータの出力端を二股に分岐し
、一方の出力端を初段インバータの入力と接続するとと
もに、他方の出力端をモニタ用としたものであり、奇数
段のインバータによって発振した波形より、その発振周
波数を調べ、インバータ一段当りのスピードを検出する
ものである。
、インバータセルを奇数段並べて閉ループを形成するよ
うに接続して最終段インバータの出力端を二股に分岐し
、一方の出力端を初段インバータの入力と接続するとと
もに、他方の出力端をモニタ用としたものであり、奇数
段のインバータによって発振した波形より、その発振周
波数を調べ、インバータ一段当りのスピードを検出する
ものである。
【０００５】すなわち、図４に示す例において、７段で
１周期の時間Ａ＝１４ｎｓが得られた場合、インバータ
一段当りのｕｐとｄｏｗｎとの遅延時間の和は、平均１
４÷７＝２ｎｓとなる。
１周期の時間Ａ＝１４ｎｓが得られた場合、インバータ
一段当りのｕｐとｄｏｗｎとの遅延時間の和は、平均１
４÷７＝２ｎｓとなる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、ＬＳＩ内部にリング
オシレータを内蔵するという構成となっていたため、回
路本来の動作と無関係な測定手段であるリングオシレー
タの回路の分だけチップサイズが大きくなってしまうと
いう問題点があった。
うな従来の半導体装置にあっては、ＬＳＩ内部にリング
オシレータを内蔵するという構成となっていたため、回
路本来の動作と無関係な測定手段であるリングオシレー
タの回路の分だけチップサイズが大きくなってしまうと
いう問題点があった。
【０００７】このことは、近時における半導体集積回路
の高機能、高密度化の流れに逆らうものであり、専用の
リングオシレータを設けることは、非効率的であった。 ［目的］そこで本発明は、チップ面積の増大化を抑えつ
つ、必要に応じて内部素子の特性劣化等を調べることの
できる半導体装置を提供することを目的としている。
の高機能、高密度化の流れに逆らうものであり、専用の
リングオシレータを設けることは、非効率的であった。 ［目的］そこで本発明は、チップ面積の増大化を抑えつ
つ、必要に応じて内部素子の特性劣化等を調べることの
できる半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、動作モードの所定切り替え操作
に基づいて、動作状態を通常動作状態から所定の動作状
態に切り替える動作モード切替手段と、該動作モード切
替手段により動作状態の切り替えが行われた場合、予め
存在するスキャンパス中のインバータを奇数段接続して
閉ループをなし、内部スキャンパスを形成する内部スキ
ャンパス形成手段とを備え、前記奇数段のインバータ中
のいずれか１つのインバータ出力を外部に出力するとと
もに、該出力をモニタすることによって内部スキャンパ
スによるリングオシレート状態を検出するように構成し
ている。
は上記目的達成のため、動作モードの所定切り替え操作
に基づいて、動作状態を通常動作状態から所定の動作状
態に切り替える動作モード切替手段と、該動作モード切
替手段により動作状態の切り替えが行われた場合、予め
存在するスキャンパス中のインバータを奇数段接続して
閉ループをなし、内部スキャンパスを形成する内部スキ
ャンパス形成手段とを備え、前記奇数段のインバータ中
のいずれか１つのインバータ出力を外部に出力するとと
もに、該出力をモニタすることによって内部スキャンパ
スによるリングオシレート状態を検出するように構成し
ている。
【０００９】
【作用】本発明では、動作モード切替手段により動作状
態の切り替えが行われた場合、予め存在するスキャンパ
ス中のインバータが奇数段接続されて内部スキャンパス
が形成され、該内部スキャンパスの出力がモニタされる
ことによってリングオシレート状態が検出される。
態の切り替えが行われた場合、予め存在するスキャンパ
ス中のインバータが奇数段接続されて内部スキャンパス
が形成され、該内部スキャンパスの出力がモニタされる
ことによってリングオシレート状態が検出される。
【００１０】すなわち、半導体装置中で、通常、顧客が
必要とする論理の中で一鎖となっているパスが内部スキ
ャンパスとして活用されるため、チップ面積の増大化が
抑えられつつ、内部素子の特性劣化等が調べられる。
必要とする論理の中で一鎖となっているパスが内部スキ
ャンパスとして活用されるため、チップ面積の増大化が
抑えられつつ、内部素子の特性劣化等が調べられる。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体装置の一実施例を示す図で
あり、図１は本実施例の要部構成を示すブロック図、図
２はスキャンＦＦの論理等価回路例を示す回路図である
。
１，２は本発明に係る半導体装置の一実施例を示す図で
あり、図１は本実施例の要部構成を示すブロック図、図
２はスキャンＦＦの論理等価回路例を示す回路図である
。
【００１２】まず、構成を説明する。本実施例の半導体
装置は、大別して、スキャンフリップフロップ（以下、
スキャンＦＦという）１、アンドゲート２，３、ノアゲ
ート４、インバータ５，６、バッファアンプ７，８，９
からなる内部スキャンパスを有しており、スキャンＦＦ
１は、図２（ａ）に示すように、ＣＭＯＳ形式のパスト
ランジスタ回路１０〜１７、インバータ１８〜２５から
構成されている。
装置は、大別して、スキャンフリップフロップ（以下、
スキャンＦＦという）１、アンドゲート２，３、ノアゲ
ート４、インバータ５，６、バッファアンプ７，８，９
からなる内部スキャンパスを有しており、スキャンＦＦ
１は、図２（ａ）に示すように、ＣＭＯＳ形式のパスト
ランジスタ回路１０〜１７、インバータ１８〜２５から
構成されている。
【００１３】なお、図２（ｂ）〜（ｄ）は、動作切替手
段である、クロックＣＬＫ，ＡＣＫ，ＢＣＫを生成する
ための回路例を示すものであり、２６はノアゲート、２
７〜２９はインバータである。本実施例は、ＬＳＩの通
常の顧客が必要とする論理の中で一鎖となっているパス
を内部スキャンパスとして活用するものであり、本実施
例では、そのパスとしてスキャンＦ／Ｆ１がシリアルに
つながっているスキャンパスを活用するものである。
段である、クロックＣＬＫ，ＡＣＫ，ＢＣＫを生成する
ための回路例を示すものであり、２６はノアゲート、２
７〜２９はインバータである。本実施例は、ＬＳＩの通
常の顧客が必要とする論理の中で一鎖となっているパス
を内部スキャンパスとして活用するものであり、本実施
例では、そのパスとしてスキャンＦ／Ｆ１がシリアルに
つながっているスキャンパスを活用するものである。
【００１４】すなわち、スキャン出力を１つ分岐させ、
その分岐に対してインバートした信号がスキャン入力と
なるように設定するものであり、このため、通常の動作
を行う通常モードと、ＬＳＩの内部トランジスタの状態
を測定するためのリングオシレートモードと切り替えの
ための切替端子として制御端子が設けられている。次に
作用を説明する。
その分岐に対してインバートした信号がスキャン入力と
なるように設定するものであり、このため、通常の動作
を行う通常モードと、ＬＳＩの内部トランジスタの状態
を測定するためのリングオシレートモードと切り替えの
ための切替端子として制御端子が設けられている。次に
作用を説明する。
【００１５】まず、通常動作モード時においては、制御
端子には“Ｈ”が与えられ、アンドゲート２の一方端に
“Ｈ”が入力されるとともに、アンドゲート３の一方入
力端に“Ｌ”が入力され、アンドゲート２からの出力は
スキャンｉｎ端子からの入力レベルに応じた出力が得ら
れるとともに、アンドゲート３からの出力は“Ｌ”に固
定される。
端子には“Ｈ”が与えられ、アンドゲート２の一方端に
“Ｈ”が入力されるとともに、アンドゲート３の一方入
力端に“Ｌ”が入力され、アンドゲート２からの出力は
スキャンｉｎ端子からの入力レベルに応じた出力が得ら
れるとともに、アンドゲート３からの出力は“Ｌ”に固
定される。
【００１６】すなわち、スキャンｉｎ端子からの入力は
、インバータを介して初段のスキャンＦＦ１に入力され
るのと同様となり、４個のスキャンＦＦ１のパス、及び
バッファアンプ９を介してスキャンｏｕｔ端子から出力
される。次に、リングオシレートモード時においては、
制御端子に対して与えられる信号が“Ｈ”から“Ｌ”に
切り替えられ、スキャンパス方式で共通入力となってい
るクロックＣＬＫ，ＡＣＫ，ＢＣＫ等をリングオシレー
トのための条件、すなわち、図２（ｂ），（ｃ），（ｄ
）に示す回路において、‘ＣＫ’または‘ＩＨ’のいず
れかが“Ｈ”、‘Ａ’が“Ｈ”、‘Ｂ’が“Ｌ”となる
ように切り替えられる。
、インバータを介して初段のスキャンＦＦ１に入力され
るのと同様となり、４個のスキャンＦＦ１のパス、及び
バッファアンプ９を介してスキャンｏｕｔ端子から出力
される。次に、リングオシレートモード時においては、
制御端子に対して与えられる信号が“Ｈ”から“Ｌ”に
切り替えられ、スキャンパス方式で共通入力となってい
るクロックＣＬＫ，ＡＣＫ，ＢＣＫ等をリングオシレー
トのための条件、すなわち、図２（ｂ），（ｃ），（ｄ
）に示す回路において、‘ＣＫ’または‘ＩＨ’のいず
れかが“Ｈ”、‘Ａ’が“Ｈ”、‘Ｂ’が“Ｌ”となる
ように切り替えられる。
【００１７】すると、図３に示すように、スキャンＦ／
Ｆ１の入力端ＳＩから出力端Ｑまでの経路にはインバー
タが４段存在するパスとなり、図１に示すように、全体
として奇数段（この場合、１７段）のインバータによっ
て閉ループが形成されることになる。この結果、閉ルー
プが形成された状態において、図４に示すリングオシレ
ータが形成され、一定の周波数での発振が引き起こされ
る。
Ｆ１の入力端ＳＩから出力端Ｑまでの経路にはインバー
タが４段存在するパスとなり、図１に示すように、全体
として奇数段（この場合、１７段）のインバータによっ
て閉ループが形成されることになる。この結果、閉ルー
プが形成された状態において、図４に示すリングオシレ
ータが形成され、一定の周波数での発振が引き起こされ
る。
【００１８】すなわち、入力端子がある状態に固定され
、出力端子がモニタされることによって、例えば、プリ
ント配線板の実装容量に依存することなく、ＬＳＩ内の
トランジスタの特性、特に、スピード特性が容易に調べ
られる。このように本実施例では、ＬＳＩを実装した状
態のままで、入力数ピンに入力信号を与え、出力の１ピ
ンだけモニタすることによってスキャンパスを用いたＬ
ＳＩの内部トランジスタの特性劣化、及びスキャンパス
の不具合についての調査ができる。
、出力端子がモニタされることによって、例えば、プリ
ント配線板の実装容量に依存することなく、ＬＳＩ内の
トランジスタの特性、特に、スピード特性が容易に調べ
られる。このように本実施例では、ＬＳＩを実装した状
態のままで、入力数ピンに入力信号を与え、出力の１ピ
ンだけモニタすることによってスキャンパスを用いたＬ
ＳＩの内部トランジスタの特性劣化、及びスキャンパス
の不具合についての調査ができる。
【００１９】したがって、実装直後、または、ある一定
期間経った後のメンテナンス時等に内部トランジスタの
状態を調査することによりトランジスタの劣化程度を把
握できる。なお、上記実施例は、内部パスとしてスキャ
ンＦＦによるパスを利用した例について説明したが、こ
れに限らず、要は、通常の顧客が必要とする論理の中で
一鎖となっているパスであれば、どのようなパスであっ
ても利用できる。
期間経った後のメンテナンス時等に内部トランジスタの
状態を調査することによりトランジスタの劣化程度を把
握できる。なお、上記実施例は、内部パスとしてスキャ
ンＦＦによるパスを利用した例について説明したが、こ
れに限らず、要は、通常の顧客が必要とする論理の中で
一鎖となっているパスであれば、どのようなパスであっ
ても利用できる。
【００２０】
【発明の効果】本発明では、動作モード切替手段によっ
て動作状態の切り替えを行った場合、予め存在するスキ
ャンパス中のインバータを奇数段接続して内部スキャン
パスを形成し、該内部スキャンパスの出力をモニタする
ことによってリングオシレート状態を検出できる。
て動作状態の切り替えを行った場合、予め存在するスキ
ャンパス中のインバータを奇数段接続して内部スキャン
パスを形成し、該内部スキャンパスの出力をモニタする
ことによってリングオシレート状態を検出できる。
【００２１】したがって、チップ面積の増大化を抑えつ
つ、内部素子の特性劣化等を調べることができる。
つ、内部素子の特性劣化等を調べることができる。
【図１】本発明一実施例の半導体装置の要部構成を示す
ブロック図である。
ブロック図である。
【図２】スキャンＦＦの論理等価回路例を示す回路図で
ある。
ある。
【図３】動作モード切り替え時におけるスキャンＦＦを
示す波形図である。
示す波形図である。
【図４】リングオシレータを説明するための概略回路図
である。
である。
１ スキャンＦＦ
２，３ アンドゲート
４ ノアゲート
５，６ インバータ
７，８，９ バッファアンプ
１０〜１７ パストランジスタ回路１８〜２５
インバータ ２６ ノアゲート ２７〜２９ インバータ
インバータ ２６ ノアゲート ２７〜２９ インバータ
Claims (1)
- 【請求項１】 動作モードの所定切り替え操作に基づ
いて、動作状態を通常動作状態から所定の動作状態に切
り替える動作モード切替手段と、該動作モード切替手段
により動作状態の切り替えが行われた場合、予め存在す
るスキャンパス中のインバータを奇数段接続して閉ルー
プをなし、内部スキャンパスを形成する内部スキャンパ
ス形成手段と、を備え、前記奇数段のインバータ中のい
ずれか１つのインバータ出力を外部に出力するとともに
、該出力をモニタすることによって内部スキャンパスに
よるリングオシレート状態を検出することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03151581A JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03151581A JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372885A true JPH04372885A (ja) | 1992-12-25 |
| JP3140090B2 JP3140090B2 (ja) | 2001-03-05 |
Family
ID=15521648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03151581A Expired - Fee Related JP3140090B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140090B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
-
1991
- 1991-06-24 JP JP03151581A patent/JP3140090B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3140090B2 (ja) | 2001-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6853177B2 (en) | Semiconductor device with process monitor circuit and test method thereof | |
| US4495628A (en) | CMOS LSI and VLSI chips having internal delay testing capability | |
| KR100237504B1 (ko) | 프로세스 모니터링 회로 및 그 모니터링 방법 | |
| US20020084797A1 (en) | Parameter variation probing technique | |
| US5095267A (en) | Method of screening A.C. performance characteristics during D.C. parametric test operation | |
| US20080094053A1 (en) | Test circuits having ring oscillators and test methods thereof | |
| JP2760284B2 (ja) | 半導体集積回路装置 | |
| US3781670A (en) | Ac performance test for large scale integrated circuit chips | |
| US5039602A (en) | Method of screening A.C. performance characteristics during D.C. parametric test operation | |
| KR100381515B1 (ko) | 반도체 집적 회로 | |
| US7080302B2 (en) | Semiconductor device and test system therefor | |
| US6105153A (en) | Semiconductor integrated circuit and its evaluating method | |
| US6380785B2 (en) | Method and apparatus for eliminating shoot-through events during master-slave flip-flop scan operations | |
| US20020120895A1 (en) | Integrated circuit device having boundary scan register | |
| JPH04372885A (ja) | 半導体装置 | |
| US6408410B1 (en) | Method and apparatus for built in self-test of buffer circuits for speed related defects | |
| JP2728233B2 (ja) | 半導体論理回路 | |
| JP3052798B2 (ja) | 半導体装置 | |
| KR100224776B1 (ko) | 웨이퍼 번-인 시험 방법 | |
| JPH10160804A (ja) | スキャンセル | |
| JP2003057309A (ja) | 半導体集積回路装置 | |
| JPH1073642A (ja) | ディレー評価回路付き集積回路 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
| JPH11248797A (ja) | 半導体集積回路装置 | |
| JP2003084045A (ja) | 半導体集積回路の試験装置および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001128 |
|
| LAPS | Cancellation because of no payment of annual fees |