KR100381515B1 - 반도체 집적 회로 - Google Patents

Abstract

본 발명은 반도체 집적 회로를 보다 고정밀도로 상세하게 평가할 수 있도록 하고, 내부 논리 회로의 설계 영역의 감소 및 배치 배선 상의 제한의 증가를 억제하여 비용을 저감하는 반도체 집적 회로를 얻기 위한 것으로, 평가용 모니터 회로를 반도체 기판 상에 구비한 반도체 집적 회로에 있어서, 모니터 회로는 반도체 집적 회로의 입출력 버퍼 회로 영역의 입출력 제어 회로 영역(2)에 배치되어 있고, 지연 회로와, 지연 회로의 입력단과 테스터를 각각 접속된 출력단에 플립플롭 회로 및 캡쳐 플립플롭 회로를 구비하고 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 상보(相補)형 금속 산화막 반도체 소자(CMOS) 구조를 갖는 반도체 집적 회로(IC)에 관한 것으로, 특히, 반도체 집적 회로의 제조 프로세스의 특성 판정에 이용하기 위한 평가 전용의 모니터 회로를 구비한 반도체 집적 회로에 관한 것이다.

최근, CMOS-IC의 생산에서의 불량품 선별은 IC의 대규모화, 생산성 향상 등의 이유로, IC 테스터를 이용하여 실시되는 것이 주류를 이루고 있다. IC 테스터에 의한 불량품 선별 방법(테스트 방법)으로서는 여러 종류의 다양한 것이 알려져 있는데, 예컨대, 트랜지스터의 특성 및 배선(AL 배선)의 마무리 상태를 평가하는 방법의 하나로, IC의 동작 속도를 평가하는 방법이 알려져 있다. 이 IC의 동작 속도의 평가는 통상, 평가할 IC의 실제 동작 주파수 이상으로 기능 테스트를 실시하는 것이 바람직하다.

그러나, IC의 고속화, 고집적화에 따라서 IC 테스터의 능력, 실제 동작 주파수를 이용한 기능 테스트용의 테스트 벡터 작성에 따른 부하(작성의 난이도, 작성에 따른 시간 등), 작성한 테스트 벡터의 효과의 불명확성 등으로 인하여, 실제 동작 주파수를 이용한 기능 테스트를 실시하는 것이 매우 곤란하게 되었다. 이와 같은 고속, 고집적의 IC에도 대응할 수 있는 다른 방법으로서, IC 내의 복수 게이트 소자로 구성된 임의 경로(Path)의 데이터 신호 전파 시간(지연 시간)을 측정하는 방법이 알려져 있다.

이 지연 시간의 측정에는, IC의 내부 논리 회로의 임의 패스를 이용하는 경우와 IC 내부에 동작 속도 평가 전용의 지연 모니터 회로를 마련하는 경우가 있다. 이 방법에서는, 입력 데이터 신호가 이들 패스 또는 지연 모니터 회로를 경유하는데 소요되는 시간을 측정함으로써, 트랜지스터의 특성 및 배선(AL 배선)의 마무리 상태를 평가하여, 불량품을 판별한다. 도 19는 종래에서의 지연 모니터 회로의 회로 구성을 나타내는 도면이다.

이 지연 모니터 회로(50)는 데이터 신호 입력용 테스트 단자 IN에 접속된 입력 회로(51)와 데이터 신호 출력용 테스트 단자 OUT에 접속된 출력 회로(52)의 사이에 마련되며, 인버터 등의 복수 지연 소자(53)를 직렬 접속한 지연 회로(54)를 구비하고 있다. 이 지연 모니터 회로(50)를 이용하여 지연 시간을 측정할 때는, 데이터 신호 입력용 테스트 단자 IN으로부터 테스트용의 데이터 신호가 입력된다. 데이터 신호 입력용 테스트 단자 IN으로부터 입력된 데이터 신호는 입력 회로(51), 지연 회로(54) 및 출력 회로(52)를 거쳐 데이터 신호 출력용 테스트 단자 OUT으로부터 출력된다. 그리고, 입력 회로(51)로부터 출력 회로(52)까지의 데이터 신호 전송에 소요되는 시간이 지연 시간으로서 측정된다.

도 20은 종래에서의 다른 지연 모니터 회로의 회로 구성을 나타내는 도면이다. 이 지연 모니터 회로(56)는, 도 19에 도시한 지연 모니터 회로(50)의 구성에 더하여, 입력 회로(51)와 지연 회로(54)의 사이에 NAND 게이트(55)를 더 구비하고 있다. 그리고, NAND 게이트(55) 하나의 입력에 지연 회로(54)의 최종단의 출력을 귀환시킴으로써 링 오실레이터를 구성하고 있다. 이 지연 모니터 회로(56)에서는, 링 오실레이터의 발진 주파수를 측정함으로써 지연 시간을 평가한다.

도 21은 종래에서의 반도체 집적 회로(IC)의 칩 배치를 도시하는 도면이다. 이 IC는 내부 논리 회로가 배치된 내부 논리 회로 영역(61)과, 테스트 단자용의 입력 버퍼 회로 영역(63)과, 테스트 단자용의 출력 버퍼 회로 영역(64)과, 테스트 단자용의 입력 버퍼 회로 영역(63), 출력 버퍼 회로 영역(64) 이외의 입출력 버퍼 회로 영역(66)과, 각 입출력 버퍼 회로 영역에 마련된 패드(PAD)(65)를 구비하고 있다.

이 테스터를에서는, 도 19, 도 20에 도시한 입력 회로(51), 출력 회로(52)가 입력 버퍼 회로 영역(63), 출력 버퍼 회로 영역(64)에 각각 배치되고, 또한, 도 19, 도 20에 도시한 지연 모니터 회로(50) 또는 지연 모니터 회로(56)가 내부 논리 회로 영역(61) 내의 영역(62)에 배치된다. 그리고, 지연 시간의 평가는 이들 지연 모니터 회로(50) 또는 지연 모니터 회로(56)를 이용하여 행해지고 있다.

그러나, 상기 테스터를 지연 모니터 회로(50)를 이용한 반도체 집적 회로에 의하면, 측정된 지연 시간에는 입출력 회로(51),(52)에서의 지연 시간도 포함되기 때문에, 입출력 회로(51),(52)에서의 지연의 영향을 고려해야만 하기 때문에, 반도체 집적 회로 평가의 정밀도가 저하한다는 문제점이 있었다. 또한, 상기 종래에서의 지연 모니터 회로(56)(링 오실레이터)를 이용한 반도체 집적 회로에 의하면, 발진 주파수를 측정함으로써 지연 시간을 평가하기 때문에, P 채널 트랜지스터, N 채널 트랜지스터의 평균 동작 속도 평가밖에 할 수 없어, 즉, P 채널 트랜지스터, N 채널 트랜지스터 각각을 개별적으로 모니터링하는 것은 불가능하여, 상세한 프로세스 특성을 평가할 수 없다는 문제가 있었다.

또한, 상기 종래에서의 지연 모니터 회로(50)를 이용한 반도체 집적 회로 및 지연 모니터 회로(56)(링 오실레이터)를 이용한 반도체 집적 회로에 의하면, IC의 내부 논리 회로 영역 내에 지연 모니터 회로가 배치되기 때문에, 내부 논리 회로의 설계 영역이 감소하고, 배치 배선 상의 제한이 증가되며, 비용이 상승한다고 하는 문제점이 있었다. 또한, 지연 모니터 회로를 구성하는 소자가 내부 논리 회로 영역 내에 불균일하게 배치되기 때문에, 트랜지스터의 특성에 따른 속도에 대한 영향과 배선에 따른 속도에 대한 영향이 불명확하게 되어 반도체 집적 회로 평가의 정밀도가 저하한다는 문제점이 있었다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 반도체 집적 회로를 보다 고정밀도로 상세하게 평가할 수 있게 하고, 내부 논리 회로의 설계 영역의 감소 및 배치 배선 상의 제한의 증가를 억제하여 비용을 저감하는 반도체 집적 회로를 얻는 것을 목적으로 한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 2는 도 1에 도시한 실시예 1에 따른 입출력 버퍼 회로 영역의 개략 구성을 도시하는 도면,

도 3은 실시예 1에 따른 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 4는 실시예 1에 따른 지연 모니터 회로의 동작을 나타내는 타이밍 차트,

도 5는 실시예 1에 따른 지연 모니터 회로의 동작을 나타내는 타이밍 차트,

도 6은 실시예 1에 따른 다른 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 7은 실시예 1에 따른 또 다른 지연 모니터 회로의 회로 구성을 나타내는 도면,

도 8은 실시예 1에 따른 지연 모니터 회로의 동작을 설명하기 위한 설명도,

도 9는 실시예 1에 따른 다른 지연 모니터 회로의 동작을 설명하기 위한 설명도,

도 10은 실시예 1에 따른 또 다른 지연 모니터 회로의 동작을 설명하기 위한설명도,

도 11은 실시예 1에 따른 또 다른 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 12는 본 발명의 실시예 2에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 13은 본 발명의 실시예 3에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 14는 본 발명의 실시예 4에 따른 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 15는 실시예 4에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 16은 본 발명의 실시예 5에 따른 지연 모니터 회로의 회로 구성을 나타내는 도면,

도 17은 실시예 5에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 18은 본 발명의 실시예 6에 따른 반도체 집적 회로의 칩 배치를 도시하는 도면,

도 19는 종래에서의 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 20은 종래에서의 다른 지연 모니터 회로의 회로 구성을 도시하는 도면,

도 21은 종래에서의 반도체 집적 회로의 칩 배치를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 내부 논리 회로 영역 2 : 입출력 제어 회로 영역

2a~2g : 지연 모니터 회로

3a, 3b : 테스트 단자용 입력 버퍼 회로 영역

4, 4a, 4b : 테스트 단자용 출력 버퍼 회로 영역

5 : 지연 모니터 회로를 구성하는 소자가 배치되어 있는 입출력 버퍼 회로 영역

6 : 입출력 버퍼 회로 영역 7 : 패드

8 : 코너부 9a~9g : 지연 회로

11 : 입출력 제어 회로

12, 12a, 12b : 런쳐 플립플롭 회로(L-FF 회로)

13, 13a, 13b : 캡처 플립플롭 회로(C-FF 회로)

14, 15 : 테스트 단자용 입력 회로

16, 16a, 16b : 테스트 단자용 출력 회로

17 : 지연 소자 18 : NAND 게이트

19 : NOR 게이트 20 : AND 게이트

21 : OR 게이트 25 : 인버터

31a, 31b, 31c : 중간 데이터 신호용 캡처 플립플롭 회로

32a, 32b, 32c : 중간 데이터 신호용 출력 회로

33 : 중간 데이터 출력 단자용 출력 버퍼 회로 영역

34 : AL 배선 41 : 지연 모니터 회로 전원

42 : 지연 모니터 회로 전원 영역 43 : 내부 논리 회로 전원 영역

44 : 입출력 회로 전원 영역

상술한 과제를 해결하고, 목적을 달성하기 위해, 본 발명에 따른 반도체 집적 회로에서는, 평가용의 모니터 회로를 반도체 기판 상에 구비한 반도체 집적 회로에 있어서, 상기 모니터 회로는 반도체 집적 회로의 입출력 버퍼 회로 영역에 배치되어 있고, 지연 회로와, 상기 지연 회로의 입력단과 출력단에 각각 접속된 제 1 플립플롭 회로 및 제 2 플립플롭 회로를 갖는 것을 특징으로 한다.

본 발명에 따르면, 지연 회로의 입출력단에 플립플롭 회로를 갖는 모니터 회로를 입출력 버퍼 회로 영역에 마련하고 있다. 이에 따라, 입출력 회로에 의한 지연의 영향을 받지 않고, P 채널 트랜지스터, N 채널 트랜지스터 각각을 개별적으로 모니터링하는 것이 가능하게 되고, 또한, 내부 논리 회로 영역에 모니터 회로를 마련할 필요가 없게 된다.

본 발명에 따른 반도체 집적 회로에서는, 상기 모니터 회로가 복수개 또한 복수 종류이고, 각 종류의 모니터 회로가 각각 다른 종류의 지연 회로를 갖는 것을 특징으로 한다.

본 발명에 따르면, 서로 다른 종류의 지연 회로를 갖는 복수 종류의 모니터 회로를 마련하는 것에 의해, 하나의 반도체 집적 회로에서 여러 가지의 지연 회로에 의한 평가를 행할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 상기 모니터 회로가 상기 반도체 기판 상에 일주(一周)하도록 링 형상으로 되어 있는 것을 특징으로 한다.

본 발명에 따르면, 반도체 기판 상을 일주하도록, 링 형상으로 모니터 회로를 배치한다. 이에 따라, 한 변으로 구성하기보다도 긴 모니터 회로를 구성할 수 있고, 또한 입출력단의 제 1 플립플롭 회로 및 제 2 플립플롭 회로를 구동하기 위한 클록 신호의 사이클을 짧게 할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 상기 모니터 회로에 있어서, 상기 지연 회로의 도중으로부터 출력되고 있는 것을 특징으로 한다.

본 발명에 따르면, 모니터 회로의 지연 회로 도중으로부터 출력되는 것에 의해, 반도체 집적 회로 내의 트랜지스터 특성이나 배선 마무리의 편차를 평가할 수 있고, 또한, 복수의 모니터 회로를 구성하는 경우보다도 패키지의 테스트 단자를 작게 할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 상기 지연 회로를 구성하는 트랜지스터의 크기와 반도체 집적 회로의 내부 논리 회로를 구성하는 트랜지스터의 크기가 동일한 것을 특징으로 한다.

본 발명에 따르면, 지연 회로를 구성하는 트랜지스터의 크기가, 반도체 집적 회로의 내부 논리 회로를 구성하는 트랜지스터의 크기와 동일하게 되도록 한다. 이에 따라, 내부 논리 회로에 보다 가까운 조건으로 평가를 할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 상기 모니터 회로가 지연 회로간의 배선 길이가 서로 다른 복수 종류의 지연 회로를 갖는 것을 특징으로 한다.

본 발명에 따르면, 지연 소자간의 배선 길이가 서로 다른 복수 종류의 지연 회로를 모니터 회로에 마련하였다. 이에 따라, 배선 길이가 반도체 집적 회로의 속도에 주는 영향에 대한 평가를 행할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 상기 모니터 회로가 각 지연 소자간에 일정 길이의 배선을 부가한 지연 회로와 각 지연 회로간의 배선이 가장 짧게 되도록 구성한 지연 회로를 갖는 것을 특징으로 한다.

본 발명에 따르면, 각 지연 소자간에 일정 길이의 배선을 부가한 지연 회로와 각 지연 소자간의 배선이 가장 짧게 되도록 구성한 지연 회로를 모니터 회로에 마련하였다. 이에 따라, 배선 길이가 반도체 집적 회로의 속도에 주는 영향에 대한 평가를 행할 수 있다.

본 발명에 따른 반도체 집적 회로에서는, 반도체 집적 회로의 내부 논리 회로용의 전원 및 반도체 집적 회로의 입출력 버퍼 회로용의 전원과는 별도로 마련한 상기 모니터 회로용의 전원을 구비한 것을 특징으로 한다.

본 발명에 따르면, 반도체 집적 회로의 내부 논리 회로용의 전원 및 반도체 집적 회로의 입출력 버퍼 회로용의 전원과는 별도로 모니터 회로용의 전원을 마련하였다. 이에 따라, 모니터 회로에 대한 내부 논리 회로나 입출력 버퍼 회로로부터의 노이즈 등의 영향을 저감할 수 있다.

본 발명에 따르면 반도체 집적 회로에서는, 상기 모니터 회로용의 입출력 버퍼 회로 및 패드를 반도체 집적 회로의 코너부에 배치한 것을 특징으로 한다.

본 발명에 따르면, 모니터 회로용의 입출력 버퍼 회로 및 패드를 반도체 집적 회로의 코너부에 배치하는 것에 의해, 패키징 후의 평가를 불필요하게 한 경우, 패키지의 테스트 단자를 작게 할 수 있다.

이하, 본 발명에 따른 반도체 집적 회로의 실시예를 도면에 근거하여 상세하게 설명한다. 또, 본 발명은 이 실시예에 의해 한정되는 것은 아니다.

(실시예 1)

본 발명에 따른 실시예 1에 관한 반도체 집적 회로(IC)는 IC의 동작 속도 평가 전용의 지연 모니터 회로를, 내부 논리 회로 영역이 아닌 복수의 입출력 버퍼 회로 영역의 입출력 제어 회로 영역에 마련한 것으로, 지연 모니터 회로의 게이트 지연 회로의 입력단과 출력단에 각각 런처 플립플롭 회로(L-FF 회로), 캡처 플립플롭 회로(C-FF 회로)를 접속하고, 이들 플립플롭 회로를 동일 클록으로 동작시켜 입력 데이터 신호의 전파 속도를 측정할 수 있도록 한 것이다. 이하, 먼저, 실시예 1의 구성에 대하여 설명한다.

도 1은 본 발명의 실시예 1에 따른 IC의 칩 배치를 나타내는 도면이다. 이 IC는 내부 논리 회로가 배치된 내부 논리 회로 영역(1)과, 입출력 제어 회로가 배치된 입출력 제어 회로 영역으로서, 후술하는 지연 모니터 회로를 구성하는 소자가 더 배치된 입출력 제어 회로 영역(2)과, 테스트 단자용의 입력 회로가 배치된 입력 버퍼 회로 영역(3a),(3b)과, 테스트 단자용의 출력 회로가 배치된 출력 버퍼 회로 영역(4)과, 입출력 회로(입력 회로, 출력 회로 또는 쌍방향 회로)가 배치된 입출력 버퍼 회로 영역으로서, 입출력 제어 회로 영역(2)을 갖는 입출력 버퍼 회로영역(5)과, 입출력 버퍼 회로 영역(5) 이외의 통상의 입출력 버퍼 회로 영역(6)과, 각 입출력 버퍼 회로 영역에 마련된 패드(PAD)(7)와, IC 각 변의 코너부(8)를 구비하고 있다.

이 IC에서는, 내부 논리 회로 영역(1)에는 지연 모니터 회로가 마련되어 있지 않고, 입출력 버퍼 회로 영역(3a),(3b), (4) 및 (5)의 입출력 제어 회로 영역(2)에 지연 모니터 회로가 마련되어 있다. 즉, 입출력 제어 회로 영역(2)은 지연 모니터 회로가 배치된 지연 모니터 회로 영역으로 된다. 입출력 버퍼 회로 영역(3a),(3b),(4),(5)는 입력 버퍼 회로 영역(3a),(3b)과 출력 버퍼 회로 영역(4) 사이에 입출력 버퍼 회로 영역(5)을 위치하도록 하여, IC의 적어도 한 변에 마련된다. 또, 입출력 버퍼 회로 영역(3a),(3b),(4),(5)은 한 변의 일부이어도 되고, 복수 변에 걸쳐 있어도 된다. 즉, 지연 모니터 회로가 한 변의 일부의 입출력 버퍼 회로 영역에 배치되어 있어도 되고, 복수 변에 걸쳐 배치되어도 된다.

도 2는 도 1에 도시한 실시예 1에 따른 입출력 버퍼 회로 영역(3a),(3b),(4),(5)의 개략 구성을 도시하는 도면이다. 입력 버퍼 회로 영역(3a)에는 데이터 신호 입력용 테스트 단자 IN에 접속된 패드(7)와, 정전 보호 회로를 포함하고, 이 패드(7)에 입력 단자가 접속된 입력 회로(14)와, 런쳐 플립플롭 회로(L-FF 회로)(12)와, 입력 회로(14)의 출력 단자와 L-FF 회로(12)의 데이터 입력 단자 D1을 접속하는 입출력 제어 회로(11)가 마련되어 있다.

또한, 출력 버퍼 회로 영역(4)에는, 데이터 신호 출력용 테스트 단자 OUT에 접속된 패드(7)와, 정전 보호 회로를 포함하고, 이 패드(7)에 출력 단자가 접속된출력 회로(16)와, 캡처 플립플롭 회로(C-FF 회로)(13)와, 출력 회로(16)의 입력 단자와 C-FF 회로(13)의 데이터 출력 단자 Q2를 접속하는 입출력 제어 회로(11)가 마련되어 있다.

또한, 입력 버퍼 회로 영역(3b)에는, 클록 신호 입력용 테스트 단자 CLK에 접속된 패드(7)와, 정전 보호 회로를 포함하고, 이 패드(7)에 입력 단자가 접속된 입력 회로(15)와, L-FF 회로(12), C-FF 회로(13) 각각의 클록 입력 단자 T와 입력 회로(15)의 출력 단자를 접속하는 입출력 제어 회로(11)와, L-FF 회로(12)의 데이터 출력 단자 Q1과 C-FF 회로(13)의 데이터 입력 단자 D2 사이에 마련된 지연 회로를 구성하는 지연 소자(17)가 마련되어 있다.

또한, 입출력 버퍼 회로 영역(5)에는, 입출력용 단자 IP, OP에 접속된 패드(7)와, 정전 보호 회로를 포함하고, 이 패드(7)에 접속된 입출력 회로와, 이 입출력 회로와 내부 논리 회로를 접속하는 입출력 제어 회로(11)와, L-FF 회로(12)의 데이터 출력 단자 Q1과 C-FF 회로(13)의 데이터 입력 단자 D2의 사이에 마련된 지연 회로를 구성하는 지연 소자(17)가 마련되어 있다.

입력 회로(14)는 테스트용 데이터 신호를 입력하고, 입력 회로(15)는 테스트용 클록 신호를 입력한다. L-FF 회로(12)는 입력 회로(14)로부터의 데이터 신호 및 입력 회로(15)로부터의 클록 신호를 입력하고, 클록 신호의 타이밍에서 데이터 신호를 출력한다. 입출력 버퍼 회로 영역(3b),(5)의 입출력 제어 회로 영역에 배치된 지연 소자(17)는 직렬 접속되어 있고, L-FF 회로(12)로부터의 데이터 신호를 C-FF 회로(13)에 전송한다. C-FF 회로(13)는 지연 소자(17)로부터의 데이터 신호및 입력 회로(15)로부터의 클록 신호를 입력하고, 클록 신호의 타이밍에서 데이터 신호를 출력한다. L-FF 회로(12), C-FF 회로(13) 및 지연 소자(17)는 IC의 동작 속도 평가 전용의 지연 모니터 회로를 구성한다.

도 3은 실시예 1에 따른 지연 모니터 회로의 회로 구성을 나타내는 도면이다. 이 지연 모니터 회로(2a)는 동일 클록에 의해 동작하는 L-FF 회로(12), C-FF 회로(13)와, L-FF 회로(12)와 C-FF 회로(13) 사이에 복수의 지연 소자(17)를 직렬 접속한 지연 회로(9a)를 구비하고 있다. 이 지연 모니터 회로(2a)에서는, L-FF 회로(12)와 C-FF 회로(13)간의 데이터 신호 전송이 올바르게 행해지는지 여부를 검증하는 것에 의해 지연 회로(9a)의 지연 시간을 평가할 수 있다. 지연 회로(9a)의 지연 소자(17)는, 예컨대, 모두 인버터이어도 되고, NAND 게이트, AND 게이트, NOR 게이트, OR 게이트 등이어도 되며, 이들을 조합시켜도 된다.

이상의 구성에 있어서, 실시예 1의 동작에 대하여 설명한다. 실시예 1의 동작에 있어서, 지연 회로(9a)의 지연 시간의 평가, 즉 IC의 평가를 행하기 위한 데이터 신호 전송의 검증은 데이터 신호 입력용 테스트 단자 IN, CLK에 테스트용의 테스트 벡터(테스트용의 데이터 신호 및 클록 신호)를 입력하고, 데이터 신호 출력용 테스트 단자 OUT로부터의 출력 데이터 신호를 모니터링하여, 데이터 신호가 L-FF 회로(12)로부터 지연 회로(9a)를 거쳐 C-FF 회로(13)에 올바르게 전송되어 있는지 여부를 판정함으로써 행한다.

먼저, 데이터 신호 입력용 테스트 단자 IN에 입력된 데이터 신호는 입력 버퍼 회로 영역(3a)의 입력 회로(14), 입출력 제어 회로(11)를 경유하여 L-FF회로(12)의 데이터 입력 단자 D1에 입력된다. 또한, 클록 신호 입력용 테스트 단자 CLK에 입력된 클록 신호는 입력 버퍼 회로 영역(3b)의 입력 회로(15), 입출력 제어 회로(11)를 경유하여 L-FF 회로(12) 및 C-FF 회로(13)의 클록 입력 단자 T에 입력된다.

L-FF 회로(12)에서는, 클록 입력 단자 T에 입력된 클록 신호에 의해, 데이터 입력 단자 D1에 입력된 데이터 신호가 래치되고, 래치된 데이터 신호가 데이터 출력 단자 Q1로부터 출력된다. L-FF 회로(12)의 데이터 출력 단자 Q1로부터 출력된 데이터 신호는 입력 버퍼 회로 영역(3b)의 입출력 제어 회로 영역(2)에 마련된 지연 소자(17)에 입력되고, 또한, 복수의 입출력 버퍼 회로 영역(5)의 입출력 제어 회로 영역(2)에 마련된 지연 소자(17)를 순차 전파한다.

그리고, 복수의 지연 소자(17)로 이루어진 지연 회로(9a)를 통과한 데이터 신호는 C-FF 회로(13)의 데이터 입력 단자 D2에 입력되고, 클록 신호에 의해 래치된다. 래치된 데이터 신호는 C-FF 회로(13)의 데이터 출력 단자 Q2로부터 출력되고, 출력 버퍼 회로 영역(4)의 입출력 제어 회로(11), 출력 회로(16)를 경유하여 데이터 신호 출력용 테스트 단자 OUT로부터 외부로 출력된다. 이 데이터 신호를 모니터링하는 것에 의해, 지연 회로(9a)의 지연 시간의 평가 즉, IC의 평가를 행할 수 있다.

또, 이 IC 평가의 동작이 행해지고 있을 때에도, 입출력 버퍼 회로 영역(5)의 입출력 회로에 접속된 외부의 입출력 단자 IP, OP를 거쳐 신호의 입출력을 행하고, 내부 논리 회로와의 액세스가 가능하다. 입력 단자 IP에 입력되는 신호 및 출력 단자 OP로부터 출력되는 신호는 입출력 회로, 제어 회로 및 내부 입출력 단자 IC1, OC1을 경유하여 지연 소자(17)와는 관계없이 전송된다. 즉, 데이터 신호 입력용 테스트 단자 IN에 입력된 데이터 신호는 내부 논리 회로 영역(1)을 경유하지 않고, 입출력 버퍼 회로의 입출력 제어 회로 영역(2) 내를 전파 경유하여, 데이터 신호 출력용 테스트 단자 OUT로부터 출력된다.

다음에 도 4, 도 5의 타이밍 차트를 참조하여, 데이터 신호의 전송이 정상적으로 행해지는 경우 및 데이터 전송이 정상적으로 행해지지 않는 경우에서의 지연 모니터 회로(2a)의 동작에 대하여 설명한다. 도 4는 데이터 신호의 전송이 정상적으로 행해지는 경우의 지연 모니터 회로(2a)의 동작을 나타내는 타이밍 차트이다. 이 지연 모니터 회로(2a)의 동작에서는, 먼저, (i-1)주기(임의 주기)의 클록 신호(클록 입력 단자 T의 신호)의 상승에서 L-FF 회로(12)의 데이터 입력 단자 D1의 신호(논리 레벨 B)가 래치되고, L-FF 회로(12)의 데이터 출력 단자 Q1 신호의 논리 레벨이 A로부터 B로 변화한다.

다음에, 이 데이터 출력 단자 Q1의 신호(논리 레벨 B)는 지연 회로(9a)를 경유하여 C-FF 회로(13)의 데이터 입력 단자 D2에 전달된다. 여기서, 지연 회로(9a)를 신호가 전파 경유하는데 걸리는 시간(지연 시간)을 Td라고 하면, C-FF 회로(13)의 데이터 입력 단자 D2 신호의 논리 레벨은 (i-1)주기의 클록 신호의 상승으로부터 Td 후에 A로부터 B로 변화한다.

마찬가지로, L-FF 회로(12)의 데이터 출력 단자 Q1 신호의 논리 레벨은 i주기((i-1)주기의 다음 주기), (i+1)주기(i주기의 다음 주기)의 클록 신호의 상승에서, B로부터 C, C로부터 D로 변화한다. 이들 데이터 변화(논리 레벨의 변화)는 지연 회로(9a)를 경유하여 Td 후에 C-FF 회로(13)의 데이터 입력 단자 D2로 전달된다. 또, A, B, C, D는 하이 레벨 또는 로우 레벨의 논리 레벨이다.

한편, C-FF 회로(13)에서는 L-FF 회로(12)에서 이용되는 것과 동일한 클록 신호의 상승에서 데이터 입력 단자 D2의 신호를 래치하고, 래치한 신호를 데이터 출력 단자 Q2에 출력한다. 데이터 전송의 검증은 L-FF 회로(12)의 데이터 입력 단자 D1, 클록 입력 단자 T에 전술한 동작을 실행시키기 위한 데이터 신호, 클록 신호를 입력하고, C-FF 회로(13)의 데이터 출력 단자 Q2의 신호를 확인하는 것에 의해, 데이터가 정상적으로 전송되었는지 여부를 판정함으로써 행한다.

본 실시예에서는, C-FF 회로(13)의 데이터 입력 단자 D2 신호의 논리 레벨은 (i-1)주기의 클록 신호의 상승으로부터 Td 후, i주기의 클록 신호의 상승 전에 A로부터 B로 변화하고, 그 후, i주기의 클록 신호의 상승에서 데이터 입력 단자 D2의 신호(논리 레벨 B)가 래치되며, 데이터 출력 단자 Q2에 출력된다. i주기의 클록 신호의 상승 후, 데이터 출력 단자 Q2의 신호를 측정하고, 논리 레벨이 B인 것을 확인함으로써, 데이터 신호의 전송이 정상적으로 행해진 것을 확인할 수 있다.

즉, (i-1)주기에서의 L-FF 회로(12)의 데이터 입력 단자 D1 신호의 논리 레벨을 기대값(EXPECT)으로 하고, i주기의 클록 신호의 상승 후에서의 C-FF 회로(13)의 데이터 출력 단자 Q2 신호의 측정 결과(STROBE)가 기대값과 일치하는지 여부를 판정한다. 본 예에서는, 지연 회로(9a)의 지연 시간 Td가 클록 신호의 1주기보다도 짧기 때문에, 기대값과 측정 결과가 일치하여, 데이터 신호의 전송이 정상적으로 행해졌다고 판정된다.

도 5는 데이터 신호의 전송이 정상적으로 행해지지 않은 경우의 지연 모니터 회로(2a)의 동작을 나타내는 타이밍 차트이다. 이 지연 모니터 회로(2a)의 동작에서는, 클록 신호의 주기가 지연 회로(9a)의 지연 시간 Td보다도 짧기 때문에, C-FF 회로(13)의 데이터 입력 단자 D2 신호의 논리 레벨이 (i-1) 주기의 클록 신호의 상승으로부터 Td 후에 A로부터 B로 변화하기 전에, i주기의 클록 신호가 상승한다. 이에 따라, 논리 레벨 A의 신호가 i주기의 클록 신호의 상승에서 래치되게 되고, 데이터 출력 단자 Q2에는 논리 레벨 A의 신호가 출력되게 된다.

그리고, i주기의 클록 신호의 상승 후, 데이터 출력 단자 Q2의 신호가 측정되고, 논리 레벨 B가 없는 것이 확인되어, 데이터 신호의 전송이 정상적으로 행해지지 않았다고 판정된다. 이 예에서는, 지연 회로(9a)의 지연 시간 Td이 클록 신호의 1주기보다도 길기 때문에, 기대값과 측정 결과가 일치하지 않아, 데이터 신호의 전송이 정상적으로 행해지지 않았다고 판정된다. 즉, 올바른 데이터 신호의 전송이 행해지는 최소의 클록 신호의 주기가 지연 회로(9a)의 지연 시간 Td와 거의 일치하는 것으로 된다.

이와 같이, 지연 모니터 회로(2a)를 구비한 IC에서는, 지연 모니터 회로(2a)에 입력하는 클록 신호를 변화시켜 데이터 신호의 전송이 정상적으로 행해졌는지 여부를 판정함으로써, IC의 동작 속도를 평가할 수 있다. 즉, 클록 신호가 짧아도 정상적인 데이터 신호 전송이 가능하면, IC의 동작 속도가 빠르고, 트랜지스터(Tr)의 특성 및 배선(AL 배선)의 마무리 상태도 양호하다고 판단할 수 있다.

또한, 일반 고객 측에 대하여 IC의 동작 속도를 보증하는 테스트 규격이 있는 경우, 클록 신호의 주기를 이 테스트 규격에 맞추어 설정하고, 데이터 신호의 전송이 정상적으로 행해졌는지 여부를 판정함으로써, 불량품(제조 프로세스 성능이 낮고, 동작 속도가 느린 IC)의 판별을 행할 수 있다. 또한, 이들 동작 속도 평가는 모든 IC에 대하여 행할 수 있고, 모든 IC의 트랜지스터 특성 및 배선의 마무리 상태를 평가할 수 있기 때문에, IC의 신뢰성을 향상시킬 수 있다.

다음에, 지연 모니터 회로(2a)의 지연 회로(9a)의 구성을 변경한 경우의 동작에 대하여 설명한다. 지연 회로(9a)는 인버터만을 접속한 것이어도 되고, 도 6에 도시하는 바와 같이, 4입력의 NAND 게이트(18)와 인버터(25)를 교대로 접속한 것(지연 회로(9b))이어도 되며, 도 7에 도시하는 바와 같이, 4입력의 NOR 게이트(19)와 인버터(25)를 교대로 접속한 것(지연 회로(9c))이어도 된다. 예컨대, 인버터만을 접속한 지연 회로(9a)에서는, 도 8에 도시하는 바와 같이, 동작하는 N 채널 트랜지스터, P 채널 트랜지스터의 비가 1 대 1로 된다.

한편, 4입력의 NAND 게이트(18)와 인버터(25)를 교대로 접속한 지연 회로(9b)에서는, 전송하는 데이터 신호를 하이(H) 레벨로 한 경우, 도 9에 도시하는 바와 같이, 동작하는 N 채널 트랜지스터, P 채널 트랜지스터의 비가 4 대 1로 된다. 즉, 보다 정밀도 좋게 N 채널 트랜지스터의 특성을 측정할 수 있다. 또한, 4입력의 NOR 게이트(19)와 인버터(25)를 교대로 접속한 지연 회로(9c)에서는, 전송하는 데이터 신호를 로우(L) 레벨로 한 경우, 도 10에 도시하는 바와 같이, 동작하는 N 채널 트랜지스터, P 채널 트랜지스터의 비가 1 대 4로 된다. 즉, 보다 정밀도 좋게 P 채널 트랜지스터의 특성을 측정할 수 있다.

또한, 도 11에 도시하는 바와 같이, 4입력의 AND 게이트와 4입력의 OR 게이트를 교대로 접속한 것(지연 회로(9d))을 이용한 경우는, 전송하는 데이터 신호의 논리 레벨을 전환함으로써(로우 레벨, 하이 레벨을 전환하는 것에 의해), 하나의 지연 회로(9d)에 의해, 동작하는 N 채널 트랜지스터, P 채널 트랜지스터의 비를 전환할 수 있다. 이에 따라, 하나의 지연 회로(9d)에 의해, N 채널 트랜지스터, P 채널 트랜지스터 각각의 특성을 정밀도 좋게 측정할 수 있다. 또, 지연 회로의 구성은 특정되지 않으며, 각종 구성의 지연 회로를 이용함으로써, 동작하는 N 채널 트랜지스터, P 채널 트랜지스터의 비를 변환하여, N 채널 트랜지스터, P 채널 트랜지스터 각각의 특성을 상세하게 측정할 수 있다.

상술한 바와 같이, 실시예 1에 의하면, 지연 회로를 플립플롭 사이에 끼워 구성했으므로, 입출력 버퍼의 지연 영향을 고려하지 않고 동작 속도를 측정할 수 있으며, 또한, 지연 회로의 구성을 변경하는 것만으로 P 채널 트랜지스터, N 채널 트랜지스터의 평균 동작 속도만이 아닌, P 채널 트랜지스터, N 채널 트랜지스터 각각의 동작 속도의 측정도 가능하게 되기 때문에, 보다 고정밀도이고 또한 상세하게 프로세스 특성을 평가할 수 있다.

또한, 지연 모니터 회로를 입출력 버퍼 회로 영역의 입출력 제어 회로 영역에 배치함으로써, 종래에는 지연 모니터 회로가 배치되어 있던 부분의 내부 논리 회로 영역을, 내부 논리 회로를 위해 사용할 수 있기 때문에, 내부 논리 회로의 설계, 배치 배선 시의 제한 사항을 완화시킬 수 있다. 즉, 지연 모니터 회로의 배치배선을 의식하지 않고 내부 논리 회로를 설계할 수 있다. 또한, 지연 모니터 회로의 지연 소자간의 배선을 어느 정도 일정하게 할 수 있기 때문에, 배선 길이의 편차에 따른 측정에 대한 영향을 저감시켜, 트랜지스터 특성에 따른 동작 속도에 대한 영향을 평가할 수 있다.

여기서, 지연 모니터 회로(2a)에 접속된 입출력 회로(14),(15),(16) 및 이들 패드를 IC의 코너부(8)에 배치하도록 하여도 된다. 이에 따라, IC 동작 속도에 대한 불량 선별 등의 테스트에만 사용되고 일반 고객 측에서는 사용되지 않는 경우의 테스트 단자를 IC 패키지에 마련할 필요가 없게 되어, IC 패키지의 핀을 삭감할 수도 있다. 또한, 지연 모니터 회로를 구성하는 트랜지스터의 크기와 내부 논리 회로를 구성하는 트랜지스터의 크기가 달라도 되지만, 이들을 동일하게 함으로써, 실제의 내부 논리 회로에 보다 가까운 조건으로 동작 속도의 측정을 행할 수 있어, 내부 논리 회로의 특성을 보다 정확하게 평가할 수 있다.

(실시예 2)

본 발명에 따른 실시예 2는 복수 종류의 복수개의 지연 모니터 회로를 입출력 버퍼 회로 영역의 입출력 제어 회로 영역에 배치한 것이다. 이하, 실시예 2의 구성 및 동작에 대하여 설명한다. 도 12는 본 발명의 실시예 2에 따른 IC 칩 배치를 도시하는 도면이다. 또, 기본적인 구성에 대하여, 도 1과 동일 부분에는 동일 부호를 붙여 그 설명을 생략하고, 서로 다른 부분에 대하여만 설명한다. 이 IC에서는, IC의 각 4변의 입출력 버퍼 회로 영역 각각에 다른 종류의 지연 모니터 회로가 마련되어 있다. 또한, 각 변마다 테스트 단자용 입출력 회로(14),(15),(16)가 마련된 테스트 단자용 입출력 버퍼 회로 영역(3a),(3b),(4)이 마련되고, 지연 모니터 회로를 구성하는 소자가 마련된 입출력 버퍼 회로 영역(5)이 마련되어 있다.

각 변의 입출력 버퍼 회로 영역에 마련되는 지연 모니터 회로는 특별히 한정되지는 않는다. 예컨대, 인버터만으로 이루어지는 지연 회로(9a)를 갖는 지연 모니터 회로(2a)와, 4입력의 NAND 게이트(18)와 인버터(25)를 교대로 접속한 지연 회로(9b)를 갖는 지연 모니터 회로(2b)와, 4입력의 NOR 게이트(19)와 인버터(25)를 교대로 접속한 지연 회로(9c)를 갖는 지연 모니터 회로(2c)와, 4입력의 AND 게이트와 4입력의 OR 게이트를 교대로 접속한 지연 회로(9d)를 갖는 지연 모니터 회로(2d)를 마련하도록 하여도 된다.

또한, 동일 종류의 지연 모니터 회로를 복수 마련하여도 된다. 또한, 4변의 입출력 버퍼 회로 영역이 아닌, 3변 또는 2변의 입출력 버퍼 회로 영역에 지연 모니터 회로를 마련하여도 된다. 또한, 1변에 지연 모니터 회로를 복수 마련하여도 된다. 그리고, 복수의 변에 걸쳐 지연 모니터 회로를 마련하여도 된다. 이들 복수 종류의 복수개의 지연 모니터 회로는 각각 독립된 구성으로 되어 있고, 각각 개별적으로 동작시켜, 각각 개별적으로 평가를 행할 수 있다. 또, 각각의 지연 모니터 회로의 동작에 대해여는 실시예 1의 지연 모니터 회로의 동작과 마찬가지이므로, 그 설명을 생략한다.

전술한 바와 같이, 실시예 2에 의하면, 실시예 1의 효과에 더하여, 하나의 IC 각변의 입출력 버퍼 회로 영역에 복수 종류의 지연 모니터 회로를 마련했기 때문에, 하나의 IC에서 복수 종류의 지연 모니터 회로에 의한 평가를 행할 수 있어, 보다 고정밀도 또한 상세한 IC의 평가를 행할 수 있다는 효과를 더 갖는다.

(실시예 3)

본 발명에 따른 실시예 3은 전술한 실시예 1에 있어서, 지연 모니터 회로를, IC 4변의 입출력 버퍼 회로 영역에 걸쳐 링형상으로 마련한 것이다. 이하, 실시예 3의 구성 및 동작에 대하여 설명한다. 도 13은 본 발명의 실시예 3에 관한 IC 칩 배치를 도시하는 도면이다. 또, 기본적인 구성에 대하여, 도 1과 동일 부분에는 동일 부호를 부여하여 그 설명을 생략하고, 다른 부분에 대해서만 설명한다.

이 IC에서는, IC 주위 4변 모든 입출력 버퍼 회로 영역의 입출력 제어 회로 영역(2)에 걸쳐 지연 모니터 회로(2e)가 링 형상으로 마련되어 있다. 지연 모니터 회로(2e)는 실시예 1의 지연 모니터 회로(2a~2f)와 마찬가지 구성의 것을 IC 주위에 링 형상으로 배치한 것이다. 이 IC에서는, 지연 모니터 회로(2e)를 구성하는 소자가 배치된 입출력 제어 회로 영역(2)을 갖는 입출력 버퍼 회로 영역(5)이, IC 주위 4변에 걸쳐 링 형상으로 배치되고, 테스트 단자용 입출력 회로가 배치된 입출력 버퍼 회로 영역(3a),(3b),(4)가 인접하여 마련된다.

입출력 버퍼 회로 영역(3a),(3b),(4)가 인접하여 마련, 즉, L-FF 회로(12)와 C-FF 회로(13)가 인접하여 마련되게 되기 때문에, L-FF 회로(12), C-FF 회로(13)에 입력되는 클록 신호의 배선 배치를 짧게 할 수 있다. 또한, 이 IC는, 실시예 1의 IC와 마찬가지의 동작을 행한다. IC의 평가 시에는, 테스트용 데이터 신호가 IC내를 링 형상으로 전파 경유되게 된다.

전술한 바와 같이, 실시예 3에 의하면, 실시예 1의 효과에 더하여, 클록 신호의 배선 사이클을 길게 할 필요가 없게 되기 때문에, 배선의 배치 용량에 의한 클록 신호의 지연을 저감할 수 있고, 보다 정확한 지연 시간의 측정을 행할 수 있으며 또한, 지연 모니터 회로 자신의 배선도 용이하게 된다는 효과를 갖는다.

(실시예 4)

본 발명에 따른 실시예 4는, 실시예 3에 있어서, 지연 모니터 회로 도중의 데이터 신호를 취출하여 모니터링할 수 있도록 한 것이다. 이하, 먼저, 실시예 4의 구성에 대하여 설명한다. 도 14는 본 발명의 실시예 4에 따른 지연 모니터 회로의 회로 구성을 도시하는 도면이고, 도 15는 실시예 4에 따른 IC의 칩 배치를 도시하는 도면이다. 또, 기본적인 구성은 실시예 1, 실시예 3과 마찬가지이므로, 도 3, 도 13과 동일 부분에 대하여는 동일 부호를 붙여 그 설명을 생략하고, 다른 부분에 대하여만 설명한다.

이 지연 모니터 회로(2f)는 실시예 1의 지연 회로(9a) 대신에, IC의 둘레를 일주하도록 지연 회로(9a)를 길게 구성한 지연 회로(9f)를 구비하고 있다. 또한, 지연 모니터 회로(2f)의 중간(도중)의 데이터 신호를 취출하기 위한 적어도 하나의 중간 데이터 신호용 C-FF 회로(31a~31c)가 마련되어 있다. 중간 데이터 신호용 C-FF 회로(31a~31c)는, 지연 회로(9f)의 지연 소자간으로부터의 데이터 신호를 데이터 입력 단자(DA~DC)로부터 입력받고, L-FF 회로(12), C-FF 회로(13)에 입력되는것과 동일 클록 신호를 클록 입력 단자 T로부터 입력받아, 입력된 클록 신호의 타이밍에서 데이터 신호를 중간 데이터 신호용 출력 회로(32a~32c)에 출력한다.

중간 데이터 신호용 출력 회로(32a~32c)는 중간 데이터 신호용 C-FF 회로(31a~31c)와 중간 데이터 신호용 테스트 단자 TAP1~TAP3의 사이에 마련되고, 중간 데이터 신호용 C-FF 회로(31a~31c)로부터의 신호를 중간 데이터 신호용 테스트 단자 TAP1~TAP3에 출력한다. 데이터 신호를 취출하는 지연 소자간의 위치는 특정되지 않지만, 각 변 종단(終端)의 지연 소자간으로부터 중간 데이터 신호를 취출하도록 한다. 즉, 도 15에 도시하는 바와 같이, IC 각변의 종단에 중간 데이터 신호용 출력 회로(32a~32c)가 마련된 중간 데이터 신호 출력 단자용 출력 버퍼 회로 영역(33)을 마련하도록 한다. 이에 따라, 지연 시간의 측정을 각 변마다 행할 수 있다.

이상의 구성에 있어서 실시예 4의 동작에 대하여 설명한다. 실시예 4의 동작은 실시예 3의 동작과 마찬가지이고, 테스트용의 데이터 신호가 지연 모니터 회로(2f)를 전파 경유하여 IC를 일주한다. 전파 도중의 데이터 신호는 각 변의 종단에서 각각 중간 데이터 신호용 C-FF 회로(31a~31c)에 입력되고, L-FF 회로(12), C-FF 회로(13)에서 이용되는 것과 동일 클록 신호에 의해 래치되며, 중간 데이터 신호용 출력 회로(32a~32c)를 거쳐 중간 데이터 신호용 테스트 단자 TAP1~TAP3으로부터 외부로 출력된다. 즉, 클록 신호의 주기를 변경함으로써, 각 포인트 또는 전체의 지연 측정을 행하는 것이 가능하게 되어, 각 변의 지연 시간 평가가 가능하게 된다.

전술한 바와 같이, 실시예 4에 따르면, 실시예 1, 실시예 3의 효과에 더하여, 지연 모니터 회로의 중간(도중)의 데이터 신호를 취출하여 지연 시간을 측정할 수 있도록 하고, 지연 모니터 회로를 IC의 둘레에 링 형상으로 마련하여, 4변 종단의 입출력 버퍼 회로 영역으로부터 중간 데이터 신호를 취출하기 때문에, 예컨대, 각 변에서의 지연 소자수 및 지연 소자간의 배선 길이를 균일하게 하면, IC 내에서의 트랜지스터 특성이나 배선 마무리 상태의 편차를 평가할 수 있다는 효과를 갖는다.

또한, 데이터 신호 입력용 테스트 단자 1개에 대해 복수의 데이터 신호 출력용 테스트 단자가 대응하게 되기 때문에, 4변 각각의 지연 모니터 회로를 마련하는 경우보다도 테스트 단자수를 감소시킬 수 있다. 또, 실시예 1과 같이 링 형상이 아닌 지연 모니터 회로의 중간 데이터 신호를 취출하도록 하여도 되고, 실시예 2와 같이 복수의 지연 모니터 회로를 마련하여, 이들 지연 모니터 회로의 전체 부분 또는 일부의 지연 모니터 회로에 대하여 중간의 데이터 신호를 취출하도록 하여도 된다. 또한, 입출력 회로(14),(15),(16)와 함께, 이 중간 데이터 신호용 출력 회로(32a~32c)를 코너부(8)에 배치하여도 된다. 이에 따라, IC의 동작 속도에 대한 불량 선별 등의 테스트에만 사용되고 일반 고객 측에서의 실제 동작에서는 사용되지 않는 경우의 테스트 단자를 IC의 패키지에 마련할 필요가 없게 되어, IC 패키지의 핀 수를 삭감할 수 있다.

(실시예 5)

본 발명에 따른 실시예 5는, 실시예 3에 있어서, 지연 소자간의 배선 길이가 서로 다른 복수 종류의 지연 회로를 마련하도록 한 것이다. 이하, 먼저, 실시예 5의 구성에 대하여 설명한다. 도 16은 본 발명의 실시예 5에 따른 지연 모니터 회로의 회로 구성을 도시하는 도면이고, 도 17은 실시예 5에 따른 IC의 칩 배치를 도시하는 도면이다. 또, 기본적인 구성은 실시예 1, 실시예 3과 마찬가지이므로, 도 3, 도 13과 동일 부분에 대해서는 동일 부호를 부여하여 그 설명을 생략하고, 다른 부분에 대하여만 설명한다.

이 지연 모니터 회로(2g)는 실시예 1의 지연 회로(9a) 대신에, IC의 둘레를 일주하도록 지연 회로(9a)를 길게 구성한 지연 회로(9e),(9g)를 구비하고 있다. 지연 회로(9e)의 각 지연 소자간의 배선은 매우 짧게 되도록 마련되어 있다. 한편, 지연 회로(9g)의 각 지연 소자간의 배선에는, 일정 길이를 갖는 용장의 AL 배선(34)이 부가되어 있다. 즉, 지연 회로(9e),(9g)의 지연 소자 간의 배선 길이는 서로 달라지게 된다. 또한, 지연 모니터 회로(2g)는 L-FF 회로(12), C-FF 회로(13) 대신에, 2개의 지연 회로(9e),(9g)에 대응하는 L-FF 회로(12a),(12b) 및 C-FF 회로(13a),(13b)를 구비하고 있다.

L-FF 회로(12a), C-FF 회로(13a)는 지연 회로(9e)의 입력단, 출력단에 배치되고, L-FF 회로(12b), C-FF 회로(13b)는 지연 회로(9g)의 입력단, 출력단에 배치된다. L-FF 회로(12a), C-FF 회로(13a), L-FF 회로(12b), C-FF 회로(13b)는 각각 동일한 클록 신호가 입력되고, 이 동일 클록 신호에 의해 래치를 행한다. 또, 지연 모니터 회로(2g)에 마련되는 지연 회로의 수는 특별히 한정되지 않고, 또 서로 다른 배선 길이를 갖는 지연 회로를 마련하도록 하여도 된다. 이 경우는 L-FF, C-FF도 각각 지연 회로에 대응하는 수로 된다.

또한, 이 IC는 테스트 단자용 출력 회로(16) 대신에, C-FF 회로(13a),(13b)에 대응하는 테스트 단자용 출력 회로(16a),(16b)를 구비하고 있다. 그리고, 테스트 단자용 출력 버퍼 회로 영역(4a),(4b)의 2개로 된다. 출력 회로(16a),(16b)는 C-FF 회로(13a),(13b)로부터의 데이터 신호를 데이터 신호 출력용 테스트 단자 OUTA, OUTB로 출력한다.

이상의 구성에 있어서, 실시예 5의 동작에 대하여 설명한다. L-FF 회로(12a), 지연 회로(9e) 및 C-FF 회로(13a)는 실시예 3과 마찬가지의 동작을 행하고, 테스트 단자용 출력 회로(16a)를 거쳐 데이터 신호를 외부로 출력한다. 또한, L-FF 회로(12b), 지연 회로(9g) 및 C-FF 회로(13b)도 실시예 3과 마찬가지의 동작을 행하고, 테스트 단자용 출력 회로(16b)를 거쳐 데이터 신호를 외부로 출력한다. 여기서, 지연 회로(9g)를 통과하는 데이터 신호의 지연 시간은 부가된 AL 배선(34)의 영향에 의해, 지연 회로(9e)를 통과하는 데이터 신호의 지연 시간에 비하여 커지게 된다. 이들 지연 시간을 측정하여, 비교함으로써, AL 배선이 IC의 동작 속도에 미치는 영향에 대하여 평가할 수 있다.

상술한 바와 같이, 실시예 5에 의하면, 실시예 1, 실시예 3의 효과에 더하여, 또한 지연 소자간을 서로 다른 배선 길이의 AL 배선으로 접속한 복수 종류의 지연 회로를 마련하고, 이들 지연 회로를 동일 클록으로 동작시키도록 했기 때문에, AL 배선이 IC의 동작 속도에 미치는 영향을 평가할 수 있다는 효과를 얻는다. 또, 실시예 1과 같이 링 형상이 아닌 지연 모니터 회로에 지연 소자간의 배선 길이가 서로 다른 복수 종류의 지연 회로를 마련하도록 하여도 되고, 실시예 2와 같이 복수의 지연 모니터 회로를 마련하고, 이들 지연 모니터 회로의 전부 또는 일부의 지연 모니터 회로에 대하여 지연 소자간의 배선 길이가 다른 복수 종류의 지연 회로를 마련하도록 하여도 된다.

(실시예 6)

본 발명에 따른 실시예 6은 실시예 1 내지 실시예 5에 있어서, IC의 내부 논리 회로용 전원 및 IC의 입출력용 전원과는 별도로 지연 모니터 회로용 전원을 마련한 것이다. 이하, 본 실시예의 구성 및 동작에 대하여 설명한다. 도 18은 본 발명의 실시예 6에 따른 IC의 칩 배치를 나타내는 도면이다.

이 IC에는, 내부 논리 회로 및 입출력 회로와는 별도로, 지연 모니터 회로에 전력을 공급하는 지연 모니터 회로(41)가 마련되고, 내부 논리 회로용 내부 논리 회로 전원 영역(43), 입출력 회로용 입출력 회로 전원 영역(44)과는 별도로, 지연 모니터 회로용 지연 모니터 회로 전원 영역(42)이 마련되어 있다. 예컨대, 지연 모니터 회로가 링 형상으로 마련되어 있는 경우에는, 지연 모니터 회로 전원 영역(42)도 링 형상으로 마련되는 것으로 된다. 지연 모니터 회로의 구성 및 동작은 실시예 1 내지 실시예 5와 마찬가지이다.

상술한 바와 같이, 실시예 6에 의하면, 실시예 1 내지 실시예 5의 효과에 더하여, 지연 모니터 회로용 전원이 내부 논리 회로, 입출력 회로를 동작시키는 전원과는 별도로 마련되어 있으므로, 내부 논리 회로나 입출력 회로로부터의 노이즈를 포함한 영향을 억제하여 지연 모니터 회로를 동작시킬 수 있고, 보다 정확한 IC의 평가가 가능하게 된다는 효과를 갖는다.

이상 설명한 바와 같이, 본 발명에 따르면, 지연 회로의 입출력단에 플립플롭 회로를 갖는 모니터 회로를 입출력 버퍼 회로 영역에 마련하고 있다. 이에 따라, 입출력 회로에 의한 지연의 영향을 받지 않고 P 채널 트랜지스터, N 채널 트랜지스터 각각을 개별적으로 모니터링하는 것이 가능하게 되며, 또한, 내부 논리 회로 영역에 모니터 회로를 마련할 필요가 없게 되기 때문에, 보다 고정밀도이고 상세한 반도체 집적 회로의 평가가 가능하게 되고, 내부 논리 회로의 설계 영역의 감소 및 배치 배선 상의 제한 증가를 억제하여 비용을 저감할 수 있게 된다는 효과를 갖는다.

본 발명에 따르면, 다른 종류의 지연 회로를 갖는 복수 종류의 모니터 회로를 마련하는 것에 의해, 하나의 반도체 집적 회로에 있어서 여러 가지의 지연 회로에 의한 평가를 행할 수 있기 때문에, 더욱 상세한 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 반도체 기판 상을 일주하도록, 링 형상으로 모니터 회로를 배치한다. 이에 따라, 한 변으로 구성하는 것보다도 긴 모니터 회로를 구성할수 있고, 또한, 클록 신호의 사이클을 짧게 할 수 있기 때문에, 보다 정밀도가 높은 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 모니터 회로의 지연 회로 도중으로부터의 출력을 취출하기 위해, 반도체 집적 회로 내의 트랜지스터 특성이나 배선 마무리 상태의 편차를 평가할 수 있고, 보다 상세한 반도체 집적 회로의 평가를 행할 수 있으며, 또한, 패키징 후의 평가를 필요로 하지 않는 경우, 패키지의 테스트 단자를 복수의 모니터 회로를 구성하는 경우보다도 적게 할 수 있다는 효과를 갖는다.

본 발명에 따르면, 지연 회로를 구성하는 트랜지스터의 크기를, 반도체 집적 회로의 내부 논리 회로를 구성하는 트랜지스터의 크기와 동일하게 되도록 한다. 이에 따라, 내부 논리 회로에 보다 가까운 조건으로 평가를 행할 수 있기 때문에, 보다 정밀도가 높은 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 지연 소자간의 배선 길이가 다른 복수 종류의 지연 회로를 모니터 회로에 마련하였다. 이에 따라, 배선 길이가 반도체 집적 회로의 속도에 미치는 영향에 대한 평가를 행할 수 있기 때문에, 보다 상세한 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 각 지연 소자간에 일정 길이의 배선을 부가한 지연 회로와 각 지연 소자간의 배선이 최단으로 되도록 구성한 지연 회로를 모니터 회로에 마련하였다. 이에 따라, 배선 길이가 반도체 집적 회로의 속도에 주는 영향에 대한 평가를 행할 수 있기 때문에, 보다 상세한 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 반도체 집적 회로의 내부 논리 회로용의 전원 및 반도체 집적 회로의 입출력 버퍼 회로용의 전원과는 별도로 모니터 회로용 전원을 마련하였다. 이에 따라, 모니터 회로에 대한 내부 논리 회로나 입출력 버퍼 회로로부터의 노이즈 등의 영향을 저감할 수 있기 때문에, 보다 정밀도가 높은 반도체 집적 회로의 평가를 행할 수 있다는 효과를 갖는다.

본 발명에 따르면, 모니터 회로용의 입출력 버퍼 회로 및 패드를 반도체 집적 회로의 코너부에 배치하기 때문에, 패키지 후의 평가를 필요로 하지 않는 경우, 패키지의 테스트 단자를 적게 할 수 있다는 효과를 갖는다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 평가용 모니터 회로를 갖고, 입출력 버퍼 영역 및 내부 논리 회로 영역을 반도체 기판 상에 구비한 반도체 집적 회로에 있어서,

   상기 모니터 회로는 지연 회로와, 상기 지연 회로의 입력단에 접속되는 제 1 플립플롭 회로와, 상기 지연 회로의 출력단에 접속되는 제 2 플립플롭 회로를 구비하며,

   상기 모니터 회로를 상기 입출력 버퍼 영역에 배치하는 것

   을 특징으로 하는 반도체 집적 회로.
2. 제 1 항에 있어서,

   상기 모니터 회로는 복수개, 복수 종류이고, 각 종류의 모니터 회로는 각각 다른 종류의 지연 회로를 갖는 것을 특징으로 하는 반도체 집적 회로.
3. 제 1 항에 있어서,

   상기 모니터 회로는 상기 반도체 기판 상을 일주하도록 링 형상으로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.