JP2872138B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にリングオシレータ回路を同一半導体基板上に
搭載する半導体集積回路に関する。

【０００２】

【従来の技術】最近、半導体プロセスの微細化に伴い、
半導体デバイスが急速に高速化しており、より高速で高
精度な設計が必要となってきている。従って、半導体集
積回路の動作保証を行うために半導体集積回路のテスト
を高精度で行う必要がある。

【０００３】そこで、ゲートアレイ、セルベースＩＣな
どＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉ
ｃ ＩＣ）のテストを高精度で行うため、テスタを用い
てＡＳＩＣの交流特性を測定する方法が半導体製造ライ
ンで行われている。

【０００４】この方法は、大きく分けて２つの方法が知
られており、第１の方法は回路設計者が設計した回路を
用い、この回路の入力端子から出力端子までの遅延時間
を測定する方法であり、第２の方法は、半導体製造メー
カが回路設計者に提供しているＮＡＮＤ，ＮＯＲ，フリ
ップフロップなどの基本セルを用いて遅延時間を専用に
測定する回路を用意する方法である。

【０００５】第１の方法は、回路構成が製品毎に多種多
様であり、かつＭＯＳトランジスタのスレッシュホール
ド電圧や他のパラメータが大きくばらつくため、遅延値
の保証規格値を決定するのは容易でなく、またこの保証
規格値を決定する方法を誤ると、ＡＳＩＣの歩留まりが
低下してしまうという問題がある。

【０００６】第２の方法としては、インバータ、ＮＡＮ
Ｄ，ＮＯＲなどの基本セルを奇数段直列に接続し、この
出力を最初の基本セルの入力端子に帰還して発振させ入
力波形のなまりを波形成形するリングオシレータ回路が
広く用いられている。

【０００７】このリングオシレータ回路を用いて遅延時
間を測定する方法は、第１の方法で問題となった製品毎
に測定すべき遅延時間が大きく異なるという問題が無
く、リングオシレータ回路を構成する基本セルの段数を
固定化することにより、一定した発振周波数が得られる
ため、容易に半導体製造ラインの工程能力を反映した遅
延値の保証規格値を決定することが出来る。

【０００８】従来のリングオシレータ回路を用いた遅延
時間測定回路は、図６に示すようにリングオシレータ回
路１と、リングオシレータ回路１の発振を制御するＮＡ
ＮＤゲート７から構成される発振制御回路２と、インバ
ータ８を偶数段直列に接続したゲート遅延回路３と、ボ
ンディングパッド４及び４’と、発振制御入力バッファ
５と、発振モニター出力バッファ６とから構成される。

【０００９】次に、従来のリングオシレータ回路１を用
いた遅延時間測定回路の基本動作について説明する。

【００１０】ＡＳＩＣの外部端子からボンディングパッ
ド４に入力する制御信号ａがロウレベルのとき、発振制
御回路２を構成するＮＡＮＤゲート７の一方のゲートが
ロウレベルに固定されるため、ＮＡＮＤゲート７の出力
信号ｂはハイレベルに固定される。従って、この場合リ
ングオシレータ回路１は発振動作を停止し、消費電流も
流れない。すなわち、制御信号ａは、リングオシレータ
回路１の発振周波数を測定する場合だけハイレベルと
し、他の場合についてはロウレベルに固定する。

【００１１】次に、発振制御信号ａをハイレベルとする
とＮＡＮＤゲート７の一方のゲートはハイレベル、他方
のゲートはゲート遅延回路３の出力信号ｃによって、ハ
イレベル又はロウレベルとなるため、ＮＡＮＤゲート７
の出力信号ｂは、信号ｃの変化によりハイレベル又はロ
ウレベルに変化する。従って、ＮＡＮＤゲート７及びゲ
ート遅延回路３を構成するインバータ８は、奇数段の基
本セルからなる帰還回路を構成し、ＮＡＮＤゲート７及
びインバータ８の遅延時間とゲート遅延回路３のインバ
ータ段数によって決まる発振周波数で発振する。また、
ＮＡＮＤゲート７又はインバータ８の遅延値は、リング
オシレータ回路１の発振周波数から容易に求めることが
出来る。

【００１２】発振モニター出力バッファ６は、リングオ
シレータ回路１の発振出力を入力としボンディングパッ
ド４’に出力する。従って、ボンディングパッド４’に
接続する外部端子（図示せず）をテスタで観測すること
により、ＡＳＩＣの内部回路の遅延時間に連動している
リングオシレータ回路１の発振周波数を測定することが
できる。

【００１３】図６に示す従来のリングオシレータ回路１
を用いた遅延時間測定回路をもとにゲートアレイ基板上
に形成した遅延時間測定回路の公知例が、特開平３−２
２８３５３号公報及び実開昭６３−１２８７３５号公報
に開示されている。特開平３−２２８３５３号公報に記
載されているゲートアレイ装置を図７を参照して説明す
ると、９はゲートアレイチップ、１０は基本セル列、１
１は入出力バッファ領域、１２はリングオシレータ回路
１を構成する基本セル列、１３は遅延測定回路の入力バ
ッファ部、１４は遅延測定回路の出力バッファ部、１
５，１６は、ゲートアレイチップ９のコーナー部であ
る。

【００１４】遅延測定回路の入力バッファ部及び出力バ
ッファ部をチップ上の４角に配置し、リングオシレータ
回路１を内部基本セル列のうち、最上段の列又は最下段
の列を使って配置している。

【００１５】リングオシレータ回路１を基本セル列１０
に配置し、基本セル間を配線する方法としてマニュアル
設計で行う方法と、計算機を用いた自動設計で行う方法
とがある。マニュアル設計の場合、基本セルは基本セル
列の中で比較的均一に配置され、基本セル間を接続する
配線長も短いため、基本セルの出力に付加されるアルミ
配線容量や配線抵抗は一定となり、リングオシレータ回
路１の発振周波数はゲートアレイの製品毎の設計に依存
せず、一定に保てるというメリットがある。

【００１６】しかしながら、基本セル列の中でリングオ
シレータ回路１が配置された領域には、回路設計者が設
計した回路素子を配置することが出来ず、回路素子の配
置効率を低下させてしまうという問題がある。

【００１７】一方、計算機を用いた自動設計の場合、短
時間で基本セルの配置と基本セル間の配線が行えるとい
うメリットがあるが、基本セルが基本セル列１０の任意
の場所に配置され、かつ基本セル間を接続するアルミ配
線の長さが一定にならず、ゲートアレイの製品毎に異な
るアルミ配線容量や配線抵抗がリングオシレータ回路１
を構成する基本セルの出力に付加されるため、ゲート遅
延回路３の遅延時間が一定とならずゲートアレイの製品
毎にリングオシレータ回路の発振周波数が異なってしま
う。

【００１８】また、実開昭６３−１２８７３５公報に開
示されている従来例では、発振制御入力バッファ５と発
振モニター出力バッファ６は、特開平３−２２８３５３
号公報と同様にボンディングパッドの内側に位置するチ
ップ外部領域に配置し、ゲート遅延回路３と発振制御回
路２から構成されるリングオシレータ回路１をマスター
スライス方式で予めチップ外部領域に形成している。こ
の場合、マスタースライス基板上に形成されたリングオ
シレータ回路１の発振周波数は、マスタースライスの製
品に依存せず常に一定であり、さらにリングオシレータ
回路１を構成する基本セルは内部領域を使用しないた
め、内部セルアレイを有効に使用できるという特徴があ
る。

【００１９】

【発明が解決しようとする課題】上述したように、リン
グオシレータ回路１を基本セル列１０に配置した特開平
３−２２８３５３号公報に記載されている遅延時間測定
回路は、リングオシレータ回路１が占有する基本セル列
１０の領域に回路素子を配置することが出来ないので、
実質的に配置可能な基本セル数が減少するだけでなく、
既に基本セル列１０に配置されているリングオシレータ
回路１を回避して回路素子を基本セル列１０に配置しな
ければならず、レイアウト設計の自由度が低下し、回路
素子の未配置や未配線が発生し易くなる。

【００２０】また、計算機を用いた自動設計によりリン
グオシレータ回路１をレイアウトした場合、リングオシ
レータ回路１を構成するインバータ、ＮＡＮＤなどの基
本セルは、レイアウト設計の度に基本セル列１０の任意
の位置に配置され、さらに基本セル間を接続する配線の
配線長も製品毎に変化してしまう。従って、配線に付随
する配線容量や配線抵抗も変化し、リングオシレータ回
路１の発振周波数が製品毎に変化し、発振周波数のテス
ト規格値を決めるのが困難である。

【００２１】また、実開昭６３−１２８７３５号公報に
記載されている遅延時間測定回路は、リングオシレータ
回路１を半導体チップコーナー部又はボンディングパッ
ドの内側のチップ外部領域に位置する小面積の領域に配
置しているため、半導体チップ内の製造ばらつきを十分
把握できないという問題がある。

【００２２】例えば、インバータの論理しきい値のチッ
プ内製造ばらつきをモニターする場合、ウェハーサイズ
を６インチ（＝２５．４ｍｍ×６）とし、チップサイズ
を１５ｍｍ□、６インチウェハー面内におけるインバー
タの論理しきい値のばらつきを絶対値で１５％と仮定す
ると、チップ内でのインバータの論理しきい値のばらつ
きは、１５％×１５ｍｍ÷（２５．４ｍｍ×６）≒１．
５％となる。また、リングオシレータ回路１のレイアウ
ト面積を０．１５ｍｍ□とすると、この領域におけるイ
ンバータの論理しきい値のばらつきは、１５％×０．１
５ｍｍ÷（２５．４ｍｍ×６）≒０．０１％となる。こ
れにより、リングオシレータ回路１は、半導体チップの
一部領域をモニターするに過ぎず、半導体チップ内の遅
延ばらつきを把握できないことがわかる。

【００２３】このため、本発明の目的は回路素子を配置
する半導体チップの内部領域を使用することなく、遅延
時間を測定することが可能な半導体集積回路を提供する
ことにある。

【００２４】また、本発明の他の目的は、製品に依存し
ない一定の遅延時間を発生する半導体集積回路を提供す
ることにある。

【００２５】さらに、本発明の他の目的は、半導体チッ
プ内の遅延時間のばらつきをモニターすることができる
半導体集積回路を提供することにある。

【００２６】

【課題を解決するための手段】そのため、本発明による
半導体集積回路は、半導体基板上の端側に設けられた複
数のボンディングパッドと、これらのボンディングパッ
ドの内側に配置された複数の入出力バッファと、これら
入出力バッファの配列方向に沿って入出力バッファの内
側に配置された発振制御リング配線とを備え、前記入出
力バッファを構成する回路素子間を配線することにより
入力信号を反転して出力する反転回路を偶数個接続した
ゲート遅延回路と前記ボンディングパッドから入力する
制御信号を前記発振制御リング配線に出力する発振制御
入力バッファと前記制御信号により活性化されたとき前
記ゲート遅延回路の出力信号を反転して出力する発振制
御回路とを構成する半導体集積回路において、前記ゲー
ト遅延回路を偶数個順次接続して遅延回路列を構成し、
この遅延回路列の最後の前記ゲート遅延回路の出力端を
前記発振制御回路の入力端に接続し、前記発振制御回路
の出力端を前記遅延回路列の最初の前記ゲート遅延回路
の入力端に接続してリングオシレータ回路を構成し、前
記発振制御リング配線と前記発振制御入力バッファの出
力端及び前記発振制御回路の入力端をそれぞれ接続し、
前記発振制御入力バッファの出力信号により前記リング
オシレータ回路の発振を制御することを特徴としてい
る。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２８】図１は、本発明の第１の実施の形態を示す
半導体チップの概略図、図２は図１の領域２３に対応す
る回路を構成する素子の配置と配線の情報を配慮して表
現した回路図である。

【００２９】本実施の形態による半導体集積回路は、図
１に示すように、半導体チップ１００の内部領域に内部
セル１９を格子状に配置し、その周囲に入出力バッファ
１８を固定して配置し、この入出力バッファ１８を構成
するトランジスタや抵抗などの素子の一部を用いて、こ
れらの素子間を配線することにより回路を形成した発振
制御入力バッファ２０と発振モニター出力バッファ２１
を配置し、さらにその外側にボンディングパッド１７を
配置している。

【００３０】内部セル１９と入出力バッファ１８の間に
発振制御リング配線２４を半導体チップ１００を一周す
るように配置し、入出力バッファ１８を構成する素子の
一部を用いて、これらの素子間を配線することにより形
成したゲート遅延回路２５を入出力バッファ１８の内部
セル１９に近い位置に配置し、同様に発振制御入力バッ
ファ２０の内側にもゲート遅延回路２５を配置する。発
振モニター出力バッファ２１が形成されている入出力バ
ッファ１８には、入出力バッファ１８を構成する素子の
一部を用いて発振制御回路２２を配置する。

【００３１】また、水平方向の遅延回路２５と垂直方向
の遅延回路２５の４つのコーナー部Ａには、遅延回路２
５どうしを接続する配線が配置されており、このため、
発振制御リング配線２４に沿って配置された遅延回路２
５と、１つの発振制御回路２２と、コーナー部Ａに配置
された４つの配線（図示せず）により、リングオシレー
タ回路１を構成する。

【００３２】さらに、発振モニター出力バッファ２１の
内側に配置され、発振制御リング配線２４と配線２７で
接続された発振制御回路２２と、発振制御リング配線２
４に配線２６で接続された発振制御入力バッファ２０と
によりリングオシレータ回路１の発振を制御する。

【００３３】また、発振制御入力バッファ２０と、発振
モニター出力バッファ２１及び発振制御回路２２の配置
位置は、これらの回路が入出力バッファ１８に配置され
ている素子間を配線することにより形成されるので、図
１に示す位置に限らず入出力バッファ１８が配置されて
いる位置ならば任意の位置に配置することが出来る。従
って、回路動作上使用しない入出力バッファ１８を用い
ることにより、半導体集積回路の外部ピンを増やすこと
なく、リングオシレータ回路１を制御し、かつ発振出力
をモニターすることができる。

【００３４】発振制御回路２２とゲート遅延回路２５の
レイアウト面積はそれぞれ、入出力バッファ１８、発振
制御入力バッファ２０又は発振モニター出力バッファ２
１のレイアウト面積に比べ０．８％程度と小さく、半導
体チップ１００のチップサイズが実用的な最小サイズで
ある４ｍｍ□の場合においても、発振制御回路２２とゲ
ート遅延回路２５のそれぞれの面積を加算した面積が半
導体チップ１００に占める面積比は高々０．２％程度と
僅かであり、半導体チップ１００の面積を増やすことな
く、リングオシレータ回路１及びこれを用いた遅延時間
測定回路を半導体チップ上に搭載することが出来る。

【００３５】次に本発明の実施の形態の半導体集積回路
について、図２を参照してより詳しく説明する。なお、
図１に示す領域に対応する回路素子及び配線には、図１
の対応する参照数字に’を付して対応関係を明確にして
ある。

【００３６】リングオシレータ回路１の単位遅延回路を
構成するゲート遅延回路２５’は、２つのインバータ２
８と、水平又は垂直方向に隣接するゲート遅延回路２
５’に信号を伝える信号配線３０Ａ及び３０Ｂとから構
成される。

【００３７】また、発振制御回路２２’は、ＮＡＮＤゲ
ート２９と、ゲート遅延回路２５’と同様に水平又は垂
直方向に隣接するゲート遅延回路２５’に信号を伝える
信号配線３１Ａ及び３１Ｂとから構成され、信号配線３
１Ａ及び３１Ｂは隣接するゲート遅延回路２５’内の信
号配線３０Ａ及び３０Ｂと自動的に接続されるように設
計される。

【００３８】次に、発振制御回路２２’の動作について
説明すると、ボンディングパッド１７から発振制御入力
バッファ２０’に入力した発振制御信号は、発振制御リ
ング配線２４’に伝達し、さらに発振制御回路２２’を
構成するＮＡＮＤゲート２９の１つの入力端子に入力し
て、リングオシレータ回路１の発振を制御する。また、
リングオシレータ回路１の発振信号は、インバータ３２
と発振モニター出力バッファ２１’を介して半導体集積
回路の外部端子に接続するボンディングパッド１７に出
力する。従って、テスタを用いて、外部端子を観測する
ことによりリングオシレータの発振出力をテストするこ
とができる。

【００３９】本発明の実施の形態では、ゲート遅延回路
２５を半導体チップ１００を一周するように配置するの
で、半導体チップ１００の左辺、右辺及び上辺、下辺そ
れぞれで異なる４つの遅延値を取り込んでテストするこ
とができる。

【００４０】なお、発振制御入力バッファ２０’は、抵
抗又はトランジスタによって通常ロウレベルにクランプ
されているので、発振制御入力バッファ２０’に入力信
号が入ってこない場合、リングオシレータ回路１の発振
は自動的に停止するように設計される。

【００４１】本発明の実施の形態では、リングオシレー
タ回路１を構成するゲート遅延回路２５が入出力バッフ
ァ１８の一部を用いて構成され、ゲート遅延回路２５ど
うしを接続する配線も半導体チップ１００の基板上に最
小長となるように、固定的に設けられているので、配線
に起因する遅延が製品毎に変化し、製品毎にゲート遅延
回路２５の遅延値が異なることにより、リングオシレー
タ回路１の発振周波数が変動するという問題はない。

【００４２】次に、図３及び図４を参照して本発明の第
２の実施の形態について説明する。

【００４３】図３は、本発明の第２の実施の形態を示す
半導体チップの概略図、図４は図３の領域３３に対応す
る回路を構成する素子の配置と配線の情報を配慮して表
現した回路図である。

【００４４】本発明の実施の形態による半導体集積回路
は、半導体チップ１１０の下辺１１１に沿って、入出力
バッファ１８と、ゲート遅延回路２５と、発振制御回路
２２と、発振制御入力バッファ２００と、発振モニター
出力バッファ２１０と、配線２６，２７とが配置されて
いる。

【００４５】ゲート遅延回路２５は、垂直方向に隣接し
て２段構成で配置されるが、図４からわかるように各々
のインバータの向きは逆方向にレイアウトされている。
また、第１の実施の形態と同様に、半導体チップ１１０
を一周して発振制御リング配線２４が配置され、上辺と
左辺及び右辺には入出力バッファ１８が配置されてい
る。

【００４６】２段構成からなるゲート遅延回路２５の配
列で、外側（ボンディングパッド１７に近い方）のゲー
ト遅延回路２５の配列では、右方向から左方向に向かっ
てインバータ２８及び配線３０Ａ，３０Ｂを介して左端
に信号が伝達し、配線３４を介して内側のゲート遅延回
路２５に信号が伝達すると、今度は左方向から右方向に
向かってインバータ２８及び配線３０Ａ，３０Ｂを介し
てＮＡＮＤゲート２９のゲートに信号が伝達する。ＮＡ
ＮＤゲート２９の他のゲートに接続する信号配線２７’
がハイレベルとすると、ＮＡＮＤゲート２９の１つのゲ
ートに接続している信号配線３１Ａからの信号は、ＮＡ
ＮＤゲート２９の出力に伝達し、信号配線３１Ｂを介し
て隣接するゲート遅延回路２５に伝達する。

【００４７】このように、内側のゲート遅延回路２５を
左方向から右方向に向かって信号が伝達し、右端のゲー
ト遅延回路２５に信号が伝達すると、配線３４と対にな
っている配線（図示せず）を介して、内側のゲート遅延
回路２５から外側のゲート遅延回路２５に信号が伝達す
る。従って、偶数個のインバータ２８と１つのＮＡＮＤ
ゲート２９からなるリングオシレータ回路１が形成され
発振を行う。

【００４８】本実施の形態では、リングオシレータ回路
１を形成するのに、下辺に配置されている入出力バッフ
ァ１８を用い、上辺と右辺及び左辺に配置されている入
出力バッファ１８を用いないので、入出力バッファ１８
内に配置されている素子を用いて、素子数を多く必要と
する特殊バッファを使用する場合、この特殊バッファを
半導体チップの上辺と右辺１１２及び左辺の任意の入出
力バッファ１８を用いて配置することが出来るという利
点がある。

【００４９】次に、図５を参照して本発明の第３の実施
の形態について説明する。

【００５０】図５は、本発明の第３の実施の形態を示す
半導体チップの概略図である。

【００５１】本実施の形態による半導体集積回路は、半
導体チップ１２０の下辺１１１と右辺１１２の一部に沿
って、入出力バッファ１８と、ゲート遅延回路２５と、
発振制御回路２２と、発振制御入力バッファ２００と、
発振モニター出力バッファ２１０と、配線２６，２７と
が配置されており、本発明の第２の実施の形態でゲート
遅延回路２５を右辺１１２の一部に延長した構成となっ
ている。

【００５２】従って、下辺１１１に沿ったゲート遅延回
路２５は垂直方向に隣接して２段構成で配置され、右辺
１１２に沿ったゲート遅延回路２５は水平方向に隣接し
て２段構成で配置され、コーナー部Ｂには、下辺１１１
に沿って配置された遅延回路２５のうちの右端の遅延回
路２５と、右辺１１２に沿って配置された遅延回路２５
のうちの下端の遅延回路２５とを接続する配線が設けら
れている。

【００５３】本実施の形態に於いても、第２の実施の形
態と同様に特殊バッファを使用する場合、半導体チップ
の上辺と左辺及び右辺１１２の一部の任意の入出力バッ
ファ１８を用いて特殊バッファを配置することが出来る
という利点がある。

【００５４】なお、第２の実施の形態を半導体チップの
他の辺にまで適用してもよい。例えば、半導体チップの
上辺、下辺１１１、右辺１１２、左辺それぞれに独立に
本発明の第２の実施の形態を適用したリングオシレータ
回路を配置してもよい。この場合、半導体チップの上
辺、下辺１１１、右辺１１２、左辺近傍の遅延値をそれ
ぞれ独立にモニターすることができるという利点があ
る。

【００５５】

【発明の効果】以上説明したように、本発明による半導
体集積回路は、内部セルを使用せずにリングオシレータ
回路を構成するので、内部セル全てを回路素子として用
いることが出来る。また、発振制御回路とゲート遅延回
路を入出力バッファ内に設けることが出来るように、従
来の入出力バッファを変更することによる面積の増加も
ごく僅かである。

【００５６】また、従来の半導体集積回路に搭載されて
いるリングオシレータ回路は、製品毎に発振周波数が異
なり、発振周波数のテスト規格を決めることが困難であ
ったが、本発明の半導体集積回路に搭載されているリン
グオシレータ回路においては、半導体チップのチップサ
イズが決まれば、リングオシレータ回路を構成するゲー
ト遅延回路の個数及び配置、さらにゲート遅延回路どう
しを接続する配線及びゲート遅延回路と発振制御回路を
接続する配線がそれぞれ最適に設計されているので、リ
ングオシレータ回路の発振周波数は製品によらず一定と
なり、発振周波数のテスト規格を容易に決めることが出
来る。

【００５７】さらに、発明の半導体集積回路に搭載され
ているリングオシレータ回路は、半導体チップのボンデ
ィングパッドに沿った広い領域に配置されているので、
半導体チップ内で変動するゲート遅延値を正確にモニタ
ーすることが出来る。

【００５８】また、発振制御入力バッファと、発振モニ
ター出力バッファ及びこの発振モニター出力バッファと
同一入出力バッファ内で形成されている発振制御回路の
配置位置は、入出力バッファが配置されている位置なら
ば任意の位置に配置することが出来る。従って、回路動
作上使用しない入出力バッファを用いることにより、半
導体集積回路の外部ピンを増やすことなく、リングオシ
レータ回路を制御し、かつ発振出力をモニターすること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す半導体チップ
の概略図である。

【図２】図１の領域２３に対応する回路を構成する素子
の配置と配線の情報を配慮して表現した回路図である。

【図３】本発明の第２の実施の形態を示す半導体チップ
の概略図である。

【図４】図３の領域３３に対応する回路を構成する素子
の配置と配線の情報を配慮して表現した回路図である。

【図５】本発明の第３の実施の形態を示す半導体チップ
の概略図である。

【図６】制御回路付きリングオシレータ回路を備える遅
延時間測定回路の回路図である。

【図７】従来の半導体チップの概略図である。

【符号の説明】

１ リングオシレータ回路 ２，２２，２２’ 発振制御回路 ３，２５，２５’ ゲート遅延回路 ４，４’，１７ ボンディングパッド ５，２０，２０’，２００，２００’ 発振制御入力
バッファ ６，２１，２１’，２１０，２１０’ 発振モニター
出力バッファ ７，２９ ＮＡＮＤゲート ８，２８，３１，３２ インバータ ９ ゲートアレイチップ １０ 基本セル列 １１ 入出力バッファ領域 １２ リングオシレータ回路を構成する基本セル列 １３ 遅延測定回路の入力バッファ部 １４ 遅延測定回路の出力バッファ部 １５，１６ ゲートアレイチップのコーナー部 １８ 入出力バッファ １９ 内部セル ２４，２４’ 発振制御リング配線 １００，１１０，１２０ 半導体チップ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上の端側に設けられた複数の
   ボンディングパッドと、これらのボンディングパッドの
   内側に配置された複数の入出力バッファと、これら入出
   力バッファの配列方向に沿って入出力バッファの内側に
   配置された発振制御リング配線とを備え、 前記入出力バッファを構成する回路素子間を配線するこ
   とにより入力信号を反転して出力する反転回路を偶数個
   接続したゲート遅延回路と前記ボンディングパッドから
   入力する制御信号を前記発振制御リング配線に出力する
   発振制御入力バッファと前記制御信号により活性化され
   たとき前記ゲート遅延回路の出力信号を反転して出力す
   る発振制御回路とを構成する半導体集積回路において、 前記ゲート遅延回路を偶数個順次接続して遅延回路列を
   構成し、この遅延回路列の最後の前記ゲート遅延回路の
   出力端を前記発振制御回路の入力端に接続し、前記発振
   制御回路の出力端を前記遅延回路列の最初の前記ゲート
   遅延回路の入力端に接続してリングオシレータ回路を構
   成し、 前記発振制御リング配線と前記発振制御入力バッファの
   出力端及び前記発振制御回路の入力端をそれぞれ接続
   し、前記発振制御入力バッファの出力信号により前記リ
   ングオシレータ回路の発振を制御することを特徴とする
   半導体集積回路。
2. 【請求項２】 前記ゲート遅延回路は、前記半導体チッ
   プを一周して配置されていることを特徴とする請求項１
   記載の半導体集積回路。
3. 【請求項３】 前記リングオシレータ回路は、前記ボン
   ディングパッドに近い方に配置されたゲート遅延回路と
   前記ボンディングパッドに遠い方に配置されたゲート遅
   延回路とを対にした遅延回路を順次接続して遅延回路列
   を構成したことを特徴とする請求項１記載の半導体集積
   回路。
4. 【請求項４】 前記遅延回路列が半導体チップの一辺又
   は複数辺に渡って配置されていることを特徴とする請求
   項３記載の半導体集積回路。