JPH063838B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH063838B2 JPH063838B2 JP6960287A JP6960287A JPH063838B2 JP H063838 B2 JPH063838 B2 JP H063838B2 JP 6960287 A JP6960287 A JP 6960287A JP 6960287 A JP6960287 A JP 6960287A JP H063838 B2 JPH063838 B2 JP H063838B2
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- JP
- Japan
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- chip
- circuit
- semiconductor integrated
- integrated circuit
- chips
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作の半導体集積回路装置に関し、特に論
理演算の遅延時間性能を簡易に検出し評価するための専
用の発振回路を有している半導体集積回路の回路配置に
関する。
理演算の遅延時間性能を簡易に検出し評価するための専
用の発振回路を有している半導体集積回路の回路配置に
関する。
従来、この種の半導体集積回路内に配置された遅延時間
測定用発振回路は、１チップごとに遅延時間が測定出来
る様に１チップごとにもうけていた。
測定用発振回路は、１チップごとに遅延時間が測定出来
る様に１チップごとにもうけていた。
上述した従来の遅延時間測定用発振回路を有した集積回
路装置ではひとつの集積回路装置にひとつの発振回路を
持っているのでＬＳＩの遅延時間が短かくなった時、発
振回路の発振周波数が高くなり、その発振周波数を測定
可能な低い周波数にするためには発振回路の論理演算素
子の段数を増す必要があり、そのために発振回路が大規
模となり、半導体集積回路の大きな面積をしめるという
欠点がある。
路装置ではひとつの集積回路装置にひとつの発振回路を
持っているのでＬＳＩの遅延時間が短かくなった時、発
振回路の発振周波数が高くなり、その発振周波数を測定
可能な低い周波数にするためには発振回路の論理演算素
子の段数を増す必要があり、そのために発振回路が大規
模となり、半導体集積回路の大きな面積をしめるという
欠点がある。
上述した従来の遅延測定用の発振回路を１チップのみで
構成するのに対し、本発明は発振回路を分割して複数の
チップに載せるという独想的内容を有する。
構成するのに対し、本発明は発振回路を分割して複数の
チップに載せるという独想的内容を有する。
本発明の半導体集積回路装置は、自励発振回路の内部に
持つ半導体集積回路において、自励発振回路を複数のチ
ップに分割し、各１チップ内に発振の一部のみを有して
いる。
持つ半導体集積回路において、自励発振回路を複数のチ
ップに分割し、各１チップ内に発振の一部のみを有して
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面概念図である。第
１図に示すように本実施例はスクライブ線１，電源線
２，接地線３，パッド４，遅延測定用発振回路５，本来
の集積回路としての機能をもつ素子領域６，第１のチッ
プ７，第２のチップ８，第３のチップ９，信号線１０か
ら構成されている。遅延時間測定用発振回路５は、３つ
のチップ，第１のチップ７，第２のチップ８，第３のチ
ップ９にそれぞれ分割して載せられた否定論理演算回路
を直列につなぐことにより構成される。例えば各チップ
には発振回路の一部としてそれぞれ２５段の否定論理回
路素子がもうけられており、第１のチップ７にもうけら
れた前記測定用論理回路の出力は信号線１０を通して第
３のチップ９の測定用論理回路の入力に電気的に接続さ
れている。又、第３のチップ９の測定用論理回路の出力
は第２のチップ８の測定用論理回路の入力に接続され
て、第２のチップ８の測定用論理回路の出力は、第１の
チップ７の遅延測定用論理回路の入力に接続されてい
る。このとき互の配線はアルミでスクライブ線１をまた
いでウェハー上に形成され、アルミ配線により互に電気
的に接続されている。
１図に示すように本実施例はスクライブ線１，電源線
２，接地線３，パッド４，遅延測定用発振回路５，本来
の集積回路としての機能をもつ素子領域６，第１のチッ
プ７，第２のチップ８，第３のチップ９，信号線１０か
ら構成されている。遅延時間測定用発振回路５は、３つ
のチップ，第１のチップ７，第２のチップ８，第３のチ
ップ９にそれぞれ分割して載せられた否定論理演算回路
を直列につなぐことにより構成される。例えば各チップ
には発振回路の一部としてそれぞれ２５段の否定論理回
路素子がもうけられており、第１のチップ７にもうけら
れた前記測定用論理回路の出力は信号線１０を通して第
３のチップ９の測定用論理回路の入力に電気的に接続さ
れている。又、第３のチップ９の測定用論理回路の出力
は第２のチップ８の測定用論理回路の入力に接続され
て、第２のチップ８の測定用論理回路の出力は、第１の
チップ７の遅延測定用論理回路の入力に接続されてい
る。このとき互の配線はアルミでスクライブ線１をまた
いでウェハー上に形成され、アルミ配線により互に電気
的に接続されている。
半導体集積回路装置の良否をウェハー状態で検査する
時、例えば、第１のチップ７のパッド４に針があてられ
た時、第２のチップ８、第３のチップ９にも電源線２，
接地線３を通して電力供給が行われ、第２のチップ８，
第３のチップ９の測定用論理回路も動作し、３つのチッ
プ合せてひとつの発振回路として動作する。この時１段
の論理回路の遅延時間を１００ピコ秒であるとすると、
測定される発振周波数は、１チップあたりの論理回路の
数が２５段であるから３チップで７５段となる。したが
って、１／（７５×１００ピコ秒）＝１３３メガヘルン
となる。このときひとつの発振回路を分割するチップ数
を任意に選んで１チップあたりの論理演算素子の段数を
適切な数とすることで測定可能な自励発振回路を形成で
きる。
時、例えば、第１のチップ７のパッド４に針があてられ
た時、第２のチップ８、第３のチップ９にも電源線２，
接地線３を通して電力供給が行われ、第２のチップ８，
第３のチップ９の測定用論理回路も動作し、３つのチッ
プ合せてひとつの発振回路として動作する。この時１段
の論理回路の遅延時間を１００ピコ秒であるとすると、
測定される発振周波数は、１チップあたりの論理回路の
数が２５段であるから３チップで７５段となる。したが
って、１／（７５×１００ピコ秒）＝１３３メガヘルン
となる。このときひとつの発振回路を分割するチップ数
を任意に選んで１チップあたりの論理演算素子の段数を
適切な数とすることで測定可能な自励発振回路を形成で
きる。
第２図は本発明の第２の実施例の平面概念図である。第
２図に示すように本実施例はスクライブ線１，遅延測定
用論理回路５，パッド４，第１のチップ７，第２のチッ
プ８，第３のチップ９を含み構成される。この例の場
合、第１のチップ７，第２のチップ８に分割配置された
測定用論理回路を直列につなぐことによりひとつの発振
回路として動作するように作られている。各チップには
それぞれ２５段の遅延測定用の否定論理回路素子が設け
られている。発振周波数の測定には、各チップの測定用
論理回路の任意のチップ数を直列に電気的に接続し、最
終段の遅延測定用論理回路５の出力を初段の遅延測定用
論理回路の入力に電気的に接続する。そしてそれぞれの
チップに電源を供給して、複数のチップ合せてひとつの
発振回路として発振させる。発振周波数の測定は第１の
実施例同様に行えばよい。
２図に示すように本実施例はスクライブ線１，遅延測定
用論理回路５，パッド４，第１のチップ７，第２のチッ
プ８，第３のチップ９を含み構成される。この例の場
合、第１のチップ７，第２のチップ８に分割配置された
測定用論理回路を直列につなぐことによりひとつの発振
回路として動作するように作られている。各チップには
それぞれ２５段の遅延測定用の否定論理回路素子が設け
られている。発振周波数の測定には、各チップの測定用
論理回路の任意のチップ数を直列に電気的に接続し、最
終段の遅延測定用論理回路５の出力を初段の遅延測定用
論理回路の入力に電気的に接続する。そしてそれぞれの
チップに電源を供給して、複数のチップ合せてひとつの
発振回路として発振させる。発振周波数の測定は第１の
実施例同様に行えばよい。
以上説明したように本発明は遅延測定用の発振回路を複
数チップに分割して載せることにより、ひとつの集積回
路装置にしめる遅延測定用発振回路の面積を小さくおさ
えることができる。
数チップに分割して載せることにより、ひとつの集積回
路装置にしめる遅延測定用発振回路の面積を小さくおさ
えることができる。
第１図は本発明の第１の実施例の平面概念図、第２図は
第２の実施例の平面概念図である。 １…スクライブ線、２…電源線、３…接地線、４…パッ
ド、５…遅延測定用論理回路、６…素子領域、７…第１
のチップ、８…第２のチップ、９…第３のチップ、１０
…信号線、１１…第１のチップ、１２…第２のチップ、
１３…第３のチップ。
第２の実施例の平面概念図である。 １…スクライブ線、２…電源線、３…接地線、４…パッ
ド、５…遅延測定用論理回路、６…素子領域、７…第１
のチップ、８…第２のチップ、９…第３のチップ、１０
…信号線、１１…第１のチップ、１２…第２のチップ、
１３…第３のチップ。
Claims (1)
- 【請求項１】スクライブ線で隔てられて形成された複数
のチップと、前記複数のチップのうち所定の複数のチッ
プにまたがって形成された自励発振回路とを有すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6960287A JPH063838B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6960287A JPH063838B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234553A JPS63234553A (ja) | 1988-09-29 |
| JPH063838B2 true JPH063838B2 (ja) | 1994-01-12 |
Family
ID=13407548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6960287A Expired - Lifetime JPH063838B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063838B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3213941B2 (ja) * | 1990-06-05 | 2001-10-02 | セイコーエプソン株式会社 | 遅延測定用論理回路を備えた半導体装置 |
| US6815803B1 (en) * | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
| US6730989B1 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Semiconductor package and method |
-
1987
- 1987-03-23 JP JP6960287A patent/JPH063838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234553A (ja) | 1988-09-29 |
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