JPH04340738A - 論理ｉｃの遅延時間測定回路 - Google Patents
論理ｉｃの遅延時間測定回路Info
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- JPH04340738A JPH04340738A JP3112033A JP11203391A JPH04340738A JP H04340738 A JPH04340738 A JP H04340738A JP 3112033 A JP3112033 A JP 3112033A JP 11203391 A JP11203391 A JP 11203391A JP H04340738 A JPH04340738 A JP H04340738A
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- Japan
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- 239000000872 buffer Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理ＩＣの遅延時間測定
回路に関し、特にゲートアレイ型半導体集積回路のＩＣ
チップ内の遅延時間測定回路に関する。
回路に関し、特にゲートアレイ型半導体集積回路のＩＣ
チップ内の遅延時間測定回路に関する。
【０００２】
【従来の技術】従来、論理ＩＣチップ内の遅延時間の測
定方法は、チップ内に形成された図４に示すような遅延
回路４０６，４０７を構成し、セレクト端子Ｓ４１から
入力するセレクト信号によってデコーダ４０３の信号を
ＡＮＤ回路４０４と４０５に供給して、段数の異なる遅
延回路４０６と遅延回路４０７のパスの切り換えを行な
い、入力端子Ｉ３と出力端子Ｏ２の間の遅延時間を測定
し、遅延回路４０６と遅延回路４０７の遅延時間差を遅
延回路４０６と遅延回路４０７のインバータ回路の段数
差で割り、インバータ１段分の遅延時間を求めていた。 そして、ＩＣチップ内の遅延時間差も計算された。
定方法は、チップ内に形成された図４に示すような遅延
回路４０６，４０７を構成し、セレクト端子Ｓ４１から
入力するセレクト信号によってデコーダ４０３の信号を
ＡＮＤ回路４０４と４０５に供給して、段数の異なる遅
延回路４０６と遅延回路４０７のパスの切り換えを行な
い、入力端子Ｉ３と出力端子Ｏ２の間の遅延時間を測定
し、遅延回路４０６と遅延回路４０７の遅延時間差を遅
延回路４０６と遅延回路４０７のインバータ回路の段数
差で割り、インバータ１段分の遅延時間を求めていた。 そして、ＩＣチップ内の遅延時間差も計算された。
【０００３】
【発明が解決しようとする課題】この従来の論理ＩＣの
遅延時間測定回路では、高速化が進むにつれ測定精度を
保つため図４に示すように遅延回路４０６，４０７のイ
ンバータ段数が多く必要となる。例えば、インバータ１
段当り０．５ｎｓとし、チップ内変動率が１０％あると
すると、インバータ１段当りの変動値は０．０５ｎｓで
ある。測定誤差などから遅延回路４０６，４０７の遅延
時間の差を１０ｎｓ以上になるよう段数を設定すると、
インバータ段数の差を２００段以上にする必要があり、
例えば遅延回路４０６のインバータ段数を３００段とす
れば遅延回路４０７は１００段となり、合計４００段、
つまり４００ゲートのインバータが必要である。
遅延時間測定回路では、高速化が進むにつれ測定精度を
保つため図４に示すように遅延回路４０６，４０７のイ
ンバータ段数が多く必要となる。例えば、インバータ１
段当り０．５ｎｓとし、チップ内変動率が１０％あると
すると、インバータ１段当りの変動値は０．０５ｎｓで
ある。測定誤差などから遅延回路４０６，４０７の遅延
時間の差を１０ｎｓ以上になるよう段数を設定すると、
インバータ段数の差を２００段以上にする必要があり、
例えば遅延回路４０６のインバータ段数を３００段とす
れば遅延回路４０７は１００段となり、合計４００段、
つまり４００ゲートのインバータが必要である。
【０００４】図５に示すようにＩＣチップ３１ａに被測
定回路が広範囲に広がるため平均化された遅延量が測定
され局所での遅延時間差が測定出来ない。そのためチッ
プ内での遅延時間の変動率が求められないので変動率を
除いた回路設計を行った場合に、回路の誤動作の原因と
なり、又逆に遅延時間のマージンのとり過ぎた設計をす
ると、最適設計とならずに所望の性能が得られないとい
う問題があった。
定回路が広範囲に広がるため平均化された遅延量が測定
され局所での遅延時間差が測定出来ない。そのためチッ
プ内での遅延時間の変動率が求められないので変動率を
除いた回路設計を行った場合に、回路の誤動作の原因と
なり、又逆に遅延時間のマージンのとり過ぎた設計をす
ると、最適設計とならずに所望の性能が得られないとい
う問題があった。
【０００５】本発明の目的は、ＩＣチップ内の単位イン
バータの遅延時間およびそのチップ内の変動差の精度よ
く得られる論理ＩＣの遅延時間測定回路を提供すること
にある。
バータの遅延時間およびそのチップ内の変動差の精度よ
く得られる論理ＩＣの遅延時間測定回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の論理ＩＣの遅延
時間測定回路は、ＩＣチップ上に設けられた複数のリン
グオシレータ回路と、これらのリングオシレータ回路の
出力信号を入力信号とするマルチプレクサ回路と、この
マルチプレクサ回路の出力信号を入力信号とする分周回
路とを含んで構成されている。
時間測定回路は、ＩＣチップ上に設けられた複数のリン
グオシレータ回路と、これらのリングオシレータ回路の
出力信号を入力信号とするマルチプレクサ回路と、この
マルチプレクサ回路の出力信号を入力信号とする分周回
路とを含んで構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を示すブロック図である
。入力端子Ｉ１の入力信号ＳＩ１を入力バッファ１０１
に入力し、入力バッファ１０１の出力信号Ｓ１０１をリ
ングオシレータ回路１０３，１０４の入力に接続し、こ
の２つのリングオシレータ回路１０３，１０４の出力を
バッファ１０５，１０６をそれぞれ介してマルチプレク
サ回路１０７の入力に接続し、入力端子Ｓ１のセレクト
信号を入力バッファ１０２を介してマルチプレクサ回路
１０７のコントロール入力Ｃに入力し、マルチプレクサ
回路１０７の出力を分周回路１０８の入力に接続し、分
周回路１０８の出力信号を出力バッファ１０９を介して
出力端子Ｏ１に供給する。
。図１は本発明の第１の実施例を示すブロック図である
。入力端子Ｉ１の入力信号ＳＩ１を入力バッファ１０１
に入力し、入力バッファ１０１の出力信号Ｓ１０１をリ
ングオシレータ回路１０３，１０４の入力に接続し、こ
の２つのリングオシレータ回路１０３，１０４の出力を
バッファ１０５，１０６をそれぞれ介してマルチプレク
サ回路１０７の入力に接続し、入力端子Ｓ１のセレクト
信号を入力バッファ１０２を介してマルチプレクサ回路
１０７のコントロール入力Ｃに入力し、マルチプレクサ
回路１０７の出力を分周回路１０８の入力に接続し、分
周回路１０８の出力信号を出力バッファ１０９を介して
出力端子Ｏ１に供給する。
【０００８】次に本実施例の動作について説明する。
今、リングオシレータ回路１０３を構成する、インバー
タ１段あたりの遅延時間（ｔｐｄ１）を０．５ｎｓとし
ＩＣチップ内変動が＋０．０５ｎｓあるとすれば、他方
の回路１０４のインバータ１段あたりの遅延時間ｔｐｄ
２は０．５５ｎｓとなる。リングオシレータ回路１０３
，１０４のゲート段数ｎを分周回路１０８が動作出来る
最小パルス幅を考えて５段とし、分周回路１０８を出力
端子Ｏ１で測定格納な出力波形が十分モニター出来る１
６分周構成とする。
タ１段あたりの遅延時間（ｔｐｄ１）を０．５ｎｓとし
ＩＣチップ内変動が＋０．０５ｎｓあるとすれば、他方
の回路１０４のインバータ１段あたりの遅延時間ｔｐｄ
２は０．５５ｎｓとなる。リングオシレータ回路１０３
，１０４のゲート段数ｎを分周回路１０８が動作出来る
最小パルス幅を考えて５段とし、分周回路１０８を出力
端子Ｏ１で測定格納な出力波形が十分モニター出来る１
６分周構成とする。
【０００９】つぎに入力信号ＳＩ１を高レベルにすると
リングオシレータ回路１０３，１０４が発信し、二つの
リングオシレータ回路の出力信号Ｓ１０５，Ｓ１０６が
マルチプレクサ回路１０７の入力信号となり、セレクト
信号Ｓ１０２がマルチプレクサ回路１０７のコントロー
ル端子Ｃに入力すると出力信号Ｓ１０５かＳ１０６のい
ずれかを選択してマルチプレクサ回路１０７の出力信号
Ｓ１０７が分周回路１０８の入力し、分周回路１０８を
通って１６分周されて出力端子Ｏ１に供給される。
リングオシレータ回路１０３，１０４が発信し、二つの
リングオシレータ回路の出力信号Ｓ１０５，Ｓ１０６が
マルチプレクサ回路１０７の入力信号となり、セレクト
信号Ｓ１０２がマルチプレクサ回路１０７のコントロー
ル端子Ｃに入力すると出力信号Ｓ１０５かＳ１０６のい
ずれかを選択してマルチプレクサ回路１０７の出力信号
Ｓ１０７が分周回路１０８の入力し、分周回路１０８を
通って１６分周されて出力端子Ｏ１に供給される。
【００１０】このときオシレータ回路１０３，１０４の
周波数ｆは、計算式ｆ＝１／（２ｎｔｐｄ）で求めらる
。リングオシレータ回路１０３ではｎが５段、ｔｐｄ１
が０．５ｎｓなので周波数ｆ１は２００ＭＨｚとなり、
リングオシレータ回路１０４ではｔｐｄ２が０．５５ｎ
ｓなので周波数ｆ２は１８２ＭＨｚとなる。更にこれら
２つの信号Ｓ１０５，１０６が分周された１６分周回路
１８の出力する周波数はそれぞれ１／１６となるのでｆ
１に対しては１２．５ＭＨｚ、ｆ２に対しては１１．４
ＭＨｚとなる。
周波数ｆは、計算式ｆ＝１／（２ｎｔｐｄ）で求めらる
。リングオシレータ回路１０３ではｎが５段、ｔｐｄ１
が０．５ｎｓなので周波数ｆ１は２００ＭＨｚとなり、
リングオシレータ回路１０４ではｔｐｄ２が０．５５ｎ
ｓなので周波数ｆ２は１８２ＭＨｚとなる。更にこれら
２つの信号Ｓ１０５，１０６が分周された１６分周回路
１８の出力する周波数はそれぞれ１／１６となるのでｆ
１に対しては１２．５ＭＨｚ、ｆ２に対しては１１．４
ＭＨｚとなる。
【００１１】従って、実際の測定では上述の説明の逆の
手順となり、まず２つのリングオシレータ回路の周波数
ｆ１，ｆ２を測定し、次に周波数の逆数をとって、遅延
時間ｔｐｄ１，ｔｐｄ２に換算する。この差がリングオ
シレータを構成しているゲート遅延量の差Δｔｄに相当
するので、この遅延時間の差Δｔｄをリングオシレータ
の段数の２倍で割れば、１段あたりの遅延量の差を精度
良く求められる。
手順となり、まず２つのリングオシレータ回路の周波数
ｆ１，ｆ２を測定し、次に周波数の逆数をとって、遅延
時間ｔｐｄ１，ｔｐｄ２に換算する。この差がリングオ
シレータを構成しているゲート遅延量の差Δｔｄに相当
するので、この遅延時間の差Δｔｄをリングオシレータ
の段数の２倍で割れば、１段あたりの遅延量の差を精度
良く求められる。
【００１２】又、リングオシレータ回路１０３，１０４
の最終段のインバータ回路にバッファ回路１０５，１０
６を付加しこのインバータ回路がＡｌ配線負荷の影響を
受けないようにし、リングオシレータ回路を構成するイ
ンバータ回路１段当りの遅延時間が精度良く測定出来る
。
の最終段のインバータ回路にバッファ回路１０５，１０
６を付加しこのインバータ回路がＡｌ配線負荷の影響を
受けないようにし、リングオシレータ回路を構成するイ
ンバータ回路１段当りの遅延時間が精度良く測定出来る
。
【００１３】図２は本発明の第２の実施例を示す回路図
である。この実施例ではデコーダ回路２０５とＡＮＤ回
路２０６〜２１３を組み合せ、セレクト端子で８つのリ
ングオシレータ回路２１４〜２２１のうち１つだけ選択
して動作させることで、チップ内の温度上昇を防ぎ温度
変化による遅延時間変動をおさえることが出来る。
である。この実施例ではデコーダ回路２０５とＡＮＤ回
路２０６〜２１３を組み合せ、セレクト端子で８つのリ
ングオシレータ回路２１４〜２２１のうち１つだけ選択
して動作させることで、チップ内の温度上昇を防ぎ温度
変化による遅延時間変動をおさえることが出来る。
【００１４】図３はＩＣチップ３１にリングオシレータ
回路２１４〜２２１を配置した模式図である。
回路２１４〜２２１を配置した模式図である。
【００１５】本実施例によりインバータ段数が少なくて
済み、ＩＣチップ３１上での被測定リングオシレータ回
路の占める面積が狭いので、局所での遅延時間差が測定
出来、ＩＣチップ３１内の遅延時間の変動率が求められ
る。
済み、ＩＣチップ３１上での被測定リングオシレータ回
路の占める面積が狭いので、局所での遅延時間差が測定
出来、ＩＣチップ３１内の遅延時間の変動率が求められ
る。
【００１６】
【発明の効果】以上説明したように本発明はリングオシ
レータ回路と分周回路を備えているので遅延時間を決定
づけるリングオシレータのゲート段数が約半分になり、
ＩＣチップ全体に被測定回路が広がらないので、ＩＣチ
ップ内の遅延時間の差異を精度よく測定出来、かつＩＣ
チップ内の変動率を把握することが出来るので、ＩＣチ
ップ内の時間差設計マージンを取り過ぎることなく最適
設計が可能という効果を有する。
レータ回路と分周回路を備えているので遅延時間を決定
づけるリングオシレータのゲート段数が約半分になり、
ＩＣチップ全体に被測定回路が広がらないので、ＩＣチ
ップ内の遅延時間の差異を精度よく測定出来、かつＩＣ
チップ内の変動率を把握することが出来るので、ＩＣチ
ップ内の時間差設計マージンを取り過ぎることなく最適
設計が可能という効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の効果を説明するためのＩＣチップの平
面模式図である。
面模式図である。
【図４】従来の論理ＩＣの遅延時間測定回路の一例のブ
ロック図である。
ロック図である。
【図５】図４の問題を説明するために示すＩＣチップの
平面模式図である。
平面模式図である。
１０１，１０２，２０１〜２０４ 入力バッファ
１０３，１０４，２１４〜２２１ リングオシレ
ータ回路 １０５，１０６，２２２〜２２９ バッファ回路
１０７，２３０ マルチプレクサ回路１０８，２
３２ 出力バッファ ２０５ デコーダ ３１ ＩＣチップ Ｉ１〜Ｉ３，Ｓ１，Ｓ２１〜Ｓ２３ 入力信号端
子Ｏ１，Ｏ２ 出力信号端子
１０３，１０４，２１４〜２２１ リングオシレ
ータ回路 １０５，１０６，２２２〜２２９ バッファ回路
１０７，２３０ マルチプレクサ回路１０８，２
３２ 出力バッファ ２０５ デコーダ ３１ ＩＣチップ Ｉ１〜Ｉ３，Ｓ１，Ｓ２１〜Ｓ２３ 入力信号端
子Ｏ１，Ｏ２ 出力信号端子
Claims (1)
- 【請求項１】 ＩＣチップ上に設けられた複数のリン
グオシレータ回路と、これらのリングオシレータ回路の
出力信号を入力信号とするマルチプレクサ回路と、この
マルチプレクサ回路の出力信号を入力信号とする分周回
路とを含むことを特徴とする論理ＩＣの遅延時間測定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112033A JPH04340738A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの遅延時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112033A JPH04340738A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの遅延時間測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340738A true JPH04340738A (ja) | 1992-11-27 |
Family
ID=14576329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112033A Pending JPH04340738A (ja) | 1991-05-17 | 1991-05-17 | 論理ｉｃの遅延時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340738A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214684A (ja) * | 2003-01-07 | 2004-07-29 | Samsung Electronics Co Ltd | スピードビニングテスト回路、半導体装置、及び半導体装置のスピードビニングテスト方法 |
| JP2006003344A (ja) * | 2004-05-20 | 2006-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の評価方法。 |
| JP2009008681A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 標準セルライブラリーの性能改善のための測定装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236641A (ja) * | 1988-03-17 | 1989-09-21 | Fujitsu Ltd | Ｌｓｉ試験回路 |
-
1991
- 1991-05-17 JP JP3112033A patent/JPH04340738A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236641A (ja) * | 1988-03-17 | 1989-09-21 | Fujitsu Ltd | Ｌｓｉ試験回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214684A (ja) * | 2003-01-07 | 2004-07-29 | Samsung Electronics Co Ltd | スピードビニングテスト回路、半導体装置、及び半導体装置のスピードビニングテスト方法 |
| JP2006003344A (ja) * | 2004-05-20 | 2006-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の評価方法。 |
| JP2009008681A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 標準セルライブラリーの性能改善のための測定装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |