JP2868351B2 - 遅延時間測定回路 - Google Patents
遅延時間測定回路Info
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- JP2868351B2 JP2868351B2 JP885992A JP885992A JP2868351B2 JP 2868351 B2 JP2868351 B2 JP 2868351B2 JP 885992 A JP885992 A JP 885992A JP 885992 A JP885992 A JP 885992A JP 2868351 B2 JP2868351 B2 JP 2868351B2
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Description
【０００１】
【産業上の利用分野】本発明は遅延時間測定回路に関
し、特にゲートアレイ型半導体集積回路の半導体チップ
内の遅延時間測定回路に関する。
し、特にゲートアレイ型半導体集積回路の半導体チップ
内の遅延時間測定回路に関する。
【０００２】
【従来の技術】図５の従来の遅延時間測定回路におい
て、入力バッファ５０１，５０２，ＡＮＤゲート５０
４，５０５，遅延回路５０６，５０７，マルチプレクサ
回路５０８，出力バッファ５０９，入力端子Ｉ３，出力
端子Ｏ３，セレクト端子Ｓ５が示されている。ここで、
遅延回路５０６内のインバータ回路５１０の個数が、遅
延回路５０７内のインバータ回路５１１の個数と相違な
らしめている。
て、入力バッファ５０１，５０２，ＡＮＤゲート５０
４，５０５，遅延回路５０６，５０７，マルチプレクサ
回路５０８，出力バッファ５０９，入力端子Ｉ３，出力
端子Ｏ３，セレクト端子Ｓ５が示されている。ここで、
遅延回路５０６内のインバータ回路５１０の個数が、遅
延回路５０７内のインバータ回路５１１の個数と相違な
らしめている。
【０００３】従来、半導体チップ内の遅延時間の測定装
置は、図５に示すような遅延回路を構成し、セレクト端
子Ｓ５によって段数の互いに異なる遅延回路５０６と遅
延回路５０７のパスの切り換えを行ない、入力端子Ｉ３
と出力端子Ｏ３の間の遅延時間を測定し、遅延回路５０
６と遅延回路５０７の遅延時間差を遅延回路５０６と５
０７のインバータ回路５１０，５１１の段数差で割り、
インバータ１段分の遅延時間を求めていた。
置は、図５に示すような遅延回路を構成し、セレクト端
子Ｓ５によって段数の互いに異なる遅延回路５０６と遅
延回路５０７のパスの切り換えを行ない、入力端子Ｉ３
と出力端子Ｏ３の間の遅延時間を測定し、遅延回路５０
６と遅延回路５０７の遅延時間差を遅延回路５０６と５
０７のインバータ回路５１０，５１１の段数差で割り、
インバータ１段分の遅延時間を求めていた。
【０００４】
【発明が解決しようとする課題】このような従来の遅延
時間測定回路では、高速化が進むにつれ、図５に示すよ
うに、測定精度を保つため遅延回路５０６，５０７のイ
ンバータ段数が多く必要となる。例えば、インバータ１
段当たり０．５ｎｓとし、チップ内変動率が１０％ある
とすると、インバータ１段当たりの変動値は０．０５ｎ
ｓである。
時間測定回路では、高速化が進むにつれ、図５に示すよ
うに、測定精度を保つため遅延回路５０６，５０７のイ
ンバータ段数が多く必要となる。例えば、インバータ１
段当たり０．５ｎｓとし、チップ内変動率が１０％ある
とすると、インバータ１段当たりの変動値は０．０５ｎ
ｓである。
【０００５】測定誤差などから遅延回路５０６，５０７
の遅延時間の差を１０ｎｓ以上になるよう段数を設定す
ると、インバータ段数の差を２００段以上にする必要が
ある。例えば遅延回路５０６のインバータ段数を３００
段とすれば遅延回路５０７は１００段となり、合計４０
０段つまり４００ゲートのインバータが必要である。
の遅延時間の差を１０ｎｓ以上になるよう段数を設定す
ると、インバータ段数の差を２００段以上にする必要が
ある。例えば遅延回路５０６のインバータ段数を３００
段とすれば遅延回路５０７は１００段となり、合計４０
０段つまり４００ゲートのインバータが必要である。
【０００６】図６に示すように、半導体チップ１３に被
測定回路の遅延回路５０６，５０７が広範囲に広がるた
め、平均化された遅延量が測定され、局所での遅延時間
差が測定出来ない。そのため、チップ内での遅延時間の
変動率が求められず、変動率を除いた回路設計を行った
場合、回路の誤動作の原因となり、又逆に遅延時間のマ
ージンのとりすぎに設計をすると、最適設計とならず、
所望の性能が得られるという問題点があった。
測定回路の遅延回路５０６，５０７が広範囲に広がるた
め、平均化された遅延量が測定され、局所での遅延時間
差が測定出来ない。そのため、チップ内での遅延時間の
変動率が求められず、変動率を除いた回路設計を行った
場合、回路の誤動作の原因となり、又逆に遅延時間のマ
ージンのとりすぎに設計をすると、最適設計とならず、
所望の性能が得られるという問題点があった。
【０００７】本発明の目的は、前記問題点を解決し、正
確に遅延時間が測定できるようにした遅延時間測定回路
を提供することにある。
確に遅延時間が測定できるようにした遅延時間測定回路
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の遅延時間測定回
路の構成は、第１，第２のリングオシレータ回路と、前
記回路の出力をそれぞれ入力とする第１，第２の分周回
路と、前記第１，第２の分周回路の出力を入力とするそ
れぞれ排他論理和回路及びＡＮＤゲートと、前記ＡＮＤ
ゲートの出力を入力とするワンショット回路とを半導体
チップ上に備え、前記第１，第２リングオシレータ回路
及び前記第１，第２の分周回路のリセット入力を、前記
ワンショット回路の出力から導入することを特徴とす
る。
路の構成は、第１，第２のリングオシレータ回路と、前
記回路の出力をそれぞれ入力とする第１，第２の分周回
路と、前記第１，第２の分周回路の出力を入力とするそ
れぞれ排他論理和回路及びＡＮＤゲートと、前記ＡＮＤ
ゲートの出力を入力とするワンショット回路とを半導体
チップ上に備え、前記第１，第２リングオシレータ回路
及び前記第１，第２の分周回路のリセット入力を、前記
ワンショット回路の出力から導入することを特徴とす
る。
【０００９】
【実施例】図１は本発明の一実施例の遅延時間測定回路
を示す回路図である。
を示す回路図である。
【００１０】図１において、本実施例は、第１，第２の
リングオシレータ回路１，２と、第１，第２のバッファ
回路３，４と、第１，第２の分周回路５，６と、排他論
理和回路７と、ワンショット回路８と、ＡＮＤゲート
９，１０と、出力バッファ１２と、入力バッファ１１
と、入力，出力端子Ｉ１，Ｏ１とを備えている。
リングオシレータ回路１，２と、第１，第２のバッファ
回路３，４と、第１，第２の分周回路５，６と、排他論
理和回路７と、ワンショット回路８と、ＡＮＤゲート
９，１０と、出力バッファ１２と、入力バッファ１１
と、入力，出力端子Ｉ１，Ｏ１とを備えている。
【００１１】ここで、第１，第２の分周回路５，６はそ
れぞれ４段のフリップフロップからなり、ワンショット
回路８はインバータとバッファとＮＡＮＤゲートからな
り、第１，第２のリングオシレータ１，２はそれぞれ４
個のインバータと１個のＮＡＮＤゲートとを有する。
れぞれ４段のフリップフロップからなり、ワンショット
回路８はインバータとバッファとＮＡＮＤゲートからな
り、第１，第２のリングオシレータ１，２はそれぞれ４
個のインバータと１個のＮＡＮＤゲートとを有する。
【００１２】リングオシレータ回路１，２の出力が、そ
れぞれバッファ回路３，４を介して、それぞれ分周回路
５，６に接続され、それらの出力を排他論理和回路７に
入力し、さらに前記分周回路５，６の出力をＡＮＤゲー
ト９に入力し、その出力をワンショット回路８に入力す
る。この出力はＡＮＤゲート１０の入力となる。ＡＮＤ
ゲート１０の他の入力は、入力端子Ｉ１の信号１０１を
入力バッファ１１を介して得た信号となっている。
れぞれバッファ回路３，４を介して、それぞれ分周回路
５，６に接続され、それらの出力を排他論理和回路７に
入力し、さらに前記分周回路５，６の出力をＡＮＤゲー
ト９に入力し、その出力をワンショット回路８に入力す
る。この出力はＡＮＤゲート１０の入力となる。ＡＮＤ
ゲート１０の他の入力は、入力端子Ｉ１の信号１０１を
入力バッファ１１を介して得た信号となっている。
【００１３】排他的論理和（ＥＸＮＯＲ）回路７の出力
信号１０８は、出力バッファ１２を介して、出力端子Ｏ
１の信号となる。
信号１０８は、出力バッファ１２を介して、出力端子Ｏ
１の信号となる。
【００１４】図２は図１の回路を半導体チップ１３上に
レイアウトした状態を示した平面図である。図２におい
て、ＡＮＤゲート１０，回路１，３，回路２，４，分周
回路５，６等が、最適位置に配置されている。入出力回
路素子領域１５は、これらの周囲にあり、端部にパッド
１４が配列されている。
レイアウトした状態を示した平面図である。図２におい
て、ＡＮＤゲート１０，回路１，３，回路２，４，分周
回路５，６等が、最適位置に配置されている。入出力回
路素子領域１５は、これらの周囲にあり、端部にパッド
１４が配列されている。
【００１５】図３のタイミング図において、図１の入力
端子Ｉ１の信号１０１，ＡＮＤゲート１０の出力信号１
０２，第１の分周回路５の出力信号１０３，第２の分周
回路６の出力信号１０４，ワンショット回路８内のバッ
ファの出力信号１０６，ＮＡＮＤゲートの出力信号１０
７，回路７の出力信号１０８の各波形が、カウント時，
リセットオン時として示されている。
端子Ｉ１の信号１０１，ＡＮＤゲート１０の出力信号１
０２，第１の分周回路５の出力信号１０３，第２の分周
回路６の出力信号１０４，ワンショット回路８内のバッ
ファの出力信号１０６，ＮＡＮＤゲートの出力信号１０
７，回路７の出力信号１０８の各波形が、カウント時，
リセットオン時として示されている。
【００１６】次に本実施例の動作について図３タイミン
グ図を参照して説明する。
グ図を参照して説明する。
【００１７】今、リングオシレータ回路１，２のゲート
段数ｎを９段とし、分周回路５，６を１６分周構成とす
る。
段数ｎを９段とし、分周回路５，６を１６分周構成とす
る。
【００１８】インバータ回路の遅延時間ｔｐｄ１を０．
５ｎｓとし、チップ内変動が＋０．０５ｎｓあるとすれ
ば、他方の遅延時間ｔｂｄ２は０．５５ｎｓとなる。つ
ぎに、入力端子Ｉ１を高レベルにする。分周回路５，６
のリセットが解除され、リングオシレータ回路１，２が
発振する。このときオシレータの周波数ｆは、ｆ＝１／
２ｎ・ｔｐｄより、次式が得られる。
５ｎｓとし、チップ内変動が＋０．０５ｎｓあるとすれ
ば、他方の遅延時間ｔｂｄ２は０．５５ｎｓとなる。つ
ぎに、入力端子Ｉ１を高レベルにする。分周回路５，６
のリセットが解除され、リングオシレータ回路１，２が
発振する。このときオシレータの周波数ｆは、ｆ＝１／
２ｎ・ｔｐｄより、次式が得られる。
【００１９】
【００２０】ここで、（１）式はリングオシレータ回路
１の場合、（２）式はリングオシレータ回路２の場合で
ある。
１の場合、（２）式はリングオシレータ回路２の場合で
ある。
【００２１】１６分周の分周回路出力は、ｆ′＝ｆ×１
／１６→ｔｂｄ＝１／ｆ′から、次式となる。前記
（１），（２）式から、それぞれ次の（３），（４）式
がえられる。
／１６→ｔｂｄ＝１／ｆ′から、次式となる。前記
（１），（２）式から、それぞれ次の（３），（４）式
がえられる。
【００２２】
【００２３】つまり（３），（４）式より，〔１５８ｎ
ｓ−１４４ｎｓ＝１４ｎｓ〕のパルスが排他論理和回路
７から出力される。
ｓ−１４４ｎｓ＝１４ｎｓ〕のパルスが排他論理和回路
７から出力される。
【００２４】その時、分周回路５，６出力信号１０３，
１０４は、ともに高電位となり、ＡＮＤゲート９の出力
信号１０５は高電位となり、ワンショット回路８から高
電位〜低電位〜高電位の信号１０７が発生され、この信
号により一時的にリングオシレータ回路１，２と分周回
路５，６にリセットをかけた後解除し、再び発振が起こ
り、前記状態が繰り返される。さらに、この場合２端子
のみで使用出来る。
１０４は、ともに高電位となり、ＡＮＤゲート９の出力
信号１０５は高電位となり、ワンショット回路８から高
電位〜低電位〜高電位の信号１０７が発生され、この信
号により一時的にリングオシレータ回路１，２と分周回
路５，６にリセットをかけた後解除し、再び発振が起こ
り、前記状態が繰り返される。さらに、この場合２端子
のみで使用出来る。
【００２５】図４は本発明の一実施例の遅延時間測定回
路を示すブロック図である。
路を示すブロック図である。
【００２６】図４において、４個のインバータと１個の
ＮＡＮＤゲートとからなる４個のリングオシレータ回路
４０７〜４１０と、これらの各出力のバッフォ回路４１
５〜４１８と、マルチプレクサ回路４２３と、分周回路
４２５と、前記と同様な構成のリングオシレータ４１１
〜４１４と、バッファ回路４１９〜４２２と、マルチプ
レクサ回路４２４と、分周回路４２６と、入力端子Ｉ
２，Ｓ１，Ｓ２，Ｓ３，Ｓ４と、入力バッファ４０１〜
４０５と、ＡＮＤゲート４０６と、ＡＮＤゲート４３０
と、インバータとバッファとＮＡＮＤゲートとからなる
ワンショット回路４２７と、排他的論理和回路４２８
と、出力バッファ４２９と、出力端子Ｏ２とを備えてい
る。本実施例では、第１のイングオシレータ４０７〜４
１０と、第２のリングオシレータ４１１〜４１４とのう
ち１つずつ、マルチプレクサ４２３，４２６で選択し
て、同様に測定することが出来る。本実施例は、インバ
ータ段数が少なくて済み、半導体チップ上での被測定回
路の占める面積が狭いので、局所での遅延時間差が測定
出来、半導体チップ内の遅延時間の変動率が求められ
る。
ＮＡＮＤゲートとからなる４個のリングオシレータ回路
４０７〜４１０と、これらの各出力のバッフォ回路４１
５〜４１８と、マルチプレクサ回路４２３と、分周回路
４２５と、前記と同様な構成のリングオシレータ４１１
〜４１４と、バッファ回路４１９〜４２２と、マルチプ
レクサ回路４２４と、分周回路４２６と、入力端子Ｉ
２，Ｓ１，Ｓ２，Ｓ３，Ｓ４と、入力バッファ４０１〜
４０５と、ＡＮＤゲート４０６と、ＡＮＤゲート４３０
と、インバータとバッファとＮＡＮＤゲートとからなる
ワンショット回路４２７と、排他的論理和回路４２８
と、出力バッファ４２９と、出力端子Ｏ２とを備えてい
る。本実施例では、第１のイングオシレータ４０７〜４
１０と、第２のリングオシレータ４１１〜４１４とのう
ち１つずつ、マルチプレクサ４２３，４２６で選択し
て、同様に測定することが出来る。本実施例は、インバ
ータ段数が少なくて済み、半導体チップ上での被測定回
路の占める面積が狭いので、局所での遅延時間差が測定
出来、半導体チップ内の遅延時間の変動率が求められ
る。
【００２７】本実施例の回路を使用することにより、チ
ップ内の変動率を把握することが出来、チップ内の遅延
時間差マージンを取り過ぎることなく、最適設計が可能
になる。
ップ内の変動率を把握することが出来、チップ内の遅延
時間差マージンを取り過ぎることなく、最適設計が可能
になる。
【００２８】このように、本実施例は、半導体チップ上
に２つのリングオシレータ回路と、その出力を各々分周
する回路と、それらの出力を接続した排他論理和回路
と、前記分周回路の出力を接続したＡＮＤゲートと、そ
の出力を接続したワンショット回路と、その出力を接続
したＡＮＤゲートとを備え、そのＡＮＤゲートの出力を
前記２つのリングオシレータと前記２つの分周回路のリ
セット入力に接続したことを特徴とする。
に２つのリングオシレータ回路と、その出力を各々分周
する回路と、それらの出力を接続した排他論理和回路
と、前記分周回路の出力を接続したＡＮＤゲートと、そ
の出力を接続したワンショット回路と、その出力を接続
したＡＮＤゲートとを備え、そのＡＮＤゲートの出力を
前記２つのリングオシレータと前記２つの分周回路のリ
セット入力に接続したことを特徴とする。
【００２９】
【発明の効果】以上説明したように、本発明は、リング
オシレータ回路と分周回路とを備えているので、ゲート
段数が少なくて済み、チップ全体の占有面積が小さいの
で、チップ内の遅延時間の差異を精度良く測定出来ると
いう効果がある。
オシレータ回路と分周回路とを備えているので、ゲート
段数が少なくて済み、チップ全体の占有面積が小さいの
で、チップ内の遅延時間の差異を精度良く測定出来ると
いう効果がある。
【００３０】また、本発明は、２つの端子だけで本回路
が利用出来るという効果もある。
が利用出来るという効果もある。
【図１】本発明の一実施例の遅延時間測定回路を示すブ
ロック図である。
ロック図である。
【図２】図１に示した回路を半導体チップ上にレイアウ
トした状態を示す平面図である。
トした状態を示す平面図である。
【図３】図１の回路の各部のタイミング図である。
【図４】本発明の他の実施例の遅延時間測定回路を示す
ブロック図である。
ブロック図である。
【図５】従来の遅延時間測定回路を示すブロック図であ
る。
る。
【図６】図５の回路を半導体チップ上にレイアウトした
状態を示す平面図である。
状態を示す平面図である。
１，２，４０７〜４１４ リングオシレータ回路 ３，４，４１５〜４１２ バッファ回路 ５，６，４２５，４２６ 分周回路 ７，４２８ 排他論理和回路 ８，４２７ ワンショット回路 ９，１０，４０６，４３０，５０４，５０５ ＡＮＤ
ゲート １１，４０１〜４０５，５０１，５０２ 入力バッフ
ァ １２，４２９，５０９ 出力バッファ １３ 半導体チップ １４ パッド １５ 入出力回路素子領域 ４２３，４２４，５０８ マルチプレクサ回路 ５０３ デコーダ回路 Ｉ１〜Ｉ３，Ｓ１〜Ｓ５ 入力端子 Ｏ１〜Ｏ３ 出力端子
ゲート １１，４０１〜４０５，５０１，５０２ 入力バッフ
ァ １２，４２９，５０９ 出力バッファ １３ 半導体チップ １４ パッド １５ 入出力回路素子領域 ４２３，４２４，５０８ マルチプレクサ回路 ５０３ デコーダ回路 Ｉ１〜Ｉ３，Ｓ１〜Ｓ５ 入力端子 Ｏ１〜Ｏ３ 出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G04F 10/04 H03K 19/173
Claims (1)
- 【請求項１】 第１，第２のリングオシレータ回路と、
前記回路の出力をそれぞれ入力とする第１，第２の分周
回路と、前記第１，第２の分周回路の出力を入力とする
それぞれ排他論理和回路及びＡＮＤゲートと、前記ＡＮ
Ｄゲートの出力を入力とするワンショット回路とを半導
体チップ上に備え、前記第１，第２リングオシレータ回
路及び前記第１，第２の分周回路のリセット入力を、前
記ワンショット回路の出力から導入することを特徴とす
る遅延時間測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP885992A JP2868351B2 (ja) | 1992-01-22 | 1992-01-22 | 遅延時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP885992A JP2868351B2 (ja) | 1992-01-22 | 1992-01-22 | 遅延時間測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196757A JPH05196757A (ja) | 1993-08-06 |
| JP2868351B2 true JP2868351B2 (ja) | 1999-03-10 |
Family
ID=11704441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP885992A Expired - Lifetime JP2868351B2 (ja) | 1992-01-22 | 1992-01-22 | 遅延時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868351B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3376997B2 (ja) | 2000-03-13 | 2003-02-17 | 日本電気株式会社 | ワンショット信号発生回路 |
| JP2018056674A (ja) * | 2016-09-27 | 2018-04-05 | セイコーエプソン株式会社 | 回路装置、物理量測定装置、電子機器及び移動体 |
| CN113131929A (zh) * | 2020-01-15 | 2021-07-16 | 夏泰鑫半导体(青岛)有限公司 | 分频电路及具有该分频电路的环形振荡器 |
-
1992
- 1992-01-22 JP JP885992A patent/JP2868351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05196757A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |