JPS6126940Y2 - - Google Patents
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- Publication number
- JPS6126940Y2 JPS6126940Y2 JP3990279U JP3990279U JPS6126940Y2 JP S6126940 Y2 JPS6126940 Y2 JP S6126940Y2 JP 3990279 U JP3990279 U JP 3990279U JP 3990279 U JP3990279 U JP 3990279U JP S6126940 Y2 JPS6126940 Y2 JP S6126940Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- signal input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路の試験回路、特に試験
用の専用信号端子を増設する事なく半導体チツプ
内の回路動作を確認できる回路構成に関するもの
である。
用の専用信号端子を増設する事なく半導体チツプ
内の回路動作を確認できる回路構成に関するもの
である。
従来集積回路(以下ICと称す)のチツプ内の
回路が正常に動作しているか確認する方法とし
て、種々のチエツク用回路がICチツプ内に配置
され且つICチツプ外からテストできる様に専用
のチエツク信号入力及び出力端子が設けられてい
る。しかし半導体集積回路の素子集積密度即ち回
路機能が増加するにつれて、ICチツプへの正規
の信号入力及び出力端子が増加する為、試験用の
専用信号端子数はICチツプパツケージの収容端
子数によつて制限される。従つて容易にチエツク
専用端子を増設できなくある。又ICチツプ内の
回路パターンへ外部から直接テスト針を接触させ
てチエツクする方法があるがIC集積度が大きい
と極めて困難な作業となる。
回路が正常に動作しているか確認する方法とし
て、種々のチエツク用回路がICチツプ内に配置
され且つICチツプ外からテストできる様に専用
のチエツク信号入力及び出力端子が設けられてい
る。しかし半導体集積回路の素子集積密度即ち回
路機能が増加するにつれて、ICチツプへの正規
の信号入力及び出力端子が増加する為、試験用の
専用信号端子数はICチツプパツケージの収容端
子数によつて制限される。従つて容易にチエツク
専用端子を増設できなくある。又ICチツプ内の
回路パターンへ外部から直接テスト針を接触させ
てチエツクする方法があるがIC集積度が大きい
と極めて困難な作業となる。
本考案は前述の欠点を解決する為、正規の信号
入力端子を一時的にチエツク用信号端子として使
用できる様にしたものであり、入出力伝達特性の
異なる二つのインバータ回路を用いて試験回路を
構成することを特徴としている。以下に詳細につ
いて説明する。
入力端子を一時的にチエツク用信号端子として使
用できる様にしたものであり、入出力伝達特性の
異なる二つのインバータ回路を用いて試験回路を
構成することを特徴としている。以下に詳細につ
いて説明する。
第1図は本考案の実施例であり、1は分圧抵抗
でありこれらはICチツプ2外に取付けられる。
以下は全てICチツプ2内に配置されるものであ
り、3は抵抗1と同じ抵抗値を有する分圧抵抗、
4,5,6はMOSトランジスタで構成されたイ
ンバータ回路、6はエクスクルーシブOR回路、
11は二入力AND回路8,9及びOR論理回路1
0で構成された信号選択回路、18は信号入力端
子14に結合された正規のデイジタル信号回路、
12,13は信号入力端子16からの入力信号に
〓〓〓〓〓
より動作する例えば分周回路の如きデイジタル回
路である。
でありこれらはICチツプ2外に取付けられる。
以下は全てICチツプ2内に配置されるものであ
り、3は抵抗1と同じ抵抗値を有する分圧抵抗、
4,5,6はMOSトランジスタで構成されたイ
ンバータ回路、6はエクスクルーシブOR回路、
11は二入力AND回路8,9及びOR論理回路1
0で構成された信号選択回路、18は信号入力端
子14に結合された正規のデイジタル信号回路、
12,13は信号入力端子16からの入力信号に
〓〓〓〓〓
より動作する例えば分周回路の如きデイジタル回
路である。
第1図は回路に於いて信号入力端子16の信号
は分周回路12に入力され該回路の出力信号は次
段の分周回路13に入力された後該回路の出力信
号が出力端子17に得られるのが本来の回路構成
であるが、本考案では信号入力端子16にテスト
信号を入力して該信号を直接分周回路13に入力
して該回路13の回路動作機能を信号出力端子1
7で確認しようとするものである。19はその
IC内部の試験回路である。信号入力端子14は
本来デイジタル回路18を動作させる為の端子で
あるが、今該端子14を利用して該端子から内部
試験回路19を制御して、端子16に入力された
テスト信号で分周回路13を動作させ様とするも
のである。インバータ回路4,5は第2図の如く
伝達特性が異なつておりインバータ回路4にa、
インバータ回路5にbの特性を有しているものと
する。
は分周回路12に入力され該回路の出力信号は次
段の分周回路13に入力された後該回路の出力信
号が出力端子17に得られるのが本来の回路構成
であるが、本考案では信号入力端子16にテスト
信号を入力して該信号を直接分周回路13に入力
して該回路13の回路動作機能を信号出力端子1
7で確認しようとするものである。19はその
IC内部の試験回路である。信号入力端子14は
本来デイジタル回路18を動作させる為の端子で
あるが、今該端子14を利用して該端子から内部
試験回路19を制御して、端子16に入力された
テスト信号で分周回路13を動作させ様とするも
のである。インバータ回路4,5は第2図の如く
伝達特性が異なつておりインバータ回路4にa、
インバータ回路5にbの特性を有しているものと
する。
これらはMOSトランジスタに於いては幾何学
的形状により容易に実現可能である。従つて入力
信号レベルがVDD/2(VDDは電源電圧)の場合
インバータ回路4の出力部は“L”レベル、イン
バータ回路5の出力部は“H”レベル状態にあ
る。
的形状により容易に実現可能である。従つて入力
信号レベルがVDD/2(VDDは電源電圧)の場合
インバータ回路4の出力部は“L”レベル、イン
バータ回路5の出力部は“H”レベル状態にあ
る。
通常の動作では、入力信号端子14での抵抗1
は取外されており、信号端子14での入力信号は
デイジタル回路18に入力され、同時に伝達特性
の相違するインバータ回路4,5にも入力され
る。該入力信号によりインバータ回路4,5の出
力部は“H”又は“L”の同レベル信号で変化す
る為エクスクルーシブOR回路6の出力は常に
“L”レベル状態となる。該回路6の“L”レベ
ル出力はAND回路8及びインバータ回路7に同
時に入力され、インバータ回路7により反転され
た“H”レベル出力はAND回路9に入力される
AND回路8の出力は常に“L”レベル状態にあ
り、AND回路9及びOR回路10の出力部にはデ
イジタル回路12の出力信号が現われる。
は取外されており、信号端子14での入力信号は
デイジタル回路18に入力され、同時に伝達特性
の相違するインバータ回路4,5にも入力され
る。該入力信号によりインバータ回路4,5の出
力部は“H”又は“L”の同レベル信号で変化す
る為エクスクルーシブOR回路6の出力は常に
“L”レベル状態となる。該回路6の“L”レベ
ル出力はAND回路8及びインバータ回路7に同
時に入力され、インバータ回路7により反転され
た“H”レベル出力はAND回路9に入力される
AND回路8の出力は常に“L”レベル状態にあ
り、AND回路9及びOR回路10の出力部にはデ
イジタル回路12の出力信号が現われる。
従つて例えばデイジタル回路12,13が1/10
分周回路であるとすると、入力端子16信号周波
数は1/100分周された信号端子17に出力され
る。
分周回路であるとすると、入力端子16信号周波
数は1/100分周された信号端子17に出力され
る。
次にデイジタル回路13の動作テストを行う場
合信号入力端子14に第1図の如く抵抗1を接続
すると、抵抗1,3の抵抗値は同じなので、電源
端子15に入力された電源電圧レベルVDDの1/2
が信号入力端子14に現われる。インバータ回路
4,5の伝達特性が第2図の如く異るのでインバ
ータ回路4の出力部には“L”レベル、インバー
タ回路5の出力部には“H”レベルが出力され
る。該インバータ回路4,5の出力はエクスクレ
ーシブOR回路6に入力され、該回路6の出力は
常に“H”レベル状態となる。該回路6の“H”
レベル出力はAND回路8及びインバータ回路7
に同時に入力され、インバータ回路7により反転
された“L”レベル出力はAND回路9に入力さ
れるAND回路9の出力は常に“L”レベル状態
にある為、該回路9の出力部にはデイジタル回路
12の出力信号は伝達されない。一方AND回路
8及びOR回路10の出力部には入力端子16の
出力信号が伝達されデイジタル回路13に入力さ
れその結果が端子17より出力される。従つて端
子16の回路テスト信号がデイジタル回路12を
中継せず直接デイジタル回路13に入力される
為、テスト時間の短縮が可能であり且つデイジタ
ル回路12が動作不良でもデイジタル回路13の
動作機能をテストする事ができる。
合信号入力端子14に第1図の如く抵抗1を接続
すると、抵抗1,3の抵抗値は同じなので、電源
端子15に入力された電源電圧レベルVDDの1/2
が信号入力端子14に現われる。インバータ回路
4,5の伝達特性が第2図の如く異るのでインバ
ータ回路4の出力部には“L”レベル、インバー
タ回路5の出力部には“H”レベルが出力され
る。該インバータ回路4,5の出力はエクスクレ
ーシブOR回路6に入力され、該回路6の出力は
常に“H”レベル状態となる。該回路6の“H”
レベル出力はAND回路8及びインバータ回路7
に同時に入力され、インバータ回路7により反転
された“L”レベル出力はAND回路9に入力さ
れるAND回路9の出力は常に“L”レベル状態
にある為、該回路9の出力部にはデイジタル回路
12の出力信号は伝達されない。一方AND回路
8及びOR回路10の出力部には入力端子16の
出力信号が伝達されデイジタル回路13に入力さ
れその結果が端子17より出力される。従つて端
子16の回路テスト信号がデイジタル回路12を
中継せず直接デイジタル回路13に入力される
為、テスト時間の短縮が可能であり且つデイジタ
ル回路12が動作不良でもデイジタル回路13の
動作機能をテストする事ができる。
以上説明した様に本考案に於ける試験回路は
ICチツプへの正規の信号入力及び出力端子が増
加しても試験用の専用チエツク端子を増加させず
に済む利点を有している。
ICチツプへの正規の信号入力及び出力端子が増
加しても試験用の専用チエツク端子を増加させず
に済む利点を有している。
第1図は本考案による実施例、第2図はインバ
ータ回路の伝達特性を示している。 4,5,7……インバータ回路、6……エクス
クルーシブOR回路、11……信号選択回路、1
2,13,14……デイジタル回路。 〓〓〓〓〓
ータ回路の伝達特性を示している。 4,5,7……インバータ回路、6……エクス
クルーシブOR回路、11……信号選択回路、1
2,13,14……デイジタル回路。 〓〓〓〓〓
Claims (1)
- 電源端子と第1信号入力端子間に接続された抵
抗と、前記第1信号入力端子に接続され且つVDD
(電源電圧)/2以上の閾値電圧を有する第
1MOSインバータと、前記第1信号入力端子に接
続され且つVDD/2以下の閾値電圧を有する第
2MOSインバータと、前記第1、第2MOSインバ
ータに接続され、前記第1信号入力端子の電位が
VDD/2になると、“H”レベル信号を出力する
エクスクルーシブOR回路と、第2信号入力端子
に接続された信号入力部を有する第1デイジタル
回路と、信号出力端子に出力部が結合された第2
デイジタル回路と、前記エクスクルーシブOR回
路の出力が“H”レベルになると前記第2信号入
力端子を前記第2デイジタル回路の入力部に結合
し且つ“L”レベルにあると前記第1デイジタル
回路の出力部を前記第2デイジタル回路の入力部
に結合する信号選択回路とからなる半導体IC用
のIC試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3990279U JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3990279U JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55141082U JPS55141082U (ja) | 1980-10-08 |
JPS6126940Y2 true JPS6126940Y2 (ja) | 1986-08-12 |
Family
ID=28907600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3990279U Expired JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126940Y2 (ja) |
-
1979
- 1979-03-29 JP JP3990279U patent/JPS6126940Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS55141082U (ja) | 1980-10-08 |
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