JPS6126940Y2 - - Google Patents
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- Publication number
- JPS6126940Y2 JPS6126940Y2 JP3990279U JP3990279U JPS6126940Y2 JP S6126940 Y2 JPS6126940 Y2 JP S6126940Y2 JP 3990279 U JP3990279 U JP 3990279U JP 3990279 U JP3990279 U JP 3990279U JP S6126940 Y2 JPS6126940 Y2 JP S6126940Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- signal input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路の試験回路、特に試験
用の専用信号端子を増設する事なく半導体チツプ
内の回路動作を確認できる回路構成に関するもの
である。
用の専用信号端子を増設する事なく半導体チツプ
内の回路動作を確認できる回路構成に関するもの
である。
従来集積回路（以下ICと称す）のチツプ内の
回路が正常に動作しているか確認する方法とし
て、種々のチエツク用回路がICチツプ内に配置
され且つICチツプ外からテストできる様に専用
のチエツク信号入力及び出力端子が設けられてい
る。しかし半導体集積回路の素子集積密度即ち回
路機能が増加するにつれて、ICチツプへの正規
の信号入力及び出力端子が増加する為、試験用の
専用信号端子数はICチツプパツケージの収容端
子数によつて制限される。従つて容易にチエツク
専用端子を増設できなくある。又ICチツプ内の
回路パターンへ外部から直接テスト針を接触させ
てチエツクする方法があるがIC集積度が大きい
と極めて困難な作業となる。
回路が正常に動作しているか確認する方法とし
て、種々のチエツク用回路がICチツプ内に配置
され且つICチツプ外からテストできる様に専用
のチエツク信号入力及び出力端子が設けられてい
る。しかし半導体集積回路の素子集積密度即ち回
路機能が増加するにつれて、ICチツプへの正規
の信号入力及び出力端子が増加する為、試験用の
専用信号端子数はICチツプパツケージの収容端
子数によつて制限される。従つて容易にチエツク
専用端子を増設できなくある。又ICチツプ内の
回路パターンへ外部から直接テスト針を接触させ
てチエツクする方法があるがIC集積度が大きい
と極めて困難な作業となる。
本考案は前述の欠点を解決する為、正規の信号
入力端子を一時的にチエツク用信号端子として使
用できる様にしたものであり、入出力伝達特性の
異なる二つのインバータ回路を用いて試験回路を
構成することを特徴としている。以下に詳細につ
いて説明する。
入力端子を一時的にチエツク用信号端子として使
用できる様にしたものであり、入出力伝達特性の
異なる二つのインバータ回路を用いて試験回路を
構成することを特徴としている。以下に詳細につ
いて説明する。
第１図は本考案の実施例であり、１は分圧抵抗
でありこれらはICチツプ２外に取付けられる。
以下は全てICチツプ２内に配置されるものであ
り、３は抵抗１と同じ抵抗値を有する分圧抵抗、
４，５，６はMOSトランジスタで構成されたイ
ンバータ回路、６はエクスクルーシブOR回路、
１１は二入力AND回路８，９及びOR論理回路１
０で構成された信号選択回路、１８は信号入力端
子１４に結合された正規のデイジタル信号回路、
１２，１３は信号入力端子１６からの入力信号に
〓〓〓〓〓
より動作する例えば分周回路の如きデイジタル回
路である。
でありこれらはICチツプ２外に取付けられる。
以下は全てICチツプ２内に配置されるものであ
り、３は抵抗１と同じ抵抗値を有する分圧抵抗、
４，５，６はMOSトランジスタで構成されたイ
ンバータ回路、６はエクスクルーシブOR回路、
１１は二入力AND回路８，９及びOR論理回路１
０で構成された信号選択回路、１８は信号入力端
子１４に結合された正規のデイジタル信号回路、
１２，１３は信号入力端子１６からの入力信号に
〓〓〓〓〓
より動作する例えば分周回路の如きデイジタル回
路である。
第１図は回路に於いて信号入力端子１６の信号
は分周回路１２に入力され該回路の出力信号は次
段の分周回路１３に入力された後該回路の出力信
号が出力端子１７に得られるのが本来の回路構成
であるが、本考案では信号入力端子１６にテスト
信号を入力して該信号を直接分周回路１３に入力
して該回路１３の回路動作機能を信号出力端子１
７で確認しようとするものである。１９はその
IC内部の試験回路である。信号入力端子１４は
本来デイジタル回路１８を動作させる為の端子で
あるが、今該端子１４を利用して該端子から内部
試験回路１９を制御して、端子１６に入力された
テスト信号で分周回路１３を動作させ様とするも
のである。インバータ回路４，５は第２図の如く
伝達特性が異なつておりインバータ回路４にａ、
インバータ回路５にｂの特性を有しているものと
する。
は分周回路１２に入力され該回路の出力信号は次
段の分周回路１３に入力された後該回路の出力信
号が出力端子１７に得られるのが本来の回路構成
であるが、本考案では信号入力端子１６にテスト
信号を入力して該信号を直接分周回路１３に入力
して該回路１３の回路動作機能を信号出力端子１
７で確認しようとするものである。１９はその
IC内部の試験回路である。信号入力端子１４は
本来デイジタル回路１８を動作させる為の端子で
あるが、今該端子１４を利用して該端子から内部
試験回路１９を制御して、端子１６に入力された
テスト信号で分周回路１３を動作させ様とするも
のである。インバータ回路４，５は第２図の如く
伝達特性が異なつておりインバータ回路４にａ、
インバータ回路５にｂの特性を有しているものと
する。
これらはMOSトランジスタに於いては幾何学
的形状により容易に実現可能である。従つて入力
信号レベルがＶDD／２（ＶDDは電源電圧）の場合
インバータ回路４の出力部は“Ｌ”レベル、イン
バータ回路５の出力部は“Ｈ”レベル状態にあ
る。
的形状により容易に実現可能である。従つて入力
信号レベルがＶDD／２（ＶDDは電源電圧）の場合
インバータ回路４の出力部は“Ｌ”レベル、イン
バータ回路５の出力部は“Ｈ”レベル状態にあ
る。
通常の動作では、入力信号端子１４での抵抗１
は取外されており、信号端子１４での入力信号は
デイジタル回路１８に入力され、同時に伝達特性
の相違するインバータ回路４，５にも入力され
る。該入力信号によりインバータ回路４，５の出
力部は“Ｈ”又は“Ｌ”の同レベル信号で変化す
る為エクスクルーシブOR回路６の出力は常に
“Ｌ”レベル状態となる。該回路６の“Ｌ”レベ
ル出力はAND回路８及びインバータ回路７に同
時に入力され、インバータ回路７により反転され
た“Ｈ”レベル出力はAND回路９に入力される
AND回路８の出力は常に“Ｌ”レベル状態にあ
り、AND回路９及びOR回路１０の出力部にはデ
イジタル回路１２の出力信号が現われる。
は取外されており、信号端子１４での入力信号は
デイジタル回路１８に入力され、同時に伝達特性
の相違するインバータ回路４，５にも入力され
る。該入力信号によりインバータ回路４，５の出
力部は“Ｈ”又は“Ｌ”の同レベル信号で変化す
る為エクスクルーシブOR回路６の出力は常に
“Ｌ”レベル状態となる。該回路６の“Ｌ”レベ
ル出力はAND回路８及びインバータ回路７に同
時に入力され、インバータ回路７により反転され
た“Ｈ”レベル出力はAND回路９に入力される
AND回路８の出力は常に“Ｌ”レベル状態にあ
り、AND回路９及びOR回路１０の出力部にはデ
イジタル回路１２の出力信号が現われる。
従つて例えばデイジタル回路１２，１３が1/10
分周回路であるとすると、入力端子１６信号周波
数は1/100分周された信号端子１７に出力され
る。
分周回路であるとすると、入力端子１６信号周波
数は1/100分周された信号端子１７に出力され
る。
次にデイジタル回路１３の動作テストを行う場
合信号入力端子１４に第１図の如く抵抗１を接続
すると、抵抗１，３の抵抗値は同じなので、電源
端子１５に入力された電源電圧レベルＶDDの1/2
が信号入力端子１４に現われる。インバータ回路
４，５の伝達特性が第２図の如く異るのでインバ
ータ回路４の出力部には“Ｌ”レベル、インバー
タ回路５の出力部には“Ｈ”レベルが出力され
る。該インバータ回路４，５の出力はエクスクレ
ーシブOR回路６に入力され、該回路６の出力は
常に“Ｈ”レベル状態となる。該回路６の“Ｈ”
レベル出力はAND回路８及びインバータ回路７
に同時に入力され、インバータ回路７により反転
された“Ｌ”レベル出力はAND回路９に入力さ
れるAND回路９の出力は常に“Ｌ”レベル状態
にある為、該回路９の出力部にはデイジタル回路
１２の出力信号は伝達されない。一方AND回路
８及びOR回路１０の出力部には入力端子１６の
出力信号が伝達されデイジタル回路１３に入力さ
れその結果が端子１７より出力される。従つて端
子１６の回路テスト信号がデイジタル回路１２を
中継せず直接デイジタル回路１３に入力される
為、テスト時間の短縮が可能であり且つデイジタ
ル回路１２が動作不良でもデイジタル回路１３の
動作機能をテストする事ができる。
合信号入力端子１４に第１図の如く抵抗１を接続
すると、抵抗１，３の抵抗値は同じなので、電源
端子１５に入力された電源電圧レベルＶDDの1/2
が信号入力端子１４に現われる。インバータ回路
４，５の伝達特性が第２図の如く異るのでインバ
ータ回路４の出力部には“Ｌ”レベル、インバー
タ回路５の出力部には“Ｈ”レベルが出力され
る。該インバータ回路４，５の出力はエクスクレ
ーシブOR回路６に入力され、該回路６の出力は
常に“Ｈ”レベル状態となる。該回路６の“Ｈ”
レベル出力はAND回路８及びインバータ回路７
に同時に入力され、インバータ回路７により反転
された“Ｌ”レベル出力はAND回路９に入力さ
れるAND回路９の出力は常に“Ｌ”レベル状態
にある為、該回路９の出力部にはデイジタル回路
１２の出力信号は伝達されない。一方AND回路
８及びOR回路１０の出力部には入力端子１６の
出力信号が伝達されデイジタル回路１３に入力さ
れその結果が端子１７より出力される。従つて端
子１６の回路テスト信号がデイジタル回路１２を
中継せず直接デイジタル回路１３に入力される
為、テスト時間の短縮が可能であり且つデイジタ
ル回路１２が動作不良でもデイジタル回路１３の
動作機能をテストする事ができる。
以上説明した様に本考案に於ける試験回路は
ICチツプへの正規の信号入力及び出力端子が増
加しても試験用の専用チエツク端子を増加させず
に済む利点を有している。
ICチツプへの正規の信号入力及び出力端子が増
加しても試験用の専用チエツク端子を増加させず
に済む利点を有している。
第１図は本考案による実施例、第２図はインバ
ータ回路の伝達特性を示している。 ４，５，７……インバータ回路、６……エクス
クルーシブOR回路、１１……信号選択回路、１
２，１３，１４……デイジタル回路。 〓〓〓〓〓
ータ回路の伝達特性を示している。 ４，５，７……インバータ回路、６……エクス
クルーシブOR回路、１１……信号選択回路、１
２，１３，１４……デイジタル回路。 〓〓〓〓〓
Claims (1)
- 電源端子と第１信号入力端子間に接続された抵
抗と、前記第１信号入力端子に接続され且つＶDD
（電源電圧）／２以上の閾値電圧を有する第
1MOSインバータと、前記第１信号入力端子に接
続され且つＶDD／２以下の閾値電圧を有する第
2MOSインバータと、前記第１、第2MOSインバ
ータに接続され、前記第１信号入力端子の電位が
ＶDD／２になると、“Ｈ”レベル信号を出力する
エクスクルーシブOR回路と、第２信号入力端子
に接続された信号入力部を有する第１デイジタル
回路と、信号出力端子に出力部が結合された第２
デイジタル回路と、前記エクスクルーシブOR回
路の出力が“Ｈ”レベルになると前記第２信号入
力端子を前記第２デイジタル回路の入力部に結合
し且つ“Ｌ”レベルにあると前記第１デイジタル
回路の出力部を前記第２デイジタル回路の入力部
に結合する信号選択回路とからなる半導体IC用
のIC試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990279U JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990279U JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141082U JPS55141082U (ja) | 1980-10-08 |
| JPS6126940Y2 true JPS6126940Y2 (ja) | 1986-08-12 |
Family
ID=28907600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3990279U Expired JPS6126940Y2 (ja) | 1979-03-29 | 1979-03-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126940Y2 (ja) |
-
1979
- 1979-03-29 JP JP3990279U patent/JPS6126940Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55141082U (ja) | 1980-10-08 |
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