JPS6154643A - マスタ−スライス型ゲ−トアレイ装置 - Google Patents
マスタ−スライス型ゲ−トアレイ装置Info
- Publication number
- JPS6154643A JPS6154643A JP59176274A JP17627484A JPS6154643A JP S6154643 A JPS6154643 A JP S6154643A JP 59176274 A JP59176274 A JP 59176274A JP 17627484 A JP17627484 A JP 17627484A JP S6154643 A JPS6154643 A JP S6154643A
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- JP
- Japan
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- cells
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- power supply
- cell
- wiring
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、特に内部で発生するノイズへの対策を図っ
たマスタースライス型ゲートアレイ装置に関する。
たマスタースライス型ゲートアレイ装置に関する。
［発明の技術的背景］
マスタースライス型ゲートアレイ装置（以下、単にゲー
トアレイと称する）、特に０ＭＯ８型のものは、例えば
第３図に示すようにそれぞれ２個のＰチャネルＭＯＳト
ランジスタＱＰ１．ＱＰ２とＮチャネルＭＯＳトランジ
スタＱＮ１．ＯＮ２とを組合わせたベーシックセル１ｏ
を１単位とし、これを第４図のように半導体集積回路（
ＩＣ）チツブ１１のＸ、Ｙ軸上に一定の間隔をおいて規
則正しく並べ、各ベーシックセル１０間の列方向に配線
用スペースを設け、これらベーシックセル１０の集合体
の周囲に入力用セル１２および出力用セル１３を配列す
ることによって構成されている。上記入力用セル１２は
それぞれ少なくとも一つのトランジスタを含み上記ベー
シックセル１０に対して信号を供給する回路が構成され
るものであり、出力用セル１３もそれぞれ少なくとも一
つのトランジスタを含み上記ベーシックセル１０からの
信号を外部に出力する回路が構成されるものである。そ
して上記入力用セル１２内および出力用セル１３内には
それぞれ信号入力用あるいは出力用の電極いわゆる入出
力パッド１４が設けられている。またベーシックセル１
０の集合体の周囲には、基準電圧（アース電圧）を含む
電源電圧をこのチップに供給するための電源パッド１５
が必要な数だけ設けられている。
トアレイと称する）、特に０ＭＯ８型のものは、例えば
第３図に示すようにそれぞれ２個のＰチャネルＭＯＳト
ランジスタＱＰ１．ＱＰ２とＮチャネルＭＯＳトランジ
スタＱＮ１．ＯＮ２とを組合わせたベーシックセル１ｏ
を１単位とし、これを第４図のように半導体集積回路（
ＩＣ）チツブ１１のＸ、Ｙ軸上に一定の間隔をおいて規
則正しく並べ、各ベーシックセル１０間の列方向に配線
用スペースを設け、これらベーシックセル１０の集合体
の周囲に入力用セル１２および出力用セル１３を配列す
ることによって構成されている。上記入力用セル１２は
それぞれ少なくとも一つのトランジスタを含み上記ベー
シックセル１０に対して信号を供給する回路が構成され
るものであり、出力用セル１３もそれぞれ少なくとも一
つのトランジスタを含み上記ベーシックセル１０からの
信号を外部に出力する回路が構成されるものである。そ
して上記入力用セル１２内および出力用セル１３内には
それぞれ信号入力用あるいは出力用の電極いわゆる入出
力パッド１４が設けられている。またベーシックセル１
０の集合体の周囲には、基準電圧（アース電圧）を含む
電源電圧をこのチップに供給するための電源パッド１５
が必要な数だけ設けられている。
ゲートアレイは、このように構成された半導体チップ１
１に対して例えばアルミニュームなどによる多層配線を
施すことにより任意の論理機能を持３一 つ集積回路を形成するものであり、少量多品種の集積回
路を製作する際にその製作時間の大幅な短縮を可能にし
ている。
１に対して例えばアルミニュームなどによる多層配線を
施すことにより任意の論理機能を持３一 つ集積回路を形成するものであり、少量多品種の集積回
路を製作する際にその製作時間の大幅な短縮を可能にし
ている。
ところで、上記のようなゲートアレイに多層配線を施し
て任意の論理機能を持つ集積回路を形成する場合に、従
来では、電源配線、特に基準電圧用の配線はベーシック
セル１０、入力用セル１２および出力用セル１３に対し
て共通に設けるようにしている。
て任意の論理機能を持つ集積回路を形成する場合に、従
来では、電源配線、特に基準電圧用の配線はベーシック
セル１０、入力用セル１２および出力用セル１３に対し
て共通に設けるようにしている。
［背景技術の問題点］
集積回路の形成後、その集積回路を実際に動作させる場
合、複数の出力用セル１３で外部に出力すべき信号が同
時にＨレベルからＬレベルにあるいはこの反対にＬレベ
ルからＨレベルに変化するときに、これら出力用セル１
３の基準電圧用の配線には電圧変動すなわち電源ノイズ
が生じる。ところで、従来のゲートアレイでは上記のよ
うに基準電圧用の配線がベーシックセル１０、入力用セ
ル１２および出力用セル１３に対して共通に設けられて
いるので、上記ノイズによりベーシックセル１０および
入力用セル１２も影響を受け、入力用セル１２で構成さ
れている入力回路の入力特性に変動を及ぼす、ベーシッ
クセル１０で構成されている内部回路に誤動作をもたら
す、等の信頼性の低下が生じている。
合、複数の出力用セル１３で外部に出力すべき信号が同
時にＨレベルからＬレベルにあるいはこの反対にＬレベ
ルからＨレベルに変化するときに、これら出力用セル１
３の基準電圧用の配線には電圧変動すなわち電源ノイズ
が生じる。ところで、従来のゲートアレイでは上記のよ
うに基準電圧用の配線がベーシックセル１０、入力用セ
ル１２および出力用セル１３に対して共通に設けられて
いるので、上記ノイズによりベーシックセル１０および
入力用セル１２も影響を受け、入力用セル１２で構成さ
れている入力回路の入力特性に変動を及ぼす、ベーシッ
クセル１０で構成されている内部回路に誤動作をもたら
す、等の信頼性の低下が生じている。
［発明の目的コ
この発明は上記のような事情を考慮してなされたもので
あり、その目的は電源配線の電圧変動に対して特性およ
び回路動作を損うことがなく、信頼性の高いマスタース
ライス型ゲートアレイ装置を提供することにある。
あり、その目的は電源配線の電圧変動に対して特性およ
び回路動作を損うことがなく、信頼性の高いマスタース
ライス型ゲートアレイ装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、ベーシッ
クセルおよび少なくとも一つのトランジスタを含み上記
ベーシックセルに対して信号を供給する回路が構成され
る入力用セルに対しては基準電圧用の配線を共通に設け
、少なくとも一つのトランジスタを含み上記ベーシック
セルからの信号を外部に出力する回路が構成される出力
用セルに対しては独立に基準電圧用の配線を設けるよう
にしている。
クセルおよび少なくとも一つのトランジスタを含み上記
ベーシックセルに対して信号を供給する回路が構成され
る入力用セルに対しては基準電圧用の配線を共通に設け
、少なくとも一つのトランジスタを含み上記ベーシック
セルからの信号を外部に出力する回路が構成される出力
用セルに対しては独立に基準電圧用の配線を設けるよう
にしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るマスタースライス型ゲートアレ
イ装置の一実施例による構成を示す回路図である。この
実施例の装置では、前記第４図のように構成された半導
体チップ１１に対して例えばアルミニュームなどによる
多層配線を施して任意の論理機能を持つ集積回路を形成
する際に、前記ベーシックセル１０および少なくとも一
つのトランジスタを含み上記ベーシックセル１０に対し
て信号を供給する回路が構成される前記入力用セル１２
に対しては基準電圧用の配線２１を共通に設け、この配
線２１は基準電圧用の一つの電源パッド１５Ａに接続し
、また少なくとも一つのトランジスタを含み上記ベーシ
ックセル１０からの信号を外部に出力する回路が構成さ
れる前記出力用セル１３に対しては上記配線２１とは分
離された基準電圧用の配線２２を設け、この配線２２は
上記とは異なる電源パッド１５Ｂに接続するようにした
ものである。
イ装置の一実施例による構成を示す回路図である。この
実施例の装置では、前記第４図のように構成された半導
体チップ１１に対して例えばアルミニュームなどによる
多層配線を施して任意の論理機能を持つ集積回路を形成
する際に、前記ベーシックセル１０および少なくとも一
つのトランジスタを含み上記ベーシックセル１０に対し
て信号を供給する回路が構成される前記入力用セル１２
に対しては基準電圧用の配線２１を共通に設け、この配
線２１は基準電圧用の一つの電源パッド１５Ａに接続し
、また少なくとも一つのトランジスタを含み上記ベーシ
ックセル１０からの信号を外部に出力する回路が構成さ
れる前記出力用セル１３に対しては上記配線２１とは分
離された基準電圧用の配線２２を設け、この配線２２は
上記とは異なる電源パッド１５Ｂに接続するようにした
ものである。
６一
このようにこの実施例装置では、基準電圧用の配線をベ
ーシックセル１０オよび入力用セル１２用の配線２１と
出力用セル１３用の配線２２に分離して設けるようにし
ている。
ーシックセル１０オよび入力用セル１２用の配線２１と
出力用セル１３用の配線２２に分離して設けるようにし
ている。
このため、集積回路の形成後、その集積回路を実際に動
作させる場合、複数の出力用セル１３で外部に出力すべ
き信号のレベルが同時に変化して、これら出力用セル１
３の基準電圧用の配線２２に電源ノイズが生じても、こ
のノイズはベーシックセル１０および入力用セル１２に
は伝わらない。従って、上記ノイズによる影響をベーシ
ックセル１０および入力用セル１２は全く受けず、入力
用セル１２で構成されている入力回路の入力特性は変動
せず、またベーシックセル１０で構成されている内部回
路にも誤動作が生じることはない。すなわち、上記ノイ
ズによる信頼性の低下は生じない。
作させる場合、複数の出力用セル１３で外部に出力すべ
き信号のレベルが同時に変化して、これら出力用セル１
３の基準電圧用の配線２２に電源ノイズが生じても、こ
のノイズはベーシックセル１０および入力用セル１２に
は伝わらない。従って、上記ノイズによる影響をベーシ
ックセル１０および入力用セル１２は全く受けず、入力
用セル１２で構成されている入力回路の入力特性は変動
せず、またベーシックセル１０で構成されている内部回
路にも誤動作が生じることはない。すなわち、上記ノイ
ズによる信頼性の低下は生じない。
第２図はこの発明に係るマスタースライス型ゲートアレ
イ装−置の他の実施例による構成を示す回路図である。
イ装−置の他の実施例による構成を示す回路図である。
一般にゲートアレイは、各パッドが外部接続用のビンに
接続された後、プラスチック材料等で封止されて完成さ
れる。そして、集積回路としての完成後に不良判定試験
が実施される。この試験は複数の集積回路の対応する入
出力ビンおよび電源ビンどうしを並列に接続した状態で
行われる。その際、集積回路相互の信号の干渉を防ぐた
め、電源ビンを除く入出力ビンは抵抗を介して並列に接
続されている。この試験を行なう場合、各集積回路に電
源電圧を供給する必要があるが、電源ビンの位置が種類
の異なるもの毎に異なっていると各種類毎に試験回路を
変更しなければならず極めて不都合である。このため、
種類が異なっている集積回路に共通に一つの電源ビンに
のみ上記のような抵抗を介さずに直接に電源を接続して
いる。
接続された後、プラスチック材料等で封止されて完成さ
れる。そして、集積回路としての完成後に不良判定試験
が実施される。この試験は複数の集積回路の対応する入
出力ビンおよび電源ビンどうしを並列に接続した状態で
行われる。その際、集積回路相互の信号の干渉を防ぐた
め、電源ビンを除く入出力ビンは抵抗を介して並列に接
続されている。この試験を行なう場合、各集積回路に電
源電圧を供給する必要があるが、電源ビンの位置が種類
の異なるもの毎に異なっていると各種類毎に試験回路を
変更しなければならず極めて不都合である。このため、
種類が異なっている集積回路に共通に一つの電源ビンに
のみ上記のような抵抗を介さずに直接に電源を接続して
いる。
ところが、前記第１図の実施例装置のように基準電圧用
の配線として２１と２２の二つを設け、それぞれを別な
電源パッド１５Ａ、 １５Ｂに接続する場合、このうち
一つのパッドに接続されている電源ビンは前記のような
抵抗を介して電源に接続されることになる。すると、こ
のビン、さらにはパッドに接続されている基準電圧用の
配線には規定の電圧が印加されず、電源に直接に接続さ
れている配線とは電位が異なってしまい、正常な動作が
期待できない。
の配線として２１と２２の二つを設け、それぞれを別な
電源パッド１５Ａ、 １５Ｂに接続する場合、このうち
一つのパッドに接続されている電源ビンは前記のような
抵抗を介して電源に接続されることになる。すると、こ
のビン、さらにはパッドに接続されている基準電圧用の
配線には規定の電圧が印加されず、電源に直接に接続さ
れている配線とは電位が異なってしまい、正常な動作が
期待できない。
そこでこの第２図の実施例装置では、二つの基準電圧用
の配線２１．２２を任意の箇所で適当なインピーダンス
素子２３で接続し、上記試験の際に両配線２１．２２が
ほぼ同電位となるようにしたものである。このインピー
ダンス素子２３としては上記両配線２１．２２を構成し
ているアルミニューム、多結晶シリコン、拡散領域、ダ
イオード等が使用可能である。
の配線２１．２２を任意の箇所で適当なインピーダンス
素子２３で接続し、上記試験の際に両配線２１．２２が
ほぼ同電位となるようにしたものである。このインピー
ダンス素子２３としては上記両配線２１．２２を構成し
ているアルミニューム、多結晶シリコン、拡散領域、ダ
イオード等が使用可能である。
また、上記インピーダンス素子２３で二つの基準電圧用
の配線２１．２２を接続する際に、その接続箇所として
一方の配線２１の最も電源パッドに近い位置に設定すれ
ば、他方の配線２２にノイズが発生したときにこのノイ
ズによる一方の配線２１への影響を最も小さくすること
ができる。これは、他方の配線２２に発生したノイズは
一方の配線２１が接続されている電源パッドを介して電
源に吸収される割合いが大きいからである。
の配線２１．２２を接続する際に、その接続箇所として
一方の配線２１の最も電源パッドに近い位置に設定すれ
ば、他方の配線２２にノイズが発生したときにこのノイ
ズによる一方の配線２１への影響を最も小さくすること
ができる。これは、他方の配線２２に発生したノイズは
一方の配線２１が接続されている電源パッドを介して電
源に吸収される割合いが大きいからである。
［発明の効果］
以上説明したようにこの発明によれば、電源配線の電圧
変動に対して特性および回路動作を損うことがなく、信
頼性の高いマスタースライス型ゲートアレイ装置を提供
することができる。
変動に対して特性および回路動作を損うことがなく、信
頼性の高いマスタースライス型ゲートアレイ装置を提供
することができる。
第１図はこの発明の一実施例に係るマスタースライス型
ゲートアレイ装置の回路図、第２図はこの発明の他の実
施例に係るマスタースライス型ゲートアレイ装置の回路
図、第３図はベーシックセ ・ルの回路図、第４図は集
積回路を形成する前の一般的なマスタースライス型ゲー
トアレイ装置の回路図である。 １０・・・ベーシックセル、１１・・・半導体集積回路
（ＩＣ）チップ、１２・・・入力用セル、１３・・・出
力用セル、１４・・・入出力パッド、１５・・・電源パ
ッド、２１．２２・・・基準電圧用の配線、２３・・・
インピーダンス素子。
ゲートアレイ装置の回路図、第２図はこの発明の他の実
施例に係るマスタースライス型ゲートアレイ装置の回路
図、第３図はベーシックセ ・ルの回路図、第４図は集
積回路を形成する前の一般的なマスタースライス型ゲー
トアレイ装置の回路図である。 １０・・・ベーシックセル、１１・・・半導体集積回路
（ＩＣ）チップ、１２・・・入力用セル、１３・・・出
力用セル、１４・・・入出力パッド、１５・・・電源パ
ッド、２１．２２・・・基準電圧用の配線、２３・・・
インピーダンス素子。
Claims (3)
- （１）それぞれ少なくとも一つのトランジスタからなる
複数のベーシックセル部と、それぞれ少なくとも一つの
トランジスタからなり、上記ベーシックセル部に対して
信号を供給する回路が構成される複数の入力用セルと、
それぞれ少なくとも一つのトランジスタからなり、上記
ベーシックセル部からの信号を外部に出力する回路が構
成される複数の出力用セルと、上記ベーシックセル部お
よび上記入力用セル内の各トランジスタに対して共通に
設けられた第１の電源供給線と、上記第１の電源供給線
とは分離され、上記出力用セル内のトランジスタに対し
て共通に設けられた第２の電源供給線とを具備したこと
を特徴とするマスタースライス型ゲートアレイ装置。 - （２）前記第１の電源供給線および第２の電源供給線が
それぞれ、基準電圧を前記各トランジスタに供給するた
めの電源供給線である特許請求の範囲第１項に記載のマ
スタースライス型ゲートアレイ装置。 - （３）前記第１の電源供給線および第２の電源供給線が
所定の箇所でインピーダンス手段を介して接続されてい
る特許請求の範囲第１項に記載のマスタースライス型ゲ
ートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176274A JPS6154643A (ja) | 1984-08-24 | 1984-08-24 | マスタ−スライス型ゲ−トアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176274A JPS6154643A (ja) | 1984-08-24 | 1984-08-24 | マスタ−スライス型ゲ−トアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154643A true JPS6154643A (ja) | 1986-03-18 |
Family
ID=16010706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176274A Pending JPS6154643A (ja) | 1984-08-24 | 1984-08-24 | マスタ−スライス型ゲ−トアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104363A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-08-24 JP JP59176274A patent/JPS6154643A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104363A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体集積回路装置 |
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