JPH0563046A - ゲートアレイ集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ゲートアレイＬＳＩに関し、試験回路形成によ
る面積効率の低下の防止を目的とする。 【構成】マトリックス状に配列された多数のゲートと、
一端が前記各対応するゲートの接続端に夫々接続された
スイッチング手段と、スイッチング手段の各行毎に配設
され、各行のスイッチング手段の夫々に対して制御信号
を伝達するプローブラインと、スイッチング手段の各列
毎に配設され、各列のスイッチング手段の夫々の他端に
接続されるセンスラインとを備え、各プローブラインの
選択によるスイッチング手段の制御並びにセンスライン
の選択を介して各ゲートの接続端の信号を読出し可能と
したゲートアレイＬＳＩにおいて、プローブライン及び
センスラインの少なくとも一方を共通バルク層において
配線するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートアレイ集積回路
及びその製造法に関し、更に詳しくは、行方向に延びる
プローブライン及び列方向に延びるセンスラインの各選
択を介して内部ゲートにおける信号状態を読出し可能と
したマトリックステスト方式の試験回路を有するゲート
アレイ集積回路及びその製造方法の改良に関する。

【０００２】集積回路（ＬＳＩ）にあっては、近年ゲー
トアレイ方式が採用される例が増大している。ゲートア
レイ方式のＬＳＩでは、基本セルを構成する多数の各ゲ
ートが共通バルク層内に形成された半完成品のマスタス
ライスが予め用意されており、ユーザの設計に基づいた
特定の回路機能を有する完成品が、このマスタスライス
の共通バルク層上に形成される金属配線パターンによっ
て製作される。このためゲートアレイ方式によると、ユ
ーザの設計から完成品製作までのＬＳＩの開発期間が大
幅に短縮される利点がある。

【０００３】ところで、ＬＳＩの大規模化及び高集積化
が進み、特に大規模ＬＳＩでは、その機能試験時におけ
るテストデータの作成に膨大な工数が必要となってお
り、また、機能試験に際してデータ不良が発生してもそ
の不良の原因箇所の究明が困難となっている。このた
め、特に信頼性が強く要求されるＬＳＩにあっては、そ
の内部ゲートの個々の作動を診断するために試験回路を
有する例がみられる。

【０００４】

【従来の技術】特開昭６１−４２９３４号公報は、上記
試験回路としてマトリックステスト方式の試験回路を有
するＬＳＩについて記載する。図５は、上記公報に記載
されたＬＳＩの構成を示す平面図である。同図におい
て、チップ１０上には基本セルを構成する多数のゲート
１がマトリックス状に配列されており、各ゲート１に対
して夫々スイッチング手段２が設けられ、ゲート１の出
力ラインＸにスイッチング手段の一端が接続されてい
る。

【０００５】各行方向に並ぶゲート１には行方向に延び
るプローブライン３が、また各列方向に並ぶゲート１に
は列方向に延びるセンスライン４が、夫々対応して設け
られており、これらプローブライン３及びセンスライン
４は夫々図示しない電源配線と同様にパターン配線によ
って形成されている。

【０００６】各スイッチング手段２は、プローブライン
３からそのオン・オフのための制御入力を受けると共
に、そのオン状態のときに対応するゲートセル１の出力
ラインＸとセンスライン４とを導通させる。

【０００７】各プローブライン３は、行選択クロック信
号によって行選択リングカウンタ５を介して選択されて
当該行に配されるスイッチング手段２を一斉に導通させ
る。この結果、選択された行の各ゲート１の出力ライン
Ｘの信号は、夫々のゲート１に対応するセンスライン４
を介して取り出される。各センスライン４の信号は、列
選択クロック信号によって列選択リングカウンタ６Ａを
介して指定されたデータセレクタ６Ｂから順次取り出さ
れる。

【０００８】上記形式のＬＳＩでは、ＬＳＩ内部の任意
のゲートの信号状態が行及び列の各選択クロック信号を
介して容易に検出できるため、ＬＳＩの機能テストが、
また、その機能テストの際の不良箇所の調査が、夫々極
めて容易に行われる。かかる試験回路を構成するには、
各ゲートが共通のパターン構成を有し、また、その配置
が規則的なマトリックス状であるゲートアレイ方式のＬ
ＳＩ（ゲートアレイＬＳＩ）が最も適している。

【０００９】

【発明が解決しようとする課題】一般にゲートアレイＬ
ＳＩでは、技術上及びコスト上の観点から、配線層とし
て２又は３層のメタル（アルミ）配線層が採用されるの
が通例であるが、大規模ＬＳＩにおいて各ゲートセル相
互間を配線するためには２層の配線層が最低限必要であ
る。

【００１０】ところが、上記従来のマトリックステスト
方式の試験回路を有するゲートアレイＬＳＩでは、互い
に直交する多数のプローブライン及びセンスラインをチ
ップ全体領域に配設するために既に２層の配線層が使用
されており、従って配線層として３層を設けたＬＳＩに
あっても、プローブライン及びセンスラインが設けられ
る配線層内に各ゲートセル相互間の配線がこれらと混在
して設けられる。

【００１１】このため、ゲート相互間の配線に必要な面
積を通常通りに確保する場合には、前記プローブライン
及びセンスラインの存在のために配線層の面積の増大が
避けられず、従ってかかる試験回路を有するゲートアレ
イＬＳＩでは、試験回路を有しない通常のゲートアレイ
ＬＳＩのチップ面積の例えば２倍にもチップ面積が増大
することとなる。

【００１２】また、このチップ面積の増大を回避するた
めに、ゲート相互間の配線のための領域面積を縮小する
場合には、狭くなった領域のため配線のレイアウトが極
めて錯綜し、ＬＳＩで通常行われている自動配線プログ
ラムを介しての計算機による配線の自動レイアウト設計
において、プログラムが複雑になることから効率的な自
動配線レイアウトが困難になる。

【００１３】従って、本発明は、上記マトリックステス
ト方式の試験回路を有する従来のゲートアレイＬＳＩに
おける問題に鑑み、チップ面積の増大を小さく抑え、且
つ、自動配線プログラムによる効率的な配線レイアウト
設計を可能とするマトリックステスト方式の試験回路を
備えるゲートアレイＬＳＩ及びその製造方法を提供する
ことを目的とする。

【００１４】

【課題を達成するための手段】図１は、本発明の一実施
例のゲートアレイＬＳＩの一部平面図である。同図にお
いて、１はゲート、２はスイッチング手段を成すセンス
トランジスタ、３はプローブライン、４はセンスライ
ン、１０はチップ領域である。なお、同図はプローブラ
イン３が共通バルク層に配線される例であり、プローブ
ライン３を破線で示している。

【００１５】前記目的を達成するため、本発明のゲート
アレイＬＳＩは、図１に例示したように、マトリックス
状に配列された多数のゲート（１）と、前記ゲート
（１）の少なくとも一部に対応して設けられマトリック
ス状に配列されると共に、一端が前記各対応するゲート
の何れかの接続端に夫々接続されたスイッチング手段
（２）と、前記スイッチング手段（２）の各行毎に配設
され、対応する該行のスイッチング手段（２）の夫々に
対して制御信号を伝達するプローブライン（３）と、前
記スイッチング手段（２）の各列毎に配設され、対応す
る該列のスイッチング手段（２）の夫々の他端に接続さ
れるセンスライン（４）とを備え、前記各プローブライ
ン（３）の選択によるスイッチング手段（２）の制御並
びに前記センスライン（４）の選択を介して前記各接続
端の信号を読出し可能としたゲートアレイＬＳＩにおい
て、前記プローブライン（３）及び前記センスライン
（４）の少なくとも一方を共通バルク層において配線し
たことを特徴とする。

【００１６】また、本発明のゲートアレイＬＳＩの製造
方法は、マトリックス状に配列された多数のゲート
（１）と、前記ゲート（１）の少なくとも一部に対応し
て設けられマトリックス状に配列されると共に、一端が
前記各対応するゲート（１）の何れかの接続端に夫々接
続されたスイッチング手段（２）と、前記スイッチング
手段（２）の各行毎に配設され、対応する該行のスイッ
チング手段（２）の夫々に対して制御信号を伝達するプ
ローブライン（３）と、前記スイッチング手段（２）の
各列毎に配設され、対応する該列のスイッチング手段の
夫々の他端に接続されるセンスライン（４）とを備え、
前記各プローブライン（３）の選択による前記スイッチ
ング手段（２）の制御並びに前記センスライン（４）の
選択を介して前記各接続端の信号を読出し可能としたゲ
ートアレイＬＳＩの製造方法において、前記プローブラ
イン（３）及び前記センスライン（４）の少なくとも一
方を共通バルク層において配線したマスタスライスを製
作することを特徴とする。

【００１７】

【作用】本発明のゲートアレイＬＳＩでは、プローブラ
イン及びセンスラインの少なくとも一方を共通バルク層
において配線するため、従来のマトリックステスト方式
の試験回路を有するゲートアレイＬＳＩに比して、配線
層内にレイアウトされる配線量がその分だけ減少し、各
ゲート相互間の配線のレイアウトスペースの確保が容易
であることから、自動配線プログラムを介して配線のレ
イアウト設計を行うことが容易となり、一方、マトリッ
クス方式の試験回路におけるプローブライン及びセンス
ラインは、夫々各ゲートアレイＬＳＩに共通であるた
め、予め共通バルク層において標準的に形成して半完成
品のマスタスライスとして準備しておくことに問題はな
い。

【００１８】

【実施例】図面を参照して本発明を更に詳しく説明す
る。図１において、このチップ領域１０は、多数のＣＭ
ＯＳトランジスタから成る論理ゲート（基本セル）１が
行及び列方向に並んでマトリックス状に配設されてい
る。各基本セル１には二組のＣＭＯＳトランジスタがセ
ル列方向に並んで配される。なお、各基本セル１相互間
を接続し、ユーザから要求される所定の機能を実現する
信号配線についてはその図示が省略されている。

【００１９】各基本セル１は、夫々セル列を形成して配
され、各セル列の間には配線領域７が配されている。各
配線領域７には、同図に示されたようにその１つおきに
センストランジスタ２及びセンスライン４が配されてい
る。

【００２０】各プローブライン３は、行方向に並ぶ各基
本セル１に沿って図中左右方向に延びており、このＬＳ
Ｉのマスタスライスを製作する際に、ポリシリコンによ
って共通バルク層内に形成されている。各プローブライ
ン３は、図示の如く、基本セルの２段毎に夫々２本が並
んで配設される構成であり、基本セルを構成する各ＣＭ
ＯＳトランジスタのゲート層１１を形成するときに同時
に形成される。

【００２１】上記のように、プローブライン３を共通バ
ルク層に配設したため、プローブライン３は、これと直
交方向に延びメタル第一層に配される電源配線１２及び
センスライン４、並びにメタル第一及び第三層に配され
所定の特定機能を実現するために形成される図示しない
信号配線に対して配線レイアウト上で障害となることは
ない。

【００２２】スイッチング手段を構成するＮチャネルＭ
ＯＳトランジスタのセンストランジスタ２は、対応する
基本セル１近くのセル列外の配線領域７内に設けられ、
その二つが相互に対を形成して列方向に並んで配され
る。各センストランジスタ２のゲート層１１は、同じ共
通バルク層内に形成される引出線１３を介して対応する
プローブライン３と接続される。

【００２３】センスライン４は、センストランジスタ２
の近傍にメタル第一層の配線層として形成されており、
各ゲートアレイＬＳＩで共通であるため、電源配線１２
と同じマスクパターンによってこれと同時に形成され
る。一対のセンストランジスタ２の双方の他端を成す共
通ドレイン領域は、引出線１４を介してセンスライン４
と接続される。

【００２４】図２（ａ）は上記実施例のゲートＬＳＩの
全体平面を模式的に示す図である。このＬＳＩは、チッ
プ領域１０の外周部に配設されるＩ／Ｏ部１５と、その
すぐ内側で、図示左側に配設されるプローブラインドラ
イバ回路５及び図示下側に配設されるセンス回路６と、
コーナー部に配されてプローブラインドライバ回路５及
びセンス回路６を制御するテスト・コントロール回路８
と、これらの内側に配設される内部回路領域とを有して
いる。

【００２５】内部回路領域にはユーザの設計に従い、図
中破線で示した種々の論理機能回路が、マスタスライス
の共通バルク層上に形成される各基本セル相互間のパタ
ーン配線によって形成されている。破線で示した各プロ
ーブライン３は、プローブラインドライバ回路５によっ
て選択されてそのうちの一つがＨレベルとなる。図２
（ａ）において丸印を付した部分Ａは同図（ｂ）にその
詳細が示されている。

【００２６】図２（ｂ）において、信号ラインＡ１、Ａ
２を入力とするＮＡＮＤゲート１６及びこのＮＡＮＤゲ
ート１６の出力ラインＸに一方の端子が接続されたセン
ストランジスタ２を例示したように、各センストランジ
スタ２は夫々対応する基本セルを構成する論理ゲート１
の出力ラインにその一端が接続されている。

【００２７】各プローブライン３は夫々、行方向に配列
された各センストランジスタ２のゲートに制御入力を与
える。センストランジスタ２の他方の端子はセンスライ
ン４に接続されており、従って、センストランジスタ２
は、プローブライン３の制御入力によってオンとなって
ゲートの出力ラインＸと対応するセンスライン４とを導
通させる。

【００２８】センスライン４の一端はセンス回路６に接
続されており、センスライン４を介して伝達される各論
理ゲートの信号は、このセンス回路６から外部に取り出
される。前記プローブラインドライバ回路５並びにセン
ス回路６は、夫々従来技術で説明した行選択リングカウ
ンタ５、並びに、列選択リングカウンタ６Ａ及びデータ
セレクタ６Ｂと同様な構成を採ることができ、詳細な説
明を省略する。

【００２９】図３は、図２（ｂ）に例示したＮＡＮＤゲ
ート１６及び対応するセンストランジスタ２における配
線接続を、同様に例示のために示す平面図である。図中
右下隅に示した基本セルがこのＮＡＮＤゲートを構成し
ており、拡散領域１７がＣＭＯＳトランジスタのＮチャ
ネルトランジスタ部分を、拡散領域１８がＣＭＯＳトラ
ンジスタのＰチャネルトランジスタ部分を構成してい
る。

【００３０】ＮＡＮＤゲートの一方の入力Ａ１は、メタ
ル第二層の配線部分１９及びメタル第一層の配線部分２
０を介して第一のＣＭＯＳトランジスタ部のゲート層２
１に与えられ、また、他方の入力Ａ２は、同様にメタル
第二層の配線２２を介して第二のＣＭＯＳトランジスタ
部のゲート層２３に与えられている。

【００３１】第一及び第二のＰチャネルトランジスタは
夫々、ソースが電源ラインＶCCから電源を受けると共に
ドレインが共通とされて並列に接続されており、同様に
第一及び第二のＮチャネルトランジスタは、第一のＮチ
ャネルトランジスタのソースが電源ラインＧＮＤから電
源を受けると共に第一のＮチャネルトランジスタのドレ
インと第二のＮチャネルトランジスタのソースとが共通
とされて相互に直列に接続されている。

【００３２】第一及び第二のＰチャネルトランジスタの
共通ドレインが第二のＮチャネルトランジスタのドレイ
ンにメタル第一層の配線２４を介して接続されて、この
基本ゲートがＮＡＮＤゲートとして構成される。この共
通ドレインは、メタル第二層の配線２５を介して出力ラ
インＸとして延びＩ／Ｏ部に向かっている。

【００３３】出力ラインＸは更にセンストランジスタ２
の一方の端子部を成す拡散領域２６に接続されている。
また、センストランジスタ２のゲート層１１は、前述の
如く共通バルク層内でポリシリコン配線１３を介して配
線されている。

【００３４】各基本セル１相互間を接続する配線は、主
として列方向に延びるセル列領域以外の配線領域７にお
いて配線されているが、プローブライン３が共通バルク
層内で配線されたことにより、同図から理解できるよう
に、配線領域７の配線量が減少してその配線レイアウト
が容易となる。

【００３５】図４は、本発明の第二の実施例のゲートア
レイＬＳＩの図１と同様な図である。同図の場合図１と
は異なり、プローブライン３がメタル第二層の配線層内
で配線され、センスライン４が共通バルク層内で配線さ
れている例である。この場合、センストランジスタ２の
ゲート入力のための配線１３がメタル第一層の配線で接
続され、センスライン４との接続配線１４は、共通バル
ク層内で配線されている。

【００３６】上記第二の実施例の場合、配線領域７を横
断してプローブライン３がメタル第二層で配線されてい
るため、図１の実施例に比して配線領域７の長手方向に
延びる配線レイアウトの容易さを損ねる。しかし、配線
領域７を長手方向に延びるセンスライン４が共通バルク
層に配されたため、この配線が減るメリットはある。

【００３７】上記各実施例では、プローブライン又はセ
ンスラインの何れか一方を共通バルク層内で配線する例
であった。しかし、本発明におけるゲートアレイＬＳＩ
では、プローブライン及びセンスラインの双方を、これ
ら相互間を絶縁層によって絶縁することで何れも共通バ
ルク層において配線することもでき、かかる構成も本発
明の範囲に含まれる。

【００３８】本発明では、半完成品のマスタスライスの
製作時に既にプローブライン及び、センスラインの少な
くとも一方を共通バルク層内で配線しておくことで、全
体の配線レイアウトを容易にするものである。この場
合、共通バルク層においては配線がポリシリコン等で行
われるので、メタル配線に比して線路抵抗が大きくスピ
ード上の障害が生じないかが問題となる。

【００３９】しかし、本発明におけるマトリックステス
ト方式の試験回路は、通常作動時には使用されない回路
であるので、試験時のスピードについては僅かに遅らせ
るものの、ユーザ使用時の動作スピードを遅らせるもの
ではない。また、共通バルク層の配線サイズを小さく抑
えながら試験時のスピードの遅れを最小限とするために
は、共通バルク層における配線にタングステン・シリコ
ンＷＳiを使用して抵抗を減少させるのが良い。

【００４０】また、上記実施例では論理ゲートの出力ラ
インの信号状態を検出する例を示したが、必ずしも出力
ラインの信号に限られるものではなく、論理ゲート内の
任意の接続端の信号を調べる構成も採用できる。

【００４１】更に、このマトリックステスト方式の試験
回路のスイッチング手段は、各論理ゲートの全てに設け
る必要はなく、選択的に設け、或いは必要な領域部分の
論理ゲートにのみ設けることができる。また、各ブロッ
ク毎に試験回路を分割する構成も採用できる。

【００４２】

【発明の効果】以上説明したように本発明のゲートアレ
イＬＳＩ及びその製造方法によると、プローブライン及
びセンスラインの少なくとも一方を共通バルク層におい
て配線することにより、チップ面積の増大を抑えると共
に機能回路の形成に障害を与えることもないので、マト
リックステスト方式の試験回路の採用によって信頼性の
向上が可能になる一方面積効率の低下が生じないゲート
アレイＬＳＩを提供できたという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の第一の実施例のゲートアレイＬＳＩの
一部平面図である。

【図２】（ａ）は図１のゲートアレイＬＳＩの全体平面
模式図、（ｂ）は図（ａ）の部分Ａの詳細模式図であ
る。

【図３】図２のゲートアレイにおける一部の配線レイア
ウトを示す平面図である。

【図４】本発明の第二の実施例のゲートアレイの一部平
面図である。

【図５】従来のマトリックス方式の試験回路を有する半
導体集積回路の平面図である。

【符号の説明】

１：ゲート（基本セル） ２：スイッチング手段（センストランジスタ） ３：プローブライン ４：センスライン ５：プローブラインドライバ回路 ６；センス回路 10：チップ領域 11：ゲート層 12：電源配線

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配列された多数のゲート
   （１）と、 前記ゲート（１）の少なくとも一部に対応して設けられ
   マトリックス状に配列されると共に、一端が前記各対応
   するゲートの何れかの接続端に夫々接続されたスイッチ
   ング手段（２）と、 前記スイッチング手段（２）の各行毎に配設され、対応
   する該行のスイッチング手段（２）の夫々に対して制御
   信号を伝達するプローブライン（３）と、 前記スイッチング手段（２）の各列毎に配設され、対応
   する該列のスイッチング手段（２）の夫々の他端に接続
   されるセンスライン（４）とを備え、 前記各プローブライン（３）の選択によるスイッチング
   手段（２）の制御並びに前記センスライン（４）の選択
   を介して前記各接続端の信号を読出し可能としたゲート
   アレイ集積回路において、 前記プローブライン（３）及び前記センスライン（４）
   の少なくとも一方を共通バルク層において配線したこと
   を特徴とするゲートアレイ集積回路。
2. 【請求項２】マトリックス状に配列された多数のゲート
   （１）と、 前記ゲート（１）の少なくとも一部に対応して設けられ
   マトリックス状に配列されると共に、一端が前記各対応
   するゲート（１）の何れかの接続端に夫々接続されたス
   イッチング手段（２）と、 前記スイッチング手段（２）の各行毎に配設され、対応
   する該行のスイッチング手段（２）の夫々に対して制御
   信号を伝達するプローブライン（３）と、 前記スイッチング手段（２）の各列毎に配設され、対応
   する該列のスイッチング手段の夫々の他端に接続される
   センスライン（４）とを備え、 前記各プローブライン（３）の選択による前記スイッチ
   ング手段（２）の制御並びに前記センスライン（４）の
   選択を介して前記各接続端の信号を読出し可能としたゲ
   ートアレイ集積回路の製造方法において、 前記プローブライン（３）及び前記センスライン（４）
   の少なくとも一方を共通バルク層において配線したマス
   タスライスを製作することを特徴とするゲートアレイ集
   積回路の製造方法。